CN102881708B - 半导体集成电路器件及其制造方法和驱动方法 - Google Patents

半导体集成电路器件及其制造方法和驱动方法 Download PDF

Info

Publication number
CN102881708B
CN102881708B CN201110443623.2A CN201110443623A CN102881708B CN 102881708 B CN102881708 B CN 102881708B CN 201110443623 A CN201110443623 A CN 201110443623A CN 102881708 B CN102881708 B CN 102881708B
Authority
CN
China
Prior art keywords
switch
construction
phase
upper electrode
change material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110443623.2A
Other languages
English (en)
Other versions
CN102881708A (zh
Inventor
金明燮
金秀吉
朴南均
金圣哲
都甲锡
沈俊燮
李贤姃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102881708A publication Critical patent/CN102881708A/zh
Application granted granted Critical
Publication of CN102881708B publication Critical patent/CN102881708B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/008—Write by generating heat in the surroundings of the memory material, e.g. thermowrite
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种半导体集成电路器件及其制造方法和驱动方法。所述器件包括：半导体衬底；从半导体衬底的表面延伸的上电极；沿着与半导体衬底的表面平行的方向从上电极的两个侧壁延伸的多个开关结构；以及设置在所述多个开关结构与上电极之间的相变材料层。

Description

半导体集成电路器件及其制造方法和驱动方法
相关申请的交叉引用
本申请要求2011年7月13日向韩国专利局提交的申请号为10-2011-0069624的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体集成电路器件，更具体而言涉及包括一种包括具有层叠结构的相变存储器的半导体集成电路器件及其制造方法和驱动方法。
背景技术
非易失性存储器件例如相变存储器件可以包括电阻根据温度而变化的相变材料。通常，存在基于硫族化物(GST)的材料作为相变材料，所述硫族化物(GST)包括锗(Ge)、锑(Sb)和碲(Te)。相变材料基于温度变为定义两个状态“复位”(或逻辑“1”)或“设置”(或逻辑“0”)的非晶态或结晶态。
在动态随机存取存储器(DRAM)的应用中，相变存储器件可以包括由字线和位线定义的多个存储器单元。所述多个存储器单元中的每个都可以包括可变电阻器和开关器件，所述可变电阻器包含相变材料，所述开关器件选择性地驱动可变电阻器。
在相变存储器件中，可以在半导体衬底内的结区设置字线，可以在互连区设置位线，且二极管或晶体管可以用作开关器件。
提高相变存储器件中的存储器单元密度和减小芯片面积的大小是有利的。然而，减小存储器单元的最小特征尺寸受到曝光源的限制。
发明内容
本发明目的是在有限的面积内集成更多的单位单元(unitcell)。
根据本发明的一个示例性实施例的一个方面，一种半导体集成电路器件，包括：半导体衬底；上电极，所述上电极从所述半导体衬底的表面延伸具有预定的高度；多个开关结构，所述多个开关结构被层叠且沿着与所述半导体衬底的所述表面平行的方向从所述上电极的两侧延伸；以及相变材料层，所述相变材料层被设置在所述多个开关结构与所述上电极之间。
根据本发明的另一个示例性实施例的另一个方面，一种半导体集成电路器件，包括：半导体衬底；上电极，所述上电极以柱状形成在所述半导体衬底的表面上且与位线实质连接；多个开关结构，所述多个开关结构沿着与所述半导体衬底的所述表面平行的方向从所述上电极的侧壁延伸；以及相变材料层，所述相变材料层被设置在所述多个开关结构与所述上电极之间，以及根据所述多个开关结构的操作而发生相变。所述多个开关结构与绝缘层交替层叠，所述多个开关结构之间具有所述绝缘层。所述多个开关结构与彼此不同的字线电连接。
根据本发明的另一个示例性实施例的另一个方面，一种半导体集成电路器件，包括：半导体衬底；上电极，所述上电极以柱状形成在所述半导体衬底的表面上且与位线实质连接；多个开关结构，所述多个开关结构沿着与所述半导体衬底的所述表面平行的方向从所述上电极的侧壁延伸；以及相变材料层，所述相变材料层沿着所述上电极的底表面和侧表面形成，且与所述多个开关结构部分接触以发生相变。所述位线被形成在所述多个开关结构之上的表面上。所述多个开关结构与绝缘层交替层叠，所述多个开关结构之间具有所述绝缘层且所述多个开关结构分别与不同的字线电连接，且所述位线和所述字线实质上彼此垂直。
根据本发明的另一个示例性实施例的又一个方面，提供了一种制造半导体集成电路器件的方法。所述方法包括以下步骤：在半导体衬底上形成多层的绝缘结构；在所述多层的绝缘结构的预定部分中形成垂直孔；在所述垂直孔的两侧的所述多层的绝缘结构中形成多个水平孔，且所述多个水平孔沿着与所述半导体衬底平行的方向延伸；分别在所述多个水平孔中形成开关结构；在所述开关结构的侧壁上形成相变材料层，以及在所述垂直孔内形成与所述相变材料层接触的上电极。
根据本发明的另一个示例性实施例的又一个方面，提供了一种驱动半导体集成电路器件的方法。所述方法包括以下步骤：施加0V至与多个开关结构中的驱动要选择的单元的一个开关结构连接的字线，并且施加编程电压至未选择的字线；以及施加写入电压或读取电压至多个位线中的与要选择的所述单元相对应的位线，且使未选择的位线浮置或接地。
在下面标题为“具体实施方式”的部分中对这些以及其它的特征、方面和实施例进行描述。
附图说明
结合附图从以下详细描述中将更清楚地理解本发明主题的上述以及其它方面、特征和其它优点，其中：
图1A至图1F是顺序地说明根据一个示例性实施例的制造半导体集成电路器件的工艺的俯视图；
图2A至图2I是沿着图1A至图1F的位线延伸方向截取的截面图；
图2J是说明根据一个示例性实施例的半导体集成电路的立体图；
图3A至3I是沿着图1A至1F的字线延伸方向截取的截面图；
图4是说明根据一个示例性实施例的外围电路区的俯视图；
图5是说明驱动根据一个示例性实施例的半导体集成电路器件的方法的俯视图；
图6是说明根据一个示例性实施例的半导体集成电路器件的单位单元的面积的俯视图；
图7是说明根据另一个示例性实施例的半导体集成电路器件的截面图；
图8是说明根据另一个示例性实施例的半导体集成电路器件的俯视图；以及
图9至图13是说明根据其它示例性实施例的半导体集成电路器件的截面图。
具体实施方式
本文参照截面图描述示例性实施例，所述截面图是示例性实施例(以及中间结构)的示意图。如此，可以预见到例如由制造技术和/或容差引起的图示形状的变化。因此，示例性实施例不应解释为限于本文所图示的具体区域形状，而是可以包括例如因制造引起的形状偏差。在图中，为了清楚的目的，可能对层和区域的长度和尺寸进行了夸大。相同的附图标记在附图中表示相同的元件。还应当理解，当提及一层在另一层“上”或在衬底“上”时，它可以直接在另一层上或者在衬底上，或者也可以存在中层间。
在实施例中，将以相变存储器件作为半导体集成电路器件的一个例子进行描述。
首先，参见图1A、2A和3A，在半导体衬底100上交替地层叠第一材料层105和第二材料层110以形成层叠的绝缘结构，所述第一材料层105和所述第二材料层110彼此具有不同的刻蚀选择性。层叠的绝缘结构中第一材料层105形成在半导体衬底100的表面上且形成在最上层。将层叠的绝缘结构图案化成沿着位线延伸(BL)方向延伸的长方柱(rectangularprism)形状。这种图案化形成了长方柱层叠结构L。长方柱层叠结构L可以用作相变存储器件的有源区。第一材料层105可以包括由氧化硅层形成的绝缘层，而第二材料层110可以包括由氮化硅层形成的绝缘层。
随后，参见图1B和图3B，在包括半导体衬底100和长方柱层叠结构L的所得结构上在长方柱层叠结构L之间沉积第三材料层115到设定的厚度。第三材料层115可以由与第一材料层105实质相同的基于氧化硅的绝缘层形成。
参见图1C、图2B和图3C，在长方柱层叠结构L的中心形成垂直孔HP。垂直孔HP是沿WL方向形成的，且具有距离衬底100的表面固定的高度。
参见图2C和3D，执行回拉(pull-back)工艺以去除长方柱层叠结构L的第二材料层110，由此形成多个水平孔HH。在回拉工艺中利用进入垂直孔HP的刻蚀材料来去除第二材料层110，以在曾经形成有第二材料层110的区域中形成水平孔HH。例如，当第二材料层110是氮化硅层时，通过将半导体衬底100的所得结构浸入刻蚀材料例如磷酸(PH3)溶液中，可以选择性地仅去除第二材料层110。尽管第二材料层110被选择性地去除，但是第一材料层105和第三材料层115被形成为格子的形状，从而长方柱层叠结构L不会倒塌。
参见图2D和图3E，在每个水平孔HH内形成n+多晶硅层120。可以首先沉积n+多晶硅层120，然后可以执行回拉工艺使得n+多晶硅层120部分地填充每个水平孔HH。在每个水平孔HH内在n+多晶硅层120与垂直孔HP之间设置了空间S1。
参见图2E和3F，在空间S1中形成p+多晶硅层125且p+多晶硅层125部分地填充空间S1。在下文，空间S1中的未被p+多晶硅层125填充的部分将被称为空间S2。也可以利用沉积工艺和回拉工艺来形成p+多晶硅层125。图1C示出沿着WL方向延伸的虚线。将此线沿BL方向移动以示出增加了p+多晶硅层125。
参见图2F，在空间S2内形成与p+多晶硅层125相邻的欧姆接触层130。欧姆接触层130可以由硅化物层形成。形成与欧姆接触层130相邻的加热电极135以填充空间S2。加热电极135可以由钛/氮化钛(Ti/TiN)层形成。然而，本发明的示例性实施例不限于Ti/TiN层，而加热电极135可以由各种材料形成。加热电极135可以完全填充空间S2。通过上述工艺，形成了包括n+多晶硅层120、p+多晶硅层125、欧姆接触层130和加热电极135的开关结构。开关结构包括由n+多晶硅层120、p+多晶硅层125形成的二极管。
参见图1D、图2G和图3G，在包括半导体衬底100和开关结构的所得表面上顺序地形成相变材料层140和上电极层145。相变材料层140可以由硫族化物(GST)层形成，但是本发明的示例性实施例不限于硫族化物(GST)层。尽管未示出，但是除了相变材料层140之外可以形成阻变存储器层，使得半导体集成电路器件可以作为阻变存储器件而被驱动。在开关结构中的最上方的第一材料层105之上且沿着垂直孔HP的侧壁形成相变材料层140，使得相变材料层140与各个加热电极135接触。上电极145可以填充垂直孔并覆盖开关结构。
参见图1E、图2H和图3H，将上电极层145和相变材料层140图案化，使得上电极层145和相变材料层140保留在垂直孔HP中和保留在垂直孔HP的周围。刻蚀工艺形成相变结构，所述相变结构可以是例如包括上电极145a和相变材料层140的阻变存储单元(resistivememoryunit)。如图2H所示，在阻变存储单元的两侧形成开关结构。参见图2I，将n+多晶硅层120和第一材料层105进行金字塔式处理(pyramid-processed)，使得层叠结构的两侧以阶梯的形状暴露出来。这种金字塔式处理是通过反复地执行光刻胶窄化工艺(photoresistslimingprocess)和反应离子刻蚀工艺而完成的。
参见图1F、图2J和图3I，在包括经金字塔式处理的层叠结构的半导体衬底100的所得结构之上形成第一层间绝缘层150，并刻蚀第一层间绝缘层150以形成使被第一材料层105所暴露的n+多晶硅层120的边缘暴露出来的接触孔(未示出)。用第一金属材料填充接触孔以形成第一金属接触单元155s，并在第一金属接触单元155上形成第一金属互连160。第一金属互连160可以是相变存储器件的字线。在第一层间绝缘层150上形成第二层间绝缘层165，并刻蚀第二层间绝缘层165以形成暴露出上电极145a的通孔(未示出)。第二金属接触单元170填充通孔。接着，在第二层间绝缘层165上形成与第二金属接触单元170接触的第二金属互连180。第二金属互连180可以是相变存储器件的位线。位线180可以与字线160实质垂直。
参见图4，字线160与设置在单元区的外围的外围电路250中的金属字线260电连接。附图标记WLC表示用于将金属字线260与字线160连接的接触。然而，本发明的示例性实施例不限于上述结构，且外围电路区250可以配置成各种形状。
如图5所示，字线160(在下文称为选择字线)与特定的单元Cell_a连接。如果特定的单元Cell_a被选中，则可以施加0V的电压至所述特定的单元Cell_a的开关结构。可以将编程电压Vppx施加至未选择的字线160。
接着，可以将写入电压V_write或读取电压V_read施加至与特定单元Cell_a相对应的位线180，而其它未选择的位线180是浮置的或接地的。通过此过程，可以对特定单元Cell_a进行读取或写入。
参见图6，根据一个示例性实施例的相变存储器单元的单位存储器单元mc的平均面积可以用如下的等式来表达。
(等式)
单位存储器单元的平均面积＝2F×(4F+nF)/n
其中F表示最小特征尺寸，n表示层叠的二极管的数量。
下表示出根据层叠的二极管的数量的平均面积。
(表)
n(层叠的二极管的数量) 单位存储器单元的平均面积
4 4.0F2
8 3.0F2
16 2.5F2
随着层叠的二极管的数量增加，单位存储器单元的平均面积减小。
如上所述，通过在多个相变图案线的两侧层叠存储器单元，可以显著提高单元集成密度。
参见图7，尽管在上述示例性实施例中在水平孔内仅形成了开关器件，但是还可以在n+多晶硅层120的外侧形成势垒金属层200。第一金属接触155与势垒金属层200接触，使得开关器件的电阻减小。势垒金属层200包括例如钨(W)、TiN或Ti/TiN。另外，可以沉积势垒金属层200，且对势垒金属层200进行回蚀以在n+多晶硅层120形成之前形成。
参见图8，在另一个示例性实施例中，可以形成柱状的阻变存储单元145b，使得阻变存储单元145b保留在具有位线180的连接部分中。
参见图9，在一个示例性实施例中，在水平孔HH内形成掩埋型的相变材料层140。尽管在上述实施例中位线180被设置在字线160之上，但是位线180a被设置在衬底100与长方柱层叠结构的最下层的第一材料层105之间。如果位线180被形成在开关结构之下，则可以降低相变存储器件的总高度，且可以沉积更多的开关结构。
尽管在图9中为了图示的目的，示出了第一金属接触单元155同时与多个开关结构接触，但是，例如只有一个第一金属接触单元155实质与任何一个开关结构接触。
参见图10，一个示例性实施例示出这样的相变存储器件，在所述相变存储器件中上电极145a完全掩埋在垂直孔HP内。在形成加热电极135之前的制造相变存储器件的过程与上述图2A至图2G所示的上述示例性实施例的过程相同。沿着垂直孔HP的侧壁形成相变材料层140，且形成上电极材料以填充垂直孔HP。接着，对上电极材料和相变材料层140进行化学机械抛光以暴露出最上方的第一材料层105。在抛光步骤之后，上电极145a仅形成在垂直孔HP之内。在最上方的第一材料层105上形成第二金属互连180b即位线180b。第二金属互连180b也与上电极145a接触。尽管在图10中为了图示的目的，示出了第一金属接触单元155同时与多个开关结构接触，但是只有一个第一金属接触单元155实质与任何一个开关结构接触。此外，从截面图看，尽管示出了第二金属互连180b与第一金属接触单元155接触，但是第二金属互连180b实质上不与第一金属接触单元155接触。
根据图10所示的示例性实施例，由于没有执行单独的掩模工艺来将上电极145a图案化，因此制造工艺使用较少的步骤。
参见图11，在形成二极管D之前的制造相变存储器件的工艺与根据上述图2A至图2E所示的示例性实施例的工艺相同。在水平孔HH内形成加热电极135以使得在水平孔HH内还另外设置有空间S3。加热电极135被形成为不完全填充水平孔HH，使得开关结构的侧壁从第一材料层105的侧壁开始凹陷。接着，沿着空间S3和垂直孔HP的表面形成相变材料层140，使得相变材料层140在空间S3中被形成为具有凸面和凹面。上电极材料填充垂直孔HP，且对上电极材料和相变材料层140进行化学机械抛光以暴露出最上层的第一材料层105。因此，形成了包括突出到空间S3之内的部分的上电极145b。接着，在最上方的第一材料层105上形成与上电极145b接触的第二金属互连180b即位线180b。
尽管示出了第一金属接触单元155同时与多个开关结构接触，但是，一个第一金属接触单元155实质与图11中的任何一个开关结构接触。此外，尽管示出了第二金属互连180b与第一金属接触单元155接触，但是第二金属互连180b实质上不与第一金属接触单元155接触。
根据图11所示的示例性实施例，当相变材料层140被形成为凸状和凹状时，在开关结构的实质相变部分之间形成有效距离x1，从而有利于单位存储器单元之间的干扰特性。
图12所示的在沉积相变材料层140的过程之前的过程与图11的过程相同。
参见图12，沉积相变材料层140，且执行回蚀或回拉工艺以将相变材料层140设置在水平孔HH之内。相变材料层140未完全填满空间S3，使得相变材料层140形成为图案形状。由此，设置了与相变材料层140相邻的另外的空间S4。接着，在水平孔HH和空间S4之内填充上电极材料，并对上电极145c进行化学机械抛光以暴露出最上方的第一材料层105。接着，在第一材料层105上形成第二金属互连180b。
在根据本示例性实施例的相变存储器件中，在与加热电极135接触边界相对应的相变材料层140中引起相变。在图12中，x2表示相变区域。
在图12所示的示例性实施例中，垂直孔HP具有凸侧壁和凹侧壁，使得相变区域x2之间的距离保持恒定。因此，可以提高相变存储器件的干扰特性。
在沉积相变材料层140之前的制造图13的相变存储器件的方法与图11的过程相同。
参见图13，沿着垂直孔HP的表面和在空间S3中形成相变材料层140。此时，在空间S3中在相变材料层140的表面上设置凹槽g。在相变材料层140的表面上沉积填充凹槽g的绝缘层143，且对绝缘层143进行各项异性刻蚀以将绝缘层143掩埋在凹槽g内。在垂直孔HP内填充上电极材料，且对上电极145d进行化学机械抛光以暴露出最上方的第一材料层105。
在上述相变存储器件中，在绝缘层143之上和之下引起相变x3。由于绝缘层143插入在沿着与衬底100的表面实质垂直的方向延伸的相变材料层140之间，因此可以减少电路路径，且可以减少用于相变的电流。
根据本发明的所述示例性实施例，在与位线电连接的上电极的两侧层叠和设置开关结构，以增加集成密度。
尽管已经在上文中描述了具体的实施例，但是应当理解，描述的实施例仅是示例性的。因此，不应当基于所描述的实施例来限定本文描述的器件和方法。而是，应当仅根据与以上说明书和附图相结合的所附权利要求来限定本文描述的系统和方法。

Claims (41)

1.一种半导体集成电路器件，包括：
半导体衬底；
上电极，所述上电极从所述半导体衬底的表面延伸；
多个开关结构，所述多个开关结构被层叠且沿着与所述半导体衬底的所述表面平行的方向从所述上电极的任一侧延伸；以及
相变材料层，所述相变材料层被设置在所述多个开关结构与所述上电极之间，
其中，层叠的所述多个开关结构分别与不同的字线连接。
2.如权利要求1所述的器件，其中，所述多个开关结构中的每个都包括：
加热电极，所述加热电极与所述相变材料层接触；以及
开关器件，所述开关器件被设置在所述加热电极的一侧上。
3.如权利要求2所述的器件，其中，所述开关器件是二极管。
4.如权利要求3所述的器件，其中，所述多个开关结构中的每个还包括插入在所述加热电极与所述二极管之间的欧姆接触层。
5.如权利要求1所述的器件，其中，层叠的所述多个开关结构之间用插入的绝缘层绝缘。
6.如权利要求1所述的器件，还包括插入在所述多个开关结构中的每个开关结构与相应字线之间的势垒金属层。
7.如权利要求1所述的器件，其中，随着层叠的所述多个开关结构向上延伸，所述开关结构被形成为具有越来越窄的线宽，使得所述多个开关结构中的与所述上电极分隔开的边缘部分以阶梯的形状暴露出来。
8.如权利要求1所述的器件，其中，所述上电极与任何一个位线连接。
9.如权利要求8所述的器件，其中，所述位线沿着与所述字线垂直的方向延伸。
10.如权利要求9所述的器件，其中，所述上电极沿着与所述位线垂直的方向以线状延伸。
11.如权利要求10所述的器件，其中，在所述上电极的延伸方向上以恒定的间距以多个层叠有多个开关结构。
12.如权利要求8所述的器件，其中，只有所述上电极中的与所述位线重叠的部分被设置成柱状。
13.如权利要求1所述的器件，其中，所述相变材料层沿着所述上电极的内表面形成。
14.如权利要求13所述的器件，其中，所述上电极包括供层叠的所述多个开关结构用的突出部。
15.如权利要求1所述的器件，其中，所述相变材料层被布置在层叠的所述多个开关结构中的每个的一侧。
16.如权利要求15所述的器件，其中，所述上电极包括供形成所述相变材料层的区域用的突出部。
17.如权利要求1所述的器件，还包括绝缘层，所述绝缘层处在与所述开关结构接触的相变材料层与所述上电极之间。
18.如权利要求17所述的器件，其中，所述绝缘层由绝缘层形成。
19.如权利要求1所述的器件，包括位线，所述位线与所述上电极电连接，且被设置在所述半导体衬底与最下方的开关结构之间。
20.一种半导体集成电路器件，包括：
半导体衬底；
上电极，所述上电极以柱状形成在所述半导体衬底的表面上且与位线连接；
多个开关结构，所述多个开关结构沿着与所述半导体衬底的所述表面平行的方向从所述上电极的侧壁延伸；以及
相变材料层，所述相变材料层被设置在所述多个开关结构与所述上电极之间，且所述相变材料层被配置成根据所述多个开关结构的操作而发生相变，
其中，所述多个开关结构与绝缘层交替层叠，所述多个开关结构之间具有所述绝缘层，并且
其中，所述多个开关结构与彼此不同的字线电连接。
21.如权利要求20所述的器件，其中，所述相变材料层被形成为围绕所述多个开关结构和插入在所述多个开关结构之间的所述绝缘层。
22.如权利要求21所述的器件，其中，在朝着所述多个开关结构的所述绝缘层和被所述相变材料层覆盖的所述多个开关结构的侧壁中包括凹陷单元。
23.如权利要求22所述的器件，其中，所述上电极包括填充所述凹陷单元的突出部。
24.如权利要求22所述的器件，其中，在与所述凹陷单元相对应的所述相变材料层的表面中还填充了用于改进电流路径的绝缘层。
25.如权利要求20所述的器件，其中，所述相变材料层在所述多个开关结构中的每个的一侧被形成为图案形状。
26.一种半导体集成电路器件，包括：
半导体衬底；
上电极，所述上电极以柱状形成在所述半导体衬底的表面上且与位线连接；
多个开关结构，所述多个开关结构沿着与所述半导体衬底的所述表面平行的方向从所述上电极的侧壁延伸；以及
相变材料层，所述相变材料层沿着所述上电极的底表面和侧表面形成，且与所述多个开关结构部分地接触以发生相变，
其中，所述多个开关结构被层叠，且所述多个开关结构之间设置有绝缘层，
其中，所述多个开关结构与彼此不同的字线电连接，并且
其中，所述位线被形成在所述多个开关结构之上的表面上且与所述字线垂直。
27.一种制造半导体集成电路器件的方法，包括以下步骤：
在半导体衬底上形成多层的绝缘结构；
在所述多层的绝缘结构的预定部分中形成垂直孔；
在所述垂直孔的两侧的所述绝缘结构中形成多个水平孔，且所述多个水平孔沿着与所述半导体衬底平行的方向延伸；
在所述多个水平孔中的每个中形成开关结构；
在所述开关结构的侧壁上形成相变材料层；
在所述垂直孔内形成与所述相变材料层接触的上电极；
对所述开关结构进行金字塔式处理，以暴露出层叠的所述开关结构的外边缘部分；
形成与所述开关结构的暴露出的外边缘部分电连接的字线；以及
形成与所述上电极电连接的位线。
28.如权利要求27所述的方法，其中，形成所述多层的绝缘结构的步骤包括顺序地且交替地层叠具有彼此不同的刻蚀选择性的第一材料层和第二材料层的步骤，并且
其中，所述第一材料层被形成在所述半导体衬底上且形成在最上层。
29.如权利要求28所述的方法，其中，形成所述多个水平孔的步骤包括以下步骤：
选择性地去除所述第二材料层；以及
通过去除所述第二材料层形成所述水平孔。
30.如权利要求29所述的方法，其中，所述第一材料层包括氧化硅层，所述第二材料层包括氮化硅层。
31.如权利要求27所述的方法，其中，在所述水平孔中的每个中形成所述开关结构的步骤包括以下步骤：
在所述水平孔中的每个的内侧形成二极管；以及
在所述二极管的一侧形成加热电极。
32.如权利要求31所述的方法，其中，形成所述二极管的步骤包括以下步骤：
在所述水平孔中的每个内形成n型多晶硅层；
对所述n型多晶硅层执行回拉工艺；以及
在所述n型多晶硅层的一侧上形成p型多晶硅层，且对所述p型多晶硅层执行回拉工艺。
33.如权利要求32所述的方法，还包括以下步骤：在形成所述二极管之前，在所述水平孔的每个内形成势垒金属层。
34.如权利要求31所述的方法，其中，形成所述加热电极的步骤包括以下步骤：
在所述水平孔中的每个内填充导电材料层；以及
各向异性地刻蚀所述导电材料层，以将所述导电材料层掩埋在所述水平孔中的每个内。
35.如权利要求34所述的方法，其中，形成所述加热电极的步骤包括以下步骤：
在所述水平孔中的每个内填充导电材料层；以及
对所述导电材料层执行回拉工艺，使得在所述水平孔中的每个内保留空间。
36.如权利要求35所述的方法，其中，形成所述相变材料层的步骤包括：形成填充在所述水平孔中的每个内的相变材料层。
37.如权利要求35所述的方法，其中，形成所述相变材料层的步骤包括以下步骤：
形成相变材料层；以及
对所述相变材料层执行回拉工艺，使得在所述水平孔中的每个内保留有另外的空间。
38.如权利要求37所述的方法，其中，形成所述上电极的步骤包括：形成填充在所述垂直孔内和所述水平孔中的每个内的所述另外的空间中的所述上电极。
39.如权利要求35所述的方法，其中，形成所述相变材料层的步骤包括：沿着所述水平孔中的每个中的所述空间的表面形成所述相变材料层，使得在所述相变材料层的表面上包括凹槽单元。
40.如权利要求39所述的方法，在形成所述相变材料层的步骤与形成所述上电极的步骤之间，还包括以下步骤：形成掩埋在所述凹槽单元之内的绝缘层。
41.如权利要求27所述的方法，其中，所述金字塔式处理包括通过重复执行针对光掩模的窄化工艺和反应离子刻蚀工艺来刻蚀所述开关结构。
CN201110443623.2A 2011-07-13 2011-12-27 半导体集成电路器件及其制造方法和驱动方法 Active CN102881708B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20110069624 2011-07-13
KR10-2011-0069624 2011-07-13

Publications (2)

Publication Number Publication Date
CN102881708A CN102881708A (zh) 2013-01-16
CN102881708B true CN102881708B (zh) 2016-07-06

Family

ID=47482979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110443623.2A Active CN102881708B (zh) 2011-07-13 2011-12-27 半导体集成电路器件及其制造方法和驱动方法

Country Status (3)

Country Link
US (3) US8693241B2 (zh)
KR (1) KR20130009565A (zh)
CN (1) CN102881708B (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) * 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9627443B2 (en) * 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
KR20130131709A (ko) * 2012-05-24 2013-12-04 에스케이하이닉스 주식회사 고집적 가변 저항 메모리 장치 및 그 제조방법
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
KR20140026894A (ko) * 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 3차원 적층형 메모리 장치
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
KR20140054975A (ko) * 2012-10-30 2014-05-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9076723B1 (en) 2014-03-10 2015-07-07 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same
CN104051623B (zh) * 2014-06-19 2016-09-14 中国科学院半导体研究所 多位高集成度垂直结构存储器的制备方法
US9922970B2 (en) 2015-02-13 2018-03-20 Qualcomm Incorporated Interposer having stacked devices
US10722691B2 (en) * 2015-07-14 2020-07-28 Terumo Kabushiki Kaisha Puncture apparatus
US10490731B2 (en) * 2015-11-27 2019-11-26 Tdk Corporation Spin current magnetization rotational element, magnetoresistance effect element and magnetic memory
KR102607859B1 (ko) * 2016-08-23 2023-11-29 삼성전자주식회사 이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법
US9978942B2 (en) * 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
CN108123032B (zh) * 2016-11-29 2021-11-12 中芯国际集成电路制造(上海)有限公司 阻变随机存储器存储单元及其制作方法、电子装置
US10797107B2 (en) 2018-02-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device including phase change material layers and method for manufacturing thereof
KR102578801B1 (ko) * 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
CN109524543B (zh) * 2018-09-18 2019-11-22 华中科技大学 一种三维堆叠相变存储器及其制备方法
US11127760B2 (en) 2019-02-01 2021-09-21 Applied Materials, Inc. Vertical transistor fabrication for memory applications
US11744167B2 (en) 2020-11-27 2023-08-29 Samsung Electronics Co., Ltd. Semiconductor apparatus including a phase change material layer having a first and a second chalcogen layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101354917A (zh) * 2007-07-26 2009-01-28 三星电子株式会社 包括叠置nand型电阻存储器单元串的非易失性存储器件及其制造方法
KR20110072025A (ko) * 2009-12-22 2011-06-29 주식회사 하이닉스반도체 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462984B1 (en) 2001-06-29 2002-10-08 Intel Corporation Biasing scheme of floating unselected wordlines and bitlines of a diode-based memory array
EP1626411A1 (en) * 2004-08-13 2006-02-15 STMicroelectronics S.r.l. Shared address lines for crosspoint memory
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
US20090039333A1 (en) * 2007-08-09 2009-02-12 Heon Yong Chang Phase change memory device and method for manufacturing the same
JP2010080685A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 不揮発性記憶装置及びその製造方法
KR101097435B1 (ko) * 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
JP5006369B2 (ja) * 2009-09-18 2012-08-22 株式会社東芝 不揮発性半導体記憶装置
JP5388814B2 (ja) * 2009-11-24 2014-01-15 株式会社東芝 半導体記憶装置
US8278641B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101354917A (zh) * 2007-07-26 2009-01-28 三星电子株式会社 包括叠置nand型电阻存储器单元串的非易失性存储器件及其制造方法
KR20110072025A (ko) * 2009-12-22 2011-06-29 주식회사 하이닉스반도체 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20130016555A1 (en) 2013-01-17
US20140162429A1 (en) 2014-06-12
US8693241B2 (en) 2014-04-08
US20140160839A1 (en) 2014-06-12
US8934294B2 (en) 2015-01-13
CN102881708A (zh) 2013-01-16
KR20130009565A (ko) 2013-01-23
US8917545B2 (en) 2014-12-23

Similar Documents

Publication Publication Date Title
CN102881708B (zh) 半导体集成电路器件及其制造方法和驱动方法
CN100530595C (zh) 包括作为存储节点的电阻变化层的存储器件的制造方法
KR101069724B1 (ko) 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법
CN103311263B (zh) 高集成半导体存储器件及其制造方法
CN111739904B (zh) 三维相变存储器的制备方法及三维相变存储器
US11043537B2 (en) Three-dimensional phase change memory device including vertically constricted current paths and methods of manufacturing the same
CN102544016A (zh) 非易失性存储器件及其制造方法
KR20210079395A (ko) 일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 형성 방법
US8791443B2 (en) High density variable resistive memory and method of fabricating the same
US20130099188A1 (en) Phase-change memory device having multi-level cell and a method of manufacturing the same
WO2014084006A1 (ja) 半導体装置
US8344346B2 (en) Semiconductor device having resistive device
CN104576678A (zh) 可变电阻存储装置及其制造方法
US20200381619A1 (en) Semiconductor device
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
KR102578801B1 (ko) 가변 저항 메모리 장치
US11715684B2 (en) Semiconductor device and massive data storage system including the same
KR101171874B1 (ko) 비휘발성 메모리 소자 및 이의 제조 방법
TW202207497A (zh) 用於製造記憶體裝置之方法及經由該方法所製造之記憶體裝置
CN110931557A (zh) 半导体器件及其制备方法
KR20240086396A (ko) 반도체 메모리 장치
CN113644087A (zh) 相变存储器及其制造方法
CN104241525A (zh) 可变电阻存储器件及其制造方法
KR20070063810A (ko) 상변환 기억 소자 및 그의 제조방법
KR20060001085A (ko) 스택형 피엔 다이오드를 이용한 상변환 기억 소자 및 그의제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant