CN100530595C - 包括作为存储节点的电阻变化层的存储器件的制造方法 - Google Patents

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Abstract

提供了一种制造包括电阻变化层作为存储节点的存储器件的方法。所述方法包括：在底层上依次堆叠导电材料层、二极管层和数据存储层；在所述数据存储层上形成第一材料层；在所述第一材料层中形成暴露所述数据存储层的第一孔；在所述第一孔的侧壁上用第二材料层形成第一间隙壁；用第三材料层填充所述第一孔并覆盖所述第一间隙壁；除去所述第一材料层；在所述第一间隙壁的侧壁上用第四材料层形成第二间隙壁；除去所述第三材料层；以及使用所述第一和第二间隙壁作为掩模在第一堆叠结构中形成暴露底层的第二孔。这些操作结果形成了位线，然后形成字线。

Description

包括作为存储节点的电阻变化层的存储器件的制造方法
技术领域
本发明涉及一种制造半导体器件的方法，尤其涉及一种制造包括作为存储节点的电阻变化层的存储器件的方法。
背景技术
当前消费者对高度集成的半导体器件的需求已经导致存储器件的单位单元的尺寸在更大程度上按比例减小了。存储器件单位单元尺寸的按比例缩小与存储器件的制造过程密切相关。因此，发展存储器件集成尺度的一种方法就是改进存储器件的制造工艺。
而且，在构成存储器件单位单元的多种器件元件中，按比例缩小向其中实际写入位数据的器件元件的尺寸，例如对于动态随机存取存储器件(DRAM)和静态随机存取存储器件(SRAM)缩小电容器的尺寸，对于磁随机存取存储器件(MRAM)缩小磁隧道结(MTJ)单元的尺寸，是提高存储器件的集成度的一种方法。
在企图提高集成度的过程中，最近引入了一种采用电阻变化层作为存储节点的存储器件。在下文中将把这种类型的存储器件称为常规存储器件。
图1为示出常规存储器件的单元阵列的图示。在图1中，附图标记2、4和6分别表示字线、电阻变化单元和位线。此外，附图标记C表示包括字线2、位线6和一个电阻变化单元4的单位存储单元。如图1所示，每条字线2都和每条位线6垂直交叉，而且在这些交叉点处，在字线2和位线6之间逐个插入电阻变化单元4。
图2到14为示出制造包括如图1所示的单元阵列的常规存储器件的方法的图示。
参考图2，在包括依次堆叠的硅衬底10、氧化硅层12和第一硅层13的绝缘体上硅(SOI)衬底A1上掺入n+型导电杂质。此时，掺杂针对在第一硅层13上，且剂量控制在大于约1020/cm3。图3中的附图标记14表示在上述掺杂工艺之后获得的SOI衬底A1的掺杂硅层。此外，在图2和图3中，右侧所示的图分别描绘的是左侧所示的图的右侧，而且这一特定的图示排列同样地适用于图4到图14。
参考图4，通过外延生长方法在掺杂硅层14上形成第二硅层16。然后，在第二硅层16上进行n+型杂质掺杂，由此形成n+型掺杂层16a作为第二硅层16的底层。尤其是，图5示出了这一n+型掺杂层16a。
接下来，参考图5，将p型导电杂质注入到第二硅层16上。作为这一离子注入的结果，形成了p型掺杂层16b作为第二硅层16的顶层，如图6所示。通过这些连续工艺，第二硅层16变成PN结层，亦即二极管层。
参考图7，在第二硅层16上形成电阻变化层18。虽然没有图示，在电阻变化层18上形成光致抗蚀剂层并随后构图成条纹形状。此后，使用光致抗蚀剂图案作为蚀刻掩模依次蚀刻电阻变化层18、第二硅层16和掺杂硅层14。这一蚀刻持续到暴露出氧化硅层12为止。蚀刻之后，去除光致抗蚀剂图案。通过该蚀刻，如图8所示，电阻变化层18、第二硅层16和掺杂硅层14被构图成条纹形状。特别地，构图的掺杂硅层14被用作字线。
图9为示出刻蚀工艺后所得的上述衬底结构的透视图。尤其是，图9清楚地示出了通过蚀刻工艺掺杂硅层14、第二硅层16和电阻变化层18的形状变化。在图8中，左侧的图示为取自图9的线8-8′的截面图，而右侧的图示示出了从图9的右侧观察的所得衬底结构的横向侧面，或者是取自图9的线8b-8b′的截面图。
参考图10，在蚀刻工艺之后，第一层间绝缘层22形成于暴露的氧化硅层12上，覆盖图案化结构，每个图案化结构均包括图案化的电阻变化层18、图案化的第二硅层16和图案化的掺杂硅层14。随后，如图11所示，平面化第一层间绝缘层22，直到暴露出图案化的电阻变化层18的表面。在平面化工艺之后，第一层间绝缘层22仅保留在生成于图案化结构之间的每个空间20处。此外，平面化工艺使得第一层间绝缘层22将图案化结构彼此隔离开。
参考图12，导电层24形成于平面化的第一层间绝缘层22和图案化的电阻变化层18上。特别地，导电层24被用于形成位线。
由于位线应当垂直于将要被用作字线的图案化掺杂硅层14形成，因此将导电层24蚀刻成垂直于图案化掺杂硅层14的条纹形状。这一特定的蚀刻方向在图13的右侧图中示出。执行该刻蚀工艺不仅是为了将导电层24蚀刻成条纹形状，还为了形成图案化的第二硅层16和图案化的电阻变化层18，作为单位单元的一部分，由此获得如图1所示的单元阵列。因此，对于导电层24的刻蚀工艺不是进行到暴露出氧化硅层12为止，而是进行到暴露出图案化的掺杂硅层14为止。通过这一蚀刻工艺，导电层24被构图成条纹形状，即，在垂直于图案化的掺杂硅层14的方向上形成了位线。此外，图案化第二硅层16和图案化电阻变化层18存在于图案化掺杂硅层14和图案化导电层24彼此接触的区域。
参考图14，在图案化的导电层24上方形成第二层间绝缘层26，填充在构图导电层24期间生成的空间。通过这些连续工艺，完全形成了图1所示的单元阵列。
通过上述制造方法制造的常规存储器件使用电阻变化层写位数据。虽然这样使用电阻变化层有助于改进存储器件的集成度，但是所述的这种常规方法在将单位单元尺寸按比例缩小到4F2以下方面仍可能存在困难。
发明内容
本发明提供了一种制造存储器件的方法，该方法能够将包括电阻变化层作为存储节点的单位单元的尺寸按比例缩小至4F2以下。
根据本发明的一方面，提供了一种制造存储器件的方法，其中数据存储在字线和位线彼此交叉的区域中，该方法包括：(a)在底层上依次堆叠导电材料层、二极管层和数据存储层；(b)在所述数据存储层上形成第一材料层；(c)在第一材料层中以条纹形状形成第一孔，所述孔暴露所述数据存储层；(d)在所述第一孔的侧壁上用第二材料层形成第一间隙壁；(e)用第三材料层填充所述第一孔，覆盖所述第一间隙壁；(f)除去所述第一材料层；(g)在除去所述第一材料层而暴露的所述第一间隙壁的侧壁上用第四材料层形成第二间隙壁；(h)除去所述第三材料层；以及(i)使用所述第一和第二间隙壁作为掩模在包括所述导电层、所述二极管层和所述数据存储层的第一堆叠结构中形成条纹形状的第二孔，所述第二孔暴露所述底层。
所述底层可以通过依次堆叠衬底和缓冲层形成。
形成所述导电材料层可以包括：在所述缓冲层上形成半导体层；以及向所述半导体层上掺杂预定的导电杂质。
填充第一孔可以进一步包括：在所述第一材料层上形成填充所述第一孔的第三材料层；以及平面化所述第三材料层直到暴露出所述第一材料层为止。
形成第二间隙壁可以进一步包括：在除去所述第一材料层而暴露的所述数据存储层上形成覆盖所述第一间隙壁和所述第三材料层的第四材料层；以及在所述第四材料层的上表面上进行各向异性蚀刻工艺，直到暴露出所述数据存储层和所述第三材料层为止。
形成第一间隙壁可以进一步包括：在所述第一材料层上形成覆盖所述第一孔的侧壁和底部的第二材料层；以及在所述第二材料层上进行各向异性蚀刻工艺，直到暴露出所述第一材料层为止。
此外，形成第一孔可以进一步包括：在所述第一材料层上形成包括开口的硬掩模，所述开口构图成条纹形状并具有大约1F的宽度；以及蚀刻通过所述开口暴露的所述第一材料层部分，直到暴露出所述数据存储层为止。
所述第二和第四材料层可以形成小于1F(45nm)的厚度。
根据本发明的实施例，该方法可以进一步包括：(j)除去所述第一和第二间隙壁；(k)用第一绝缘层填充暴露所述底层的第二孔；(l)在所述数据存储层和填充所述第二孔的所述第一绝缘层上形成导电层；(m)通过操作(b)到(h)在所述导电层上形成第三和第四间隙壁；所述第三和第四间隙壁分别大致等于所述第一和第二间隙壁并与所述第一和第二间隙壁垂直交叉；(n)使用所述第三和第四间隙壁作为掩模在包括所述二极管层、所述数据存储层和所述导电层的第二堆叠结构中形成第三孔，所述第三孔暴露所述导电材料层；(o)除去所述第三和第四间隙壁；以及(p)用第二绝缘层填充暴露所述导电材料层的所述第三孔。
在形成所述第三和第四间隙壁期间，用于形成所述第三和第四间隙壁的每个材料层可以形成小于1F的厚度。
根据本发明的另一实施例，该方法可以进一步包括：(q)在所述导电层上形成覆盖所述第二绝缘层的另一缓冲层；以及(r)使用所述另一缓冲层作为底层重复操作(a)到(p)。
附图说明
通过参考附图详细描述本发明的示范性实施例，本发明的上述和其他特征和优势将变得更加明显，附图中：
图1为示出常规的采用电阻变化层作为存储节点的存储器件的单元阵列的透视图；
图2到14为示出制造包括如图1所示的单元阵列的常规存储器件的方法的图示；
图15到33为示出根据本发明优选实施例的采用电阻变化层作为存储节点的存储器件的制造方法的截面图；以及
图34示出了被应用了图15到33所示的关于非易失性存储器件的制造方法的优选实施例的示范性多层存储器件结构的截面图。
具体实施方式
在下文中将参考附图详细描述根据本发明优选实施方式的包括电阻变化层作为存储节点的存储器件的制造方法。具体而言，在该优选实施方式中示范了一种非易失性存储器件的制造方法，在下文中将把其称为存储器件制造方法。而且，应当注意到，为了说明书描述的清楚和简明，那些图示的层和图示层的厚度进行了相对放大。此外，在每幅图中，右侧的图示出了左侧所示图的右侧。
参考图15，半导体层43形成于半抛光的底层BL上，然后将预定的导电杂质，例如n+型导电杂质掺到半导体层43上。所述半抛光的底层BL通过依次堆叠衬底40和缓冲层42形成。底层BL和半导体层43构造了绝缘体上硅(SOI)型的衬底。硅是衬底40的一种示范性材料。缓冲层42起的作用在于保持衬底40和半导体层43之间的附着以及缓冲质子热膨胀系数的不一致。因此，缓冲层42的热膨胀系数优选大致为衬底40和半导体层43的中央值。缓冲层42可以使用氧化硅(SiO2)形成。而且，半导体层43可以由形成衬底40相同的材料形成。亦即，半导体层43使用硅。
图16示出了在半导体层43上进行上述n+型杂质掺杂之后所获得的衬底结构。具体地，附图标记44表示掺有n+型杂质的半导体层。
参考图17，第一半导体层46形成于掺有n+型杂质的半导体层43上，然后掺入预定的导电杂质，例如n+型导电杂质。之后，第二半导体层48形成于第一半导体层46上，且然后掺以预定的导电杂质，例如，p型导电杂质。通过这些连续的掺杂工艺，在n+型掺杂的半导体层44上形成了PN二极管层D。第一半导体层46和第二半导体层48可以通过外延生长方法形成。形成PN二极管层D之后，在掺有p型杂质的第二半导体层48上形成电阻变化层50。具体地，电阻变化层50用作存储位数据的存储节点。可以使用诸如聚合物、金属氧化物等材料形成电阻变化层50。在电阻变化层50为基于聚合物的层的情况下，可以使用用于聚合物存储器件的所有类型的材料或者是在相变(phase transition)随机存取存储器(PRAM)中导致相变的诸如锗(Ge)、锑(Sb)和碲(Te)的那些材料。在这里，后面提到的Ge、Sb和Te常常缩写为GST。在电阻变化层50为基于金属氧化物的层的情况下，可以采用选自由锆酸锶(SrZrO3)、钛酸锶(SrTiO3)、氧化镍(NiOx)、氧化钛(TiOx)和氧化铌(NbOx)构成的组的过渡金属氧化物(TMO)材料。
参考图18，第一材料层52形成于电阻变化层50上。在这种情况下，第一材料层52使用对电阻变化层50具有足够的蚀刻选择比的材料。氧化硅是用于第一材料层52的一种示范性材料。然后，在第一材料层52上形成包括开口d1的硬掩模54，所述开口d1暴露第一材料层52的预定部分。优选地，以宽度大约为1F的条纹形式构图开口d1。由于在随后在第一材料层52上执行的蚀刻工艺中将硬掩模54用作掩模，硬掩模54优选使用提供比第一材料层52更低的蚀刻比的材料。
接着，使用蚀刻剂向整个硬掩模54施加第一各向异性蚀刻，所述蚀刻剂对于第一材料层52的蚀刻比很高。第一各向异性蚀刻进行到暴露出电阻变化层50为止。图19示出了从上述第一各向异性蚀刻工艺获得的衬底结构。此外，第一各向异性蚀刻工艺除去了通过硬掩模54的开口d1暴露的第一材料层52的预定部分，由此形成了暴露电阻变化层50的预定部分的第一孔56。随后除去硬掩模54。第一孔56也构图成条纹形状。
参考图20，第二材料层58在蚀刻过的第一材料层52上方形成预定厚度，填充第一孔56的底部和侧壁。考虑到第一孔56的宽度与开口d1的宽度相同，第二材料层58可以形成小于开口d1的宽度的厚度，开口d1的宽度大约为1F。例如，第二材料层58的可能的厚度大约为F/3。而且，第二材料层58优选对于第一材料层52和电阻变化层50具有预定的蚀刻比。第二材料层58可以使用氮化物基材料，例如氮化硅(SiNx)。在形成第二材料层58之后，执行第二各向异性蚀刻工艺60，直到暴露出第一材料层52和电阻变化层50的表面为止。
第二各向异性蚀刻工艺60的结果是，设置于第一材料层52上和设置于第一孔56底部上的一部分第二材料层58被除去。所获得的这一衬底结构在图21中示出。附图标记58a表示覆盖第一孔56的每一侧壁的第一间隙壁(spacer)。
参考图22，覆盖第一间隙壁58a并填充第一孔56的第三材料层62形成于蚀刻过的第一材料层52上方。第三材料层62可以使用对第一材料层52和第一间隙壁58a具有预定蚀刻选择比的材料形成。和第一材料层52和第一间隙壁58a相比提供低蚀刻比的氮化物是用于第三材料层62的一种示范性材料。在形成第三材料层62之后，执行平面化工艺直到暴露第一材料层52为止。平面化工艺包括化学机械抛光(CMP)工艺和回蚀工艺之一。图23示出了在上述平面化工艺之后的经平面化的衬底结构。具体地，第三材料层62保留在被第一间隙壁58a所覆盖的第一孔56内部。而且，因为第一孔56构图成条纹形状，所以第三材料层62的保留部分形成同样的条纹形状。
接着，在上述经平面化的整个衬底结构上执行第三各向异性蚀刻工艺64。此时，使用对于第一材料层52提供高蚀刻比的蚀刻剂进行第三各向异性蚀刻64，直到暴露出电阻变化层50为止。由于填充第一孔56的第三材料层62是以蚀刻比比第一材料层52低的材料为基础的，因此第三各向异性蚀刻工艺64几乎不影响第三材料层62。而且，因为第三材料层62的保留部分遮蔽着第一间隙壁58a，所以第一间隙壁58a不受第三各向异性蚀刻工艺64的影响。如图24所示，第三各向异性蚀刻工艺64的结果是，被各第一间隙壁58a所包围的第一材料层52被除去，由此暴露出设置于被除去的第一材料层52下方的部分电阻变化层50。而且，除去第一材料层52导致第一孔56也被除去。因此，这些连续的除去导致了第一堆叠结构100的形成，所述第一堆叠结构100包括一对第一间隙壁58a和填充在所述一对第一间隙壁58a之间的剩余的第三材料层62。
参考图25，第四材料层66形成于暴露的电阻变化层50上，覆盖构图成条纹形状的第一堆叠结构100。虽然第四材料层66优选采用与第二材料层58相同的材料，即用于第一间隙壁58a的源材料形成，然而第四材料层66能够使用不同于第二材料层58但与第二材料层58具有相同特性的材料。此外，第四材料层66优选的厚度大约为F/3。之后，第四材料层66采用对于第四材料层66具有高蚀刻比的蚀刻剂进行第四各向异性蚀刻工艺68。此时，第四各向异性蚀刻工艺68进行到暴露出电阻变化层50为止。图26具体描绘了在第四各向异性蚀刻工艺68之后获得的衬底结构。如图26所描绘的，形成多个覆盖第一堆叠结构100侧壁，即接触第一间隙壁58a的第二间隙壁66a，且在所述第二间隙壁66a之间所界定的每个区域暴露出电阻变化层50。
参考图27，保留在所述成对第一间隙壁58a之间的第三材料层62被除去，结果，在电阻变化层50的预定部分上形成了多个第一掩模图案M1。每个第一掩模图案M1包括第一间隙壁58a和第二间隙壁66a。
由于第一间隙壁58a和第二间隙壁66a分别具有F/3的宽度，各第一掩模图案M1具有大约等于(2/3)F的宽度W1。而且，第一掩模图案M1决定着正方形存储器件的单位单元的宽度，这表明单位单元的宽度也约为(2/3)F。而且，考虑到第二材料层58和第四材料层66都具有大约F/3的厚度，第一间隙壁58a之间的宽度和第二间隙壁66a之间的宽度，即，第一掩模图案M1之间的宽度w2将大约为F/3。因此，蚀刻设置于用作蚀刻掩模的第一掩模图案M1下方的底层的结果是形成了字线和字线之间的间隙壁，每条字线均具有大约(2/3)F的宽度且间隙壁宽度大约为F/3。此外，将通过与用于形成字线的相同的工艺形成位线。因此，有可能在大约1F2的面积内形成包括字线、位线和间隙壁的单位单元。
在下文中，将参考图28详细描述形成第一掩模图案M1之后的工艺。虽然未示出，通过使用第一掩模图案M1作为蚀刻掩模在电阻变化层50的暴露部分上进行第五各向异性蚀刻工艺。此时，第五各向异性蚀刻工艺执行到暴露出缓冲层42为止。因此，分别为用于第一间隙壁58a和第二间隙壁66a的源材料的第二材料层58和第四材料层66优选地基于这样的材料，其具有低于电阻变化层50、第一半导体层46、第二半导体层48和n+型掺杂半导体层44的蚀刻比。
接着，使用第一掩模图案M1作为蚀刻掩模的第五各向异性蚀刻工艺也造成第二孔90的形成，第二孔90插入图27的第二堆叠结构200，该堆叠结构200包括n+型掺杂半导体层44、第一半导体层46、第二半导体层48和电阻变化层50。在这里，第二孔90构图成条纹形状并暴露缓冲层42。
如图28所示，由于所形成的第二孔90插入第二堆叠结构200中，因此第二堆叠结构200被分成许多条纹形状的第一堆叠图案200a。具体地，包括在每个第一堆叠图案200a中的经构图的n+型掺杂半导体层44a成为字线。在形成第二孔90之后，除去第一掩模图案M1。
参考图29，填充第二孔90的第一层间绝缘层70形成于第一堆叠图案200a上，然后被平面化，直到暴露出电阻变化层50的表面为止。尽管平面化工艺使用的是CMP工艺，仍然能够使用回蚀工艺。该平面化工艺的结果是，第一层间绝缘层70保留在了第二孔90之内。
参考图30，导电层72形成于通过在第一层间绝缘层70上执行平面化工艺而暴露的电阻变化层50上。优选在被暴露的电阻变化层50的整个表面上形成导电层72。然后构图导电层72以形成前述的位线。
将参考图31更详细地描述位线形成过程。多个第二掩模图案M2形成于包括第一半导体层46、第二半导体层48、电阻变化层50和导电层72的第三堆叠结构300上。第二掩模图案M2可以使用形成第一掩模图案M1所用的工艺形成。而且，第二掩模图案M2的每一个都包括与第一掩模图案M1相同的结构元件。亦即，包括在第二掩模图案M2中的第三间隙壁98a和第四间隙壁99a有着与包括在第一掩模图案M1中的第一间隙壁58a和第二间隙壁66a基本等效的功能。第二掩模图案M2垂直地交叉第一掩模图案M1。亦即，第二掩模图案M2垂直地交叉用作字线的图案化n+型掺杂半导体层44a。
参考图32，与在第二堆叠结构200中形成第二孔90相同，通过使用第二掩模图案M2作为蚀刻掩模构图包括第一半导体层46、第二半导体层48、电阻变化层50和导电层72的第三堆叠结构300形成多个第三孔76。在这里，第三孔76被构图成条纹形状并暴露图案化的n+型掺杂半导体层44a。第三孔76的宽度w3优选设定得与第二孔90的宽度w2相同。换言之，各个第三孔76的宽度w3值优选为大约F/3。
接下来，除去第二掩模图案M2。第三孔76的形成导致第三堆叠结构300被分成许多第二堆叠图案300a。每个图案化的导电层72a垂直地交叉作为字线的图案化n+型掺杂半导体层44a并用作位线。由于第二堆叠图案300a形成为条纹形状，在字线形成过程中被构图成条纹的第二堆叠结构200在图案化的n+型掺杂半导体层44a的长度方向上被分割成第三孔76的宽度w3一样大。通过这一分割，电阻变化层50、第一半导体层46和第二半导体层48存在于图案化的n+型掺杂半导体层44a和图案化的导电层72a彼此垂直交叉的区域。
参考图33，附图标记400表示包括电阻变化层50、第一半导体层46和第二半导体层48的第四堆叠结构。第四堆叠结构400形成正方形，其长度和宽度分别大约为(2/3)F。在形成第三孔76之后，在第二堆叠图案300a上形成填充第三孔76的第二层间绝缘层78。此外，如图33所示的非易失性存储器件可以额外地形成于图33所示的所得衬底结构上。
参考图34，平面化第二层间绝缘层78直到暴露出图案化的导电层72a为止。然后，通过上述连续工艺在暴露的图案化导电层72a上形成条纹形状构图的另一堆叠结构S1。此时，所述另一堆叠结构包括依次从缓冲层42到图案化的导电层72a的那些层。重复该连续工艺直到形成所要的多位存储器件。形成于最上层上的条纹形状构图的第n堆叠结构Sn如此形成，使得填充第三孔76的第二层间绝缘层78存在于图案化的导电层72a上。
根据本发明的优选实施方式，通过自对准方法在大约1F2的面积内以整体结构形成了存储节点和间隙壁。因此，所公开的非易失性存储器件提供了改善储存装置集成度的效果。
虽然详细描述了非易失性存储器件的制造方法，这些技术描述不是限制本发明的范围，而是被解读为一个优选的实施方式。例如，也能够使用功能等价于PN二极管层的那些材料或其他构件。此外，除了先形成字线之外，还可以先形成位线，随后形成字线。
尽管已经参考本发明的示范性实施例具体展示和描述了本发明，本领域的普通技术人员应当理解，在不背离由权利要求所界定的本发明的精神和范围的情况下可以在其中做出许多形式和细节上的变化。

Claims (12)

1.一种制造存储器件的方法，其中数据存储在字线和位线彼此交叉的区域中，所述方法包括：
(a)在底层上依次堆叠第一导电材料层、二极管层和数据存储层；
(b)在所述数据存储层上形成第一材料层；
(c)在所述第一材料层中以条纹形状形成第一孔，所述孔暴露所述数据存储层；
(d)在所述第一孔的侧壁上用第二材料层形成第一间隙壁；
(e)用第三材料层填充所述第一孔，覆盖所述第一间隙壁；
(f)除去所述第一材料层；
(g)在除去所述第一材料层而暴露的所述第一间隙壁的侧壁上用第四材料层形成第二间隙壁；
(h)除去所述第三材料层；以及
(i)使用所述第一和第二间隙壁作为掩模在包括所述第一导电材料层、所述二极管层和所述数据存储层的第一堆叠结构中形成条纹形状的第二孔，所述第二孔暴露所述底层。
2.如权利要求1所述的方法，其中所述底层通过依次堆叠衬底和缓冲层形成。
3.如权利要求2所述的方法，其中形成所述第一导电材料层的方法包括：
在所述缓冲层上形成半导体层；以及
向所述半导体层上掺入预定的导电杂质。
4.如权利要求1所述的方法，其中填充第一孔进一步包括：
在所述第一材料层上形成填充所述第一孔的所述第三材料层；以及
平面化所述第三材料层直到暴露出所述第一材料层。
5.如权利要求1所述的方法，其中形成第二间隙壁进一步包括：
在除去所述第一材料层而暴露的所述数据存储层上形成覆盖所述第一间隙壁和所述第三材料层的所述第四材料层；以及
在所述第四材料层的上表面上进行各向异性蚀刻工艺，直到暴露出所述数据存储层和所述第三材料层为止。
6.如权利要求1所述的方法，其中形成所述第一间隙壁进一步包括：
在所述第一材料层上形成覆盖所述第一孔的侧壁和底部的所述第二材料层；以及
在所述第二材料层上进行各向异性蚀刻工艺，直到暴露出所述第一材料层为止。
7.如权利要求1所述的方法，其中形成所述第一孔进一步包括：
在所述第一材料层上形成包括开口的硬掩模，所述开口构图成条纹形状并具有1F的宽度；以及
蚀刻通过所述开口暴露的所述第一材料层部分，直到暴露出所述数据存储层为止。
8.如权利要求5所述的方法，其中所述第四材料层形成小于1F的厚度。
9.如权利要求6所述的方法，其中所述第二材料层形成小于1F的厚度。
10.如权利要求1所述的方法，进一步包括：
(j)除去所述第一和第二间隙壁；
(k)用第一绝缘层填充暴露所述底层的所述第二孔；
(l)在所述数据存储层和填充所述第二孔的所述第一绝缘层上形成第二导电材料层；
(m)通过操作(b)到(h)在所述第二导电材料层上形成第三和第四间隙壁；所述第三和第四间隙壁分别大致等于所述第一和第二间隙壁并与所述第一和第二间隙壁垂直交叉；
(n)使用所述第三和第四间隙壁作为掩模在包括所述二极管层、所述数据存储层和所述第二导电材料层的第二堆叠结构中形成第三孔，所述第三孔暴露所述第一导电材料层；
(o)除去所述第三和第四间隙壁；以及
(p)用第二绝缘层填充暴露所述第一导电材料层的所述第三孔。
11.如权利要求10所述的方法，其中在形成所述第三和第四间隙壁期间，用于形成所述第三和第四间隙壁的每个材料层形成小于1F的厚度。
12.如权利要求10所述的方法，进一步包括：
(q)在所述导电层上形成覆盖所述第二绝缘层的另一缓冲层；以及
(r)使用所述另一缓冲层作为底层重复操作(a)到(p)。
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