KR100593449B1 - 반도체 기억 소자들 및 그 제조방법들 - Google Patents
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Abstract
하나의 단위 셀 내에 두 비트의 데이터를 저장하기에 적합한 고집적 반도체 기억소자들을 제공한다. 상기 단위 셀은 반도체기판 및 상기 반도체기판에 형성되고 서로 이격된 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스/드레인 영역들 사이의 채널 영역 상부를 가로지르되, 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 데이터 라인들이 배치된다. 상기 제1 데이터 라인 및 상기 채널 영역 사이에 제1 MTJ 장벽층 패턴이 위치한다. 상기 제2 데이터 라인 및 상기 채널 영역 사이에 제2 MTJ 장벽층 패턴이 위치한다. 상기 제1 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제1 부유된 스토리지 노드가 위치한다. 상기 제2 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제2 부유된 스토리지 노드가 위치한다. 상기 제1 및 제2 데이터 라인들의 상부를 가로지르되, 상기 제1 및 제2 스토리지 노드들의 양 측벽들과 아울러서 상기 제1 및 제2 MTJ 장벽층 패턴들의 양 측벽들을 덮는 워드라인을 포함한다. 상기 반도체 기억소자들을 형성하는 방법들 또한 제공된다.
STTM 셀, 부유게이트, MTJ 층, 데이터라인, 워드라인
Description
도 1a는 종래의 축소가능한 2개의 트랜지스터 기억(STTM) 셀의 단면도이다.
도 1b는 종래의 STTM 셀의 개략적인 회로도이다.
도 1c는 종래의 프로그램 트랜지스터의 단면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 기억소자 및 그 제조방법을 설명하기 위한 단면도이다.
도 4a는 본 발명의 일 실시예에 따라 활성영역 및 필드 소자 분리영역들의 배치를 나타내는 개략적인 평면도이다.
도 4b는 도 4a의 라인 Ⅰ-Ⅰ을 따라 취해진 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 데이터라인들의 배치를 나타내는 개략적인 평면도이다.
도 5b는 도 5a의 라인 Ⅱ-Ⅱ를 따라 취해진 단면도이다.
도 5c는 도 5a의 라인 Ⅲ-Ⅲ을 따라 취해진 단면도이다.
도 6 내지 도 12는 도 5b의 부분 확대도를 기준으로 한 본 발명의 일 실시예에 따른 반도체 기억소자 및 그 제조방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 기억소자의 평면도이다.
본 발명은 반도체 기억소자들 및 그 제조방법들에 관한 것으로, 특히 하나의 평면 셀트랜지스터(planar cell transitor)를 공유하는 복수의 수직 셀트랜지스터들(vertical cell transistors) 갖는 반도체 기억소자들 및 그 제조방법들에 관한 것이다.
디램(DRAM) 소자는 에스램(SRAM) 소자와 같은 다른 기억소자들에 비하여 고집적화가 가능한 장점을 가지나, 기억 셀들로부터의 누설전류, 내부 잡음 및 외부로부터 입사되는 알파 입자들에 의해 발생하는 소프트 에러에 기인하여 소자의 축소가 요구되어짐에 따라 감소되는 저장된 전하들을 유지하는 것이 힘들다. 이에 따라, 그러한 소자들의 기억 셀들은 기억 셀에 저장된 데이터를 유지하기 위하여 일정한 리프레쉬 동작을 요구한다. 따라서, 대기상태에 있는 경우에도 전력소모가 증가한다.
이와는 다르게, 플래쉬 메모리 소자들 또는 EEPROM 소자들은 기억 셀에 저장된 데이터를 유지하기 위하여 기억 셀을 리프레쉬시킬 필요가 없는 장점을 가지고 있다. 그러나, 플래쉬 메모리 소자의 1차적인 결점은 기억 셀을 프로그램 시키는 데 상대적으로 긴 시간이 걸리므로 그것의 상대적인 느린 억세스 시간을 개선하기가 어렵다는 것이다. 또한, 플래쉬 메모리 소자의 기억 셀을 프로그램(쓰기) 또는 소거시키기 위해서는 높은 전압이 필요하다. 소거 및 프로그램 동작이 실시되는 동 안 가해지는 높은 전계는 산화막으로 이루어진 터널링 장벽층의 막질을 저하시킨다. 이러한 현상은 소거 및 프로그램 동작의 횟수가 증가할수록 심화된다. 일반적으로, 소거 및 프로그램 횟수가 약 105회에 도달하면 산화막으로 이루어진 터널링 장벽층의 기능이 상실된다. 결과적으로, 메모리 소자는 제한된 수명을 갖는다.
따라서, 디램 및 플래쉬 메모리 소자의 장점을 모두 갖는 새로운 기억 셀이 요구되고 있다. 다시 말해서, 장시간의 데이터 유지(비휘발성), 낮은 동작전압, 고속 동작, 고신뢰성 및 집적도와 관련되어 축소가능한 기억셀을 갖는 반도체 기억소자의 필요성이 요구되고 있다. 축소가능한 2개의 트랜지스터 기억 셀(Scalable Two Transistor Memory Cell; STTM cell)이라고 불리우는 새로운 기억 셀이 나까자토(Nakazato) 등에 의해 제안된 바 있다(미국특허 제5,952,692호 참조). 나까자토 등은 상기 새로운 소자를 평면 국부 전자소자 기억(planar localized electron device memory; PLEDM) 셀이라고 언급하고 있다. 이 기억 셀은 전기적으로 고립된 기억 노드(즉, 부유된 메모리 노드)를 가지므로 소프트 에러에 대한 내성이 우수하고, 신호 대 잡음의 비(S/N 비)가 높으므로 이득(gain)이 높다. 이에 더하여, 이 기억 셀은 핫캐리어에 의한 열화없이 상온에서 동작하는 양자 터널링 소자이고, 기존의 실리콘 공정 기술을 사용하여 제작할 수 있다. 도 1a는 종래의 축소가능한 2개의 트랜지스터 기억(STTM) 셀의 단면도이고, 도 1b는 종래의 STTM 셀의 개략적인 회로도이고, 도 1c는 종래의 프로그램 트랜지스터의 단면도이다.
도 1a 내지 도 1c에 나타나 있는 바와 같이, 상기 STTM 셀은 읽기 또는 억세 스 트랜지스터라고 알려진 센싱(하부) 트랜지스터(1)와, 쓰기 트랜지스터라고 알려진 프로그램(상부) 트랜지스터(2)를 포함한다. 상기 프로그램 트랜지스터(2)는 소오스 및 드레인 사이에 다수의 터널 접합(MTJ; multiple tunnel junction) 장벽층(4)(이하, 'MTJ 장벽층'이라고 함)을 갖고 수직한 2개의 측벽 게이트를 갖는 모스 트랜지스터이다. 상기 센싱 트랜지스터(1)는 반도체 기판(18)의 소정영역 상에 형성된 드레인 영역(7) 및 소오스 영역(8)을 포함한다. 상기 센싱 트랜지스터(1)는 기본적으로 기억 셀의 스토리지 노드의 기능을 갖는 부유게이트(floating gate)(6), 비트라인에 해당하는 센싱라인의 역할을 하는 드레인(7), 및 접지 전위 또는 특정 전위가 인가되는 소오스(8)를 포함하는 통상의 모스 트랜지스터이다.
동일 도면들에 보여진 바와 같이, 상기 센싱 트랜지스터(1)의 드레인 영역(7) 및 소오스 영역(8) 사이에는 채널영역이 형성되는데, 상기 채널영역 상에 제1 게이트 절연막(3)이 위치한다.
또한, 동일 도면들에 보여진 바와 같이, STTM 셀에서 프로그램 트랜지스터(2)는 센싱 트랜지스터의 게이트 상에 적층된다. 상기 센싱 트랜지스터의 부유게이트(6) 역할을 하는 스토리지 노드는 프로그램 트랜지스터의 드레인으로서의 기능을 갖는다. 상기 MTJ 장벽층(4) 및 부유게이트(6)의 측벽들 상에 형성된 제어 게이트 라인(11)은 쓰기라인 또는 워드라인 역할을 한다. 상기 프로그램 트랜지스터의 소오스 영역은 데이터 라인(12)의 역할을 한다. 상기 제어 게이트 라인(11)과 상기 데이터 라인(12) 사이에 제2 게이트 절연막(5)이 개재된다. 상기 MTJ 장벽층은 절연막(13) 및 반도체층(14)을 교대로 적층시키어 형성된다.
쓰기모드에서 상기 데이터 라인(12)에 데이터 전압이 인가되고, 상기 제어 게이트(또는 쓰기) 라인(11)에 쓰기 전압, 즉 프로그램 전압이 인가된다. 이에 따라, 상기 데이터 라인(12) 및 상기 부유 게이트(6) 사이의 장벽 높이가 감소되어 상기 MTJ 장벽층을 구성하는 절연막들을 통하여 터널링 전류가 흐른다. 결과적으로, 상기 부유게이트(6)에 전하들(전자들 또는 정공들)이 저장된다. 이들 저장된 전하들은 상기 센싱 트랜지스터(1)의 문턱전압을 변화시킨다. 예를 들면, 상기 부유게이트(6)에 전자들이 저장되고 상기 센싱 트랜지스터(1)가 NMOS 트랜지스터인 경우에, 상기 센싱 트랜지스터의 문턱전압은 양의 전압 방향으로 증가된다. 상기 STTM 셀의 쓰기 동작은 플래쉬 메모리 소자에 비하여 낮은 쓰기 전압을 사용하여 달성될 수 있다. 이는 상기 부유게이트(6)로의 전하주입이 상기 데이터라인(12)과 아울러 상기 제어 게이트 라인(11)에 의해 제어되기 때문이다.
상기 STTM 셀 내에 저장된 데이터를 읽어내기 위해서는, 상기 제어 게이트 라인(11)에 읽기 전압을 인가하고, 상기 소오스(8)에 적절한 전압을 인가한다. 다음에, 드레인(7)을 통하여 흐르는 전류를 감지증폭기(도시하지 않음)가 판별한다. 이 경우에, 상기 센싱 트랜지스터(1)의 문턱전압이 상기 읽기 전압보다 높으면, 상기 소오스(7)에는 전류가 흐르지 않는다. 그러나, 센싱 트랜지스터(1)의 문턱전압이 상기 읽기 전압보다 낮으면, 상기 소오스(7)를 통하여 전류가 흐른다.
상술한 STTM 셀에서, 상기 부유게이트(6)는 디램 셀의 스토리지 노드와는 달리 절연물질층에 의해 완전히 둘러 싸여진다. 즉, 상기 부유게이트(6)는 플로팅된다. 따라서, 상기 읽기전압이 상기 쓰기전압보다 훨씬 낮은 경우에, 상기 기억 셀 을 리프레쉬시킬 필요가 없다. 다른 한편, 상기 제어 게이트 라인은 상기 센싱 트랜지스터를 제어하는 제1 제어 게이트 라인과 상기 프로그램 트랜지스터를 제어하는 제2 제어 게이트 라인으로 분리될 수도 있다. 이 경우에, 상기 쓰기전압이 상기 읽기전압과 거의 동일할지라도, 상기 읽기동작 동안 상기 프로그램 트랜지스터는 턴온되지 않는다. 따라서, 상기 쓰기전압 및 상기 읽기전압 사이의 차이에 관계없이 상기 기억 셀을 리프레쉬시키는 것이 요구되지 않는다.
상술한 STTM 셀은 반도체 IC의 집적도가 증가함에 따라 그 크기를 감소시켜 반도체 기판 위에 형성되어야 한다. 반도체 기판 위에 형성되는 STTM 셀에 있어, 그 최소 형상 크기(minimum feature size 또는 최소 디자인 룰)는 사진현상 기술(phtolithography technology)에 의해 형성할 수 있는 최소 크기를 의미한다. 이와 같이 STTM 셀을 형성하기 위해서는 사진현상 기술 공정을 거쳐야 하기 때문에 그 최소 형상 크기를 감소시키는 데 있어 한계가 있다.
이에 더하여, 상술한 STTM 셀은 센싱 트랜지스터의 채널 길이가 짧기 때문에 소오스/드레인의 얕은 접합 깊이를 확보하기가 어렵다. 특히, 울트라 쇼트 채널(ultra-short channel) 길이를 갖는 경우에는 단채널효과(short channel effect) 및 드레인에 유기된 장벽 저하(drain induced barrier lowering) 현상 등이 발생하여 STTM 셀의 동작 특성을 저하시킨다.
그 뿐만 아니라, 상술한 STTM 셀은 메모리 셀과 각종 배선 사이의 면적 비가 크다.
본 발명이 이루고자 하는 기술적 과제는 최소 형상 크기가 감소함에 따라 단위 셀 면적의 축소가 용이(scalable)한 반도체 기억소자들 및 그의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 단채널 효과를 억제시키기에 적합한 반도체 기억소자들 및 그의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 하나의 단위 셀 내에 두 비트의 데이터를 저장하기에 적합한 고집적 반도체 기억소자들을 제공한다. 상기 반도체 기억소자들의 단위 셀은 반도체 기판 및 상기 반도체기판에 형성되고 서로 이격된 소오스 영역 및 드레인 영역들을 포함한다. 상기 소오스/드레인 영역들 사이의 채널 영역 상부를 가로지르되, 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 데이터 라인들을 구비한다. 상기 제1 데이터 라인 및 상기 채널 영역 사이에 제1 MTJ 장벽층 패턴이 배치된다. 상기 제2 데이터 라인 및 상기 채널 영역 사이에 제2 MTJ 장벽층 패턴이 배치된다. 상기 제1 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제1 부유된 스토리지 노드(first floated storage node)가 위치한다. 상기 제2 MTJ 장벽층 패턴 및 상기 채널 영역 사이에 제2 부유된 스토리지 노드가 위치한다. 그리고, 상기 반도체 기억소자의 단위 셀은 상기 제1 및 제2 데이터 라인들의 상부를 가로지르되, 상기 제1 및 제2 스토리지 노드들의 양 측벽들과 아울러서 상기 제1 및 제2 MTJ 장벽층 패턴들의 양 측벽들을 덮는 워드라인을 포함한다.
상기 양태에 따른 본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 MTJ 장벽 층 패턴들 각각은 반도체층들 및 절연막들이 교대로 적층되어 형성될 수 있다. 상기 MTJ 장벽층은 3.5eV 보다 낮은 에너지 밴드갭을 갖는 반도체층 및 10eV 보다 낮은 에너지 밴드 갭을 갖는 절연막이 최대 10회까지 교대로 적층된 물질층들로 형성될 수 있다. 상기 MTJ 장벽층들을 형성하는 상기 반도체층은 실리콘층, 게르마늄층, 실리콘 게르마늄층 및 실리콘 게르마늄 카바이드층으로 이루어진 일 군중 선택된 어느 하나일 수 있다. 또한, 상기 MTJ 장벽층들을 형성하는 상기 절연막은 실리콘 산화층, 실리콘 질화층, 실리콘 옥시나이트라이드층, 금속 산화층, 금속 질화층 및 금속 실리케이트층으로 이루어진 일 군중 선택된 어느 하나로 형성될 수 있다.
다른 실시예들에서, 상기 제1 및 제2 데이터라인들은 하부 도전막과 그 보다 낮은 비저항을 갖는 상부 도전막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 데이터 라인들, 상기 제1 및 제2 MTJ 장벽층 패턴들의 측벽들, 및 상기 제1 및 제2 스토리지 노드들의 측벽들과 상기 워드라인 사이에 게이트 절연막이 개재될 수 있다.
다른 실시예들에서, 상기 제1 및 제2 부유된 스토리지 노드들, 상기 제1 및 제2 MTJ 장벽층 패턴들 및 상기 제1 및 제2 데이터 라인들과 아울러서 상기 워드라인은 한 쌍의 수직형 프로그램 트랜지스터들로 작동될 수 있다.
다른 실시예들에서, 상기 반도체기판 내에 형성된 상기 소오스/드레인 영역들 및 이들 사이의 채널 영역 상에 형성된 상기 제1 및 제2 부유된 스토리지 노드들은 하나의 수평형 센싱 트랜지스터로 작동될 수 있다.
다른 실시예들에서, 상기 한 쌍의 프로그램 트랜지스터들은 상기 센싱 트랜 지스터의 상부에 배치될 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 부유된 스토리지 노드들은 상기 센싱 트랜지스터의 게이트 전극 역할을 함과 동시에 상기 프로그램 트랜지스터들의 드레인 영역 역할을 할 수 있다.
다른 실시예들에서, 상기 데이터라인들 또는 상기 워드라인은 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막으로 형성될 수 있다.
다른 실시예들에서, 상기 부유된 스토리지 노드는 실리콘막, 게르마늄막, 실리콘 게르마늄막 및 실리콘 게르마늄 카바이드막들로 이루어진 일군 중 선택된 어느 하나로 형성될 수 있다.
다른 실시예들에서, 상기 소오스 및 드레인 영역들은 LDD로 형성될 수 있다.
본 발명의 다른 양태에 따르면, 하나의 단위 셀 내에 두 비트의 데이터를 저장하기에 적합한 고집적 반도체 기억소자들의 제조방법들을 제공한다. 상기 제조방법은, 반도체 기판 상에 복수개의 섬 형태의 제1 절연막 패턴들과 아울러서 상기 제1 절연막 패턴들 사이의 영역을 채우면서 차례로 적층된 제1 도전막 패턴 및 MTJ 장벽층 패턴을 형성하되, 상기 제1 도전막 패턴 및 상기 MTJ 장벽층 패턴은 메쉬 형태를 갖는 것을 포함한다. 상기 제1 절연막 패턴들 및 이들 사이의 상기 MTJ 장벽층 패턴을 덮는 복수개의 평행한 데이터 라인 패턴들을 형성하되, 상기 데이터 라인 패턴들의 각각은 차례로 적층된 예비 데이터 라인 및 캐핑막 패턴을 갖도록 형성한다. 상기 데이터 라인 패턴들을 식각 마스크들로 사용하여 상기 MTJ 장벽층 패턴 및 상기 제1 도전막 패턴을 식각하여 상기 각 데이터 라인 패턴들 하부에 상기 제1 절연막 패턴들에 의해 격리된 MTJ 장벽층 패턴들 및 제1 도전막 패턴들을 형성함과 동시에 상기 데이터 라인 패턴들 사이에 라인 형태의 개구부들을 형성한다. 상기 개구부들의 측벽들 상에 제1 스페이서들을 형성한다. 상기 데이터 라인 패턴들 및 상기 제1 스페이서들을 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 캐핑막 패턴들을 선택적으로 제거하여 상기 예비 데이터 라인들의 상부면들 및 상기 제1 스페이서들의 내측벽들을 노출시킨다. 상기 제1 스페이서들의 내측벽들 상에 제2 스페이서들을 형성한다. 상기 제1 및 제2 스페이서들을 식각 마스크들로 사용하여 상기 예비 데이터 라인들, 상기 MTJ 장벽층 패턴들 및 상기 제1 도전막 패턴들을 식각하여 상기 소오스/드레인 영역들 사이의 각 채널 영역들 상에 서로 격리된 제1 및 제2 수직 구조체들을 형성하되, 상기 제1 및 제2 수직 구조체들의 각각은 차례로 적층된 스토리지 노드, MTJ 장벽층 패턴 및 데이터 라인을 구비한다. 상기 제1 및 제2 스페이서들을 제거한다. 그리고, 상기 제조방법은, 상기 제1 및 제2 수직 구조체들의 적어도 양 측벽들을 덮으면서 상기 데이터 라인들의 상부를 가로지르는 워드라인들을 형성하는 것을 포함한다.
상기 양태에 따른 몇몇 실시예들에서, 상기 제1 도전막 패턴, 상기 MTJ 장벽층 패턴 및 상기 제1 절연막 패턴들을 형성하는 것은, 반도체기판 상에 제1 게이트 절연막, 제1 도전막, MTJ 장벽층 및 CMP 저지막을 차례로 형성하고, 적어도 상기 CMP 저지막, 상기 MTJ 장벽층 및 상기 제1 도전막을 패터닝하여 복수개의 섬 형태 의 필드 영역들을 형성하고, 상기 CMP 저지막 상에 상기 필드 영역들을 채우는 제1 절연막을 형성하고, 상기 제1 절연막을 평탄화시키어 상기 CMP 저지막을 노출시키고, 상기 노출된 CMP 저지막을 제거하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 제1 및 제2 스페이서를 제거한 후에, 상기 제1 및 제2 수직 구조체들의 적어도 양 측벽들을 덮는 제2 게이트 절연막을 형성할 수 있다.
또 다른 실시예들에서, 상기 제1 스페이서들의 내측벽들 상에 제2 스페이서들을 형성하는 동안에, 상기 제1 스페이서들의 외측벽들 상에 제3 스페이서들을 형성할 수 있다.
다른 실시예들에서, 상기 데이터 라인 패턴들 및 상기 제1 스페이서들을 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하기 전에, 상기 반도체 기판 내로 저농도의 불순물 이온들을 주입하는 것을 더 포함할 수 있다.
다른 실시예들에서, 상기 데이터라인들 또는 상기 워드라인은 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 부유된 스토리지 노드는 실리콘막, 게르마늄막, 실리콘 게르마늄막 및 실리콘 게르마늄 카바이드막들로 이루어진 일군 중 선택된 어느 하나로 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 또한, 라인 또는 층이 다른 라인, 또는 다른 층 "상"에 있다고 언급되어지는 경우에 그것은 다른 라인 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 이에 더하여, 당업자에게 잘 알려져 있을 뿐만 아니라 문헌에서 자주 사용되고 본 발명의 설명에서 사용되는 용어들은 그 명확성을 기하기 위하여 아래와 같이 정의한다.
워드라인 : 쓰기라인 또는 제어게이트 라인.
비트라인 : 읽기라인 또는 센싱라인.
센싱 트랜지스터 : 읽기 트랜지스터, 억세스 트랜지스터 또는 하부 트랜지스터.
프로그램 트랜지스터 : 쓰기 트랜지스터 또는 상부 트랜지스터.
본 발명의 설명과 관련하여, x축 및 y축에 대한 언급은 특정한 물리적인 위치를 나타내는 것이 아니고, 본 발명의 구성요소들의 상대적인 방향을 설정하기 위한 것이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 기억소자들 및 그 제조방법들을 설명하기 위한 단면도이다. 도 4a는 본 발명의 일 실시예에 따라 활성영역 및 필드 소자 분리영역들의 배치를 나타내는 개략적인 평면도이다. 도 4b는 도 4a의 라인 Ⅰ-Ⅰ을 따라 취해진 단면도이다. 도 5a는 본 발명의 일 실시예에 따른 데이터라인들의 배치를 나타내는 개략적인 평면도이다. 도 5b는 도 5a의 라인 Ⅱ-Ⅱ를 따라 취해진 단면도이다. 도 5c는 도 5a의 라인 Ⅲ-Ⅲ를 따라 취해진 단면도이다. 도 6 내지 도 12는 도 5b의 부분 확대도를 기준으로 하여 본 발명의 일 실시예에 따른 반도체 기억소자 및 그 제조방법을 설명하기 위한 단면도이다. 도 13은 본 발명의 일 실시예에 따른 반도체 기억소자의 평면도이다.
도 2를 참조하면, 반도체기판(100)에 불순물 이온을 주입하여 도전형 웰(well)을 형성한다. 상기 기판(100)의 물질은 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 상의 실리콘 게르마늄, 실리콘 상의 실리콘 게르마늄 카바이드(SiGeC) 및 에스오아이(SOI; silicon on insulator)로 이루어진 일 군중 선택된 어느 하나 일 수 있다. 상기 반도체 기판(100)에 P형 또는 N형 웰을 형성할 수 있으나, 설명의 편의상 P형 웰을 형성한다.
이와 같이 형성된 반도체 기판(100) 전면에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은 게이트 산화막으로 형성될 수 있다. 상기 게이트 산화막은 상기 기판(100)을 열산화시키어 형성할 수 있다.
도 3을 참조하면, 상기 게이트 절연막(110) 상에 제1 도전막(120), MTJ 장벽층(130), 및 화학기계적 연마(CMP) 저지막(101)을 차례로 형성한다. 상기 제1 도전막(120)은 도우핑된 다결정(doped poly-crystalline) 반도체층 또는 도우핑된 비정질(doped amorphous) 반도체층으로 형성할 수 있다. 상기 도우핑된 다결정 반도체층 또는 도우핑된 비정질 반도체층은 실리콘막, 게르마늄막, 실리콘게르마늄막, 또 는 실리콘 게르마늄 카바이드막일 수 있다. 상기 제1 도전막(120)의 결정상(crystallinity phase)(다결정 또는 비정질)은 그 자체의 증착온도 및 후속 공정에서 형성되는 막들의 증착온도에 의존하여 결정된다.
상기 MTJ 장벽층(130)은 1000Å 이하의 두께를 갖고 2eV 보다 낮은 밴드갭을 갖는 반도체층(132) 및 100Å 이하의 두께를 갖고 10eV 보다 낮은 밴드갭을 갖는 절연막(131)을 1회 내지 10회 교대로 적층시키어 형성할 수 있다. 상기 MTJ 장벽층(130)을 형성하기 위한 상기 반도체층(132)으로 사용되는 물질은 언도우프트(undoped) 실리콘, 도우프트 실리콘, 게르마늄, 실리콘 게르마늄 및 실리콘 게르마늄 카바이드로 이루어진 일 군중 선택된 어느 하나이다. 상기 MTJ 장벽층용 반도체층(132)은 그것의 증착 직후의 결정상태가 비정질 또는 다결정을 보이는 온도 범위 하에서 상기 부유게이트층 상에 형성된다. 상기 반도체층(132)을 형성하는데 사용되는 전형적인 온도 범위는 300℃ 내지 900℃ 이다. 상기 MTJ 장벽층을 형성하기 위한 상기 절연막(131)으로 사용되는 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 금속 산화물 및 금속 질화물로 이루어진 일 군중 선택된 어느 하나일 수 있다. 상기 금속 산화물은 하프니움 산화물(HfOx), 지르코니움 산화물(ZrOx) 또는 알루미늄 산화물(Al2O3)일 수 있다. 상기 금속 질화물은 알루미늄 질화물(AlN)일 수 있다. 상기 제1 도전막(120)이 n+형의 반도체층으로 형성하는 경우에, 상기 MTJ 장벽층을 형성하는 반도체층(132)은 p형의 반도체층으로 형성할 수 있다.
상기 CMP 저지막(101)은 실리콘 질화막(SiN)으로 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 CMP 저지막(101), MTJ 장벽층(130), 제1 도전막(120) 및 상기 게이트 절연막(110)을 연속적으로 패터닝하여 평면적으로 보여질 때 메쉬형태를 보이는 MTJ 장벽층 패턴(130a)를 형성한다. 결과적으로, 상기 MTJ 장벽층 패턴(130a) 내에 복수개의 섬형태의(island shaped) 필드영역들(102)이 한정되고, 상기 MTJ 장벽층 패턴(130a)의 하부에 도 4a에 도시된 바와 같이 메쉬 형태의 활성영역(103)이 한정된다. 또한, 상기 MTJ 장벽층 패턴(130a)의 하부에 차례로 적층된 게이트 절연막 패턴(110a) 및 제1 도전막 패턴(120a)이 형성된다. 상기 필드영역들(102)의 각각은 사진 공정의 해상 한계도(resolution limit), 즉 최소 디자인 룰(F)에 해당하는 폭 및 길이를 갖는 정방형의 모양으로 패터닝될 수 있다.
계속해서, 상기 패터닝된 CMP 저지막(101)을 식각 마스크로 사용하여 상기 기판(100)을 추가로 식각할 수 있다. 그 결과, 상기 기판(100) 내에 복수개의 섬형태의 트렌치 영역들(104)이 형성될 수 있다. 상기 패터닝된 CMP 저지막(101) 상에 상기 필드 영역들(102) 또는 상기 트렌치 영역들(104)을 채우는 제1 절연막(105)을 형성하고, 상기 제1 절연막(105)을 화학기계적 연마 공정을 사용하여 평탄화시키어 상기 패터닝된 CMP 저지막(101)을 노출시킨다. 이어서, 상기 패터닝된 CMP 저지막(101)을 선택적으로 제거한다.
도 5a 내지 도 5b를 참조하면, 상기 CMP 저지막(101)이 제거된 기판 상에 제 2 도전막 및 제2 절연막을 차례로 형성한다. 상기 제2 절연막은 캐핑막 역할을 한 다. 상기 제2 도전막은 도우핑된 폴리실리콘막, 폴리사이드막 또는 금속막으로 형성할 수 있고, 상기 캐핑막은 실리콘 질화막으로 형성할 수 있다. 상기 MTJ 장벽층 패턴(130a)의 반도체층(132a)이 p형의 반도체층으로 형성된 경우에 상기 제2 도전막은 n+형의 반도체층으로 형성할 수 있다. 더 나아가서, 상기 제2 도전막을 n+형의 반도체층으로 형성하는 경우에, 상기 제2 도전막 및 상기 캐핑막 사이에 금속막과 같은 낮은 비저항을 갖는 제3 도전막을 형성할 수도 있다. 상기 제3 도전막은 텅스텐막으로 형성할 수 있다.
상기 캐핑막, 제2 도전막 및 제3 도전막을 연속적으로 패터닝하여 서로 평행한 데이터 라인 패턴들(152)를 형성한다. 그 결과, 상기 데이터 라인 패턴들(152)의 각각은 차례로 적층된 제2 도전막 패턴(140b), 제3 도전막 패턴(142b) 및 캐핑막 패턴(150b)을 구비하도록 형성된다. 상기 제2 도전막 패턴(140b) 및 제3 도전막 패턴(142b)은 예비(preliminary) 데이터 라인을 구성한다. 상기 제3 도전막을 형성하는 공정을 생략하는 경우에, 상기 예비 데이터 라인은 상기 제2 도전막 패턴만으로 구성된다. 상기 데이터 라인 패턴들(152)의 각각은 도 5c에 도시되어 있는 바와 같이 도 5a의 y축을 따라 배열된 제1 절연막들(105) 및 이들 사이의 상기 MTJ 장벽층 패턴(130a)을 덮도록 형성된다.
계속해서, 상기 캐핑막 패턴들(150b)을 식각 마스크로 사용하여 상기 MTJ 장벽층 패턴(130a), 상기 제1 도전막 패턴(120a) 및 상기 게이트 절연막 패턴(110a)을 식각하여 상기 캐핑막 패턴들(150b) 사이에 상기 기판(100)을 노출시키는 개구부들(106)을 형성한다. 그 결과, 상기 각 데이터 라인 패턴들(152)의 하부에 서로 격리된(seperated) 적층 구조체들(107)이 형성된다. 즉, 상기 y축을 따라 배열된 상기 적층 구조체들(107)은 도 5c에 도시된 바와 같이 상기 제1 절연막(105)에 의해 격리되고, 도 5a의 x축을 따라 배열된 상기 적층 구조체들(107)은 도 5b에 도시된 바와 같이 상기 개구부들(106)에 의해 격리된다. 상기 적층 구조체들(107)의 각각은 차례로 적층된 게이트 절연막 패턴(110b), 제1 도전막 패턴(120b) 및 MTJ 패턴(130b)을 구비한다.
도 6은 도 5b의 부분 확대도를 나타낸다. 즉, 하기에서는 본 발명을 보다 명확하기 제시하기 위하여 반도체 기억소자의 단위셀(도 5b의 참조번호 "C")을 기준하여 설명하기로 한다. 따라서, 본 발명에 대한 하기의 설명은 상기 설명의 연속선 상에 있다. 하기에서 인용되는 도면들(도 7 내지 도 12) 역시 도 6을 기준하여 제시되는 것이다.
도 6을 참조하면, 상기 캐핑막 패턴(150b)을 이온 주입용 마스크로 이용하여 이온 주입공정을 통해 상기 반도체 기판(100)에 제1 및 제2 불순물 영역들(171s,171d)을 형성한다. 상기 제1 및 제2 불순물 영역들(171s,171d)은 채널영역을 사이에 두고 서로 이격되게 형성된다. 상기와 같이 이온을 주입할 때, 상기 반도체 기판(100)에 LDD(Lightly Doped Drain) 형성을 위해 저농도 불순물 이온을 주입할 수 있다. 예를 들면, P형 웰을 가진 반도체 기판(100)에 저농도의 N형 불순물 이온이 주입될 수 있다.
도 7을 참조하면, 상기 불순물 영역들(171s,171d)을 갖는 상기 반도체 기판(100) 상에 실리콘 질화막 같은 제3 절연막을 적층한 후 에치백하여 제1 스페이서 들(190)을 형성한다. 이에 따라, 상기 제1 스페이서들(190)은 상기 게이트 절연막 패턴(110b), 상기 제1 도전막 패턴(120b), 상기 MTJ 장벽층 패턴(13b), 상기 제2 도전막 패턴(140b), 및 상기 캐핑막 패턴(150b)의 양 측벽들을 각각 덮는다. 동시에, 상기 제1 스페이서들(190)은 상기 기판(100)의 일부를 덮어서 상기 제1 및 제2 불순물 영역들(171s,171d)의 일부를 노출시킨다. 상기 제1 스페이서들(190) 및 상기 캐핑막 패턴(150b)을 이온주입 마스크로 사용하여 상기 반도체기판(100) 내로 n형의 불순물 이온들을 주입하여 소오스 영역(171s') 및 드레인 영역(171d')을 형성한다. 상기 소오스/드레인 영역들(171s', 171d')은 상기 제1 및 제2 불순물 영역들(171s, 171d)보다 높은 불순물 농도를 갖도록 형성될 수 있다.
도 8을 참조하면, 상기 캐핑막 패턴(150b)을 제거한다. 상기 캐핑막 패턴(150b)을 제거하기 위하여 습식 식각공정을 이용할 수 있다. 상기 캐핑막 패턴(150b) 및 상기 제1 스페이서들(190)은 식각 선택비가 서로 다른 절연막으로 형성될 수 있다.
도 9를 참조하면, 상기 캐핑막 패턴들(150b)이 제거된 기판 상에 실리콘 질화막과 같은 제4 절연막을 컨포멀하게 형성한다. 상기 제4 절연막을 에치백하여 상기 제2 상부 도전막 패턴(142b)의 중심부를 노출시키는 라인 형태의 그루브(191)를 형성한다. 그 결과, 상기 제1 스페이서들(190)의 내측벽들 및 상기 제2 상부 도전막 패턴(142b)의 가장자리들을 덮는 제2 스페이서들(180)과 아울러서 상기 제1 스페이서들(190)의 외측벽들 상에 제3 스페이서들(192)이 형성된다.
도 10을 참조하면, 상기 제1 내지 제3 스페이서들(190, 180, 192)을 식각 마 스크들로 사용하여 상기 제3 도전막 패턴(142b), 상기 제2 도전막 패턴(140b), 상기 MTJ 장벽층 패턴(130b), 상기 제1 도전막 패턴(120b) 및 상기 게이트 절연막 패턴(110b)을 연속적으로 식각하여 상기 제2 스페이서들(180) 하부에 수직 구조체들(203a, 203b)을 형성한다. 그 결과, 상기 소오스 영역(171s') 및 드레인 영역(171d') 사이의 채널 영역 상부에 한 쌍의 격리된 수직 구조체들(203a, 203b)이 형성된다. 상기 제1 수직 구조체(203a)는 차례로 적층된 제1 부유된 스토리지 노드(floated storage node; 120b'), 제1 MTJ 장벽층 패턴(130b') 및 제1 데이터 라인(201a)을 갖도록 형성되고, 상기 제2 수직 구조체(203b)는 차례로 적층된 제2 부유된 스토리지 노드(floated storage node; 120b"), 제2 MTJ 장벽층 패턴(130b") 및 제2 데이터 라인(201b)을 갖도록 형성된다. 상기 스토리지 노드들(120b', 120b")은 상기 채널 영역으로부터 제1 게이트 절연막 패턴(110b')에 의해 전기적으로 절연되고, 상기 제1 및 제2 데이터 라인들(201a, 210b)의 각각은 차례로 적층된 제2 도전막 패턴(140b') 및 제3 도전막 패턴(142b')을 포함할 수 있다.
한편, 상기 제2 스페이서들(180)의 폭 및 이들 사이의 간격은 사진현상 기술에 관계없이 상기 제2 스페이서들(180)을 형성하기 위한 제4 절연막의 두께에 의존한다. 따라서, 상기 제4 절연막의 두께를 적절히 조절하면, 상기 수직 구조체들(203a, 203b)의 폭들(W2) 및 이들 사이의 간격(W1)은 사진현상 기술의 한계 해상도, 즉 최소 형상 크기(F)보다 작도록 한정될 수 있다.
본 발명의 다른 실시예들에서, 상기 제2 및 제3 스페이서들(180, 192)을 형성한 후에 상기 소오스/드레인 영역들(171s', 171d')의 일 부분이 노출된다면, 상 기 수직 구조체들(203a, 203b)을 형성하기 위한 식각 공정 전에 상기 소오스/드레인 영역들(171s', 171d')을 덮는 포토레지스트 패턴과 같은 추가 식각 마스크(도시하지 않음)를 형성할 수 있다. 이 경우에, 상기 수직 구조체들(203a, 203b)을 형성하기 위한 식각 공정 동안 상기 노출된 소오스/드레인 영역들(171s', 171d')은 상기 추가 식각 마스크에 의해 보호될 수 있다.
도 11을 참조하면, 상기 제1 내지 제3 스페이서들(190, 180, 192)을 제거한다. 상기 스페이서들(190, 180, 192)은 습식 식각 공정을 사용하여 제거할 수 있다.
도 12를 참조하면, 상기 수직 구조체들(203a, 203b)의 양 측벽들 및 상부들을 덮는 제2 게이트 절연막(200)을 콘포멀하게 형성한다. 상기 제2 게이트 절연막(200)은 노출되어 있는 상기 기판(100)의 상면부를 덮도록 연장되어 형성된다. 상기 제2 게이트 절연막(200)은 실리콘 산화막으로 형성될 수 있다. 상기 제2 게이트 절연막(200)은 열산화막으로 할 수 있다. 이에 따라, 상기 그루브(191)를 통해 노출된 기판(100) 상에도 상기 제2 게이트 절연막(200)이 형성된다.
그 다음에, 동일 도면을 참조하면, 상기 공정에 의한 결과물의 전면 상에 제4 도전막을 적층한다. 상기 제4 도전막을 패터닝하여 상기 데이터라인들(201a, 201b)의 상부를 가로지르는 워드라인(210)을 형성한다. 상기 제4 도전막은 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막으로 형성될 수 있다. 이에 따라, 상기 워드라인(210)은 상기 데이터라인들(201a, 201b)을 가로지르고, 상기 MTJ 장벽층 패턴들(130b', 130b") 및 상기 스토 리지 노드들(120b', 120b")의 양 측벽들을 덮는다. 상기 워드라인(210)은 제어 게이트 역할을 한다.
결과적으로, 상기 소오스/드레인 영역들(171s', 171d') 사이의 채널 영역 상에 서로 이격된 제1 및 제2 수직형 프로그램 트랜지스터들(TR1, TR2)이 형성된다. 즉, 상기 제1 프로그램 트랜지스터(TR1)는 차례로 적층된 상기 제1 스토리지 노드(120b'), 상기 제1 MTJ 장벽층 패턴(130b') 및 상기 제1 데이터 라인(201a)과 아울러서 상기 워드라인(210)을 포함하고, 상기 제2 프로그램 트랜지스터(TR2)는 차례로 적층된 상기 제2 스토리지 노드(120b"), 상기 제2 MTJ 장벽층 패턴(130b") 및 상기 제2 데이터 라인(201b)과 아울러서 상기 워드라인(210)을 포함한다. 여기서, 상기 스토리지 노드들(120b', 120b") 및 상기 데이터 라인들(201a, 201b)은 상기 프로그램 트랜지스터들(TR1, TR2)의 소오스/드레인 영역들의 역할을 하고, 상기 워드라인(210)은 상기 프로그램 트랜지스터들(TR1, TR2)의 공통 게이트 전극의 역할을 한다.
이에 더하여, 상기 반도체기판(100)에 형성된 상기 소오스/드레인 영역들(171s', 171d') 및 이들 사이의 채널 영역 상에 형성된 상기 한 쌍의 스토리지 노드들(120b', 120b")은 하나의 수평형 센싱 트랜지스터를 구성한다. 상기 한 쌍의 스토리지 노드들(120b', 120b")은 상기 수평형 센싱 트랜지스터의 실질적인 게이트 전극들의 역할을 한다. 결과적으로, 본 발명에 따라 제작된 반도체 기억소자의 단위 셀은 한 쌍의 수직형 프로그램 트랜지스터들(TR1, TR2) 및 단일 센싱 트랜지스터를 구비하고, 상기 단일 센싱 트랜지스터는 한 쌍의 이격된 게이트 전극들(상기 스토리지 노드들; 120b', 120b")을 구비한다.
이제, 도 12 및 도 13을 참조하여 본 발명의 실시예들에 따른 반도체 기억소자를 설명하기로 한다. 도 13에 있어서, 참조부호 "C"로 표시된 부분은 단위 셀 영역을 나타내고, 도 12는 상기 단위 셀 영역(C)의 단면도에 해당한다.
도 12 및 도 13을 참조하면, 반도체기판(100) 내에 서로 평행한 복수개의 불순물 영역들이 제공된다. 상기 불순물 영역들은 y축에 평행하도록 배치되며 서로 번갈아가면서 반복적으로 배열된 소오스 영역들(171s') 및 드레인 영역들(171d')을 포함한다. 상기 소오스/드레인 영역들(171', 171d')은 비트라인들 또는 접지선과 같은 기준전압 라인들의 역할을 한다. 서로 인접한 상기 소오스 영역(171s') 및 드레인 영역(171d') 사이의 채널 영역 상에 제1 및 제2 평행한 데이터 라인들(201a, 201b)이 배치된다. 상기 데이터 라인들(201a, 201b)의 상부를 가로지르도록 복수개의 평행한 워드라인들(210)이 제공된다. 즉, 상기 워드라인들(210)은 x축에 평행하도록 배치된다.
상기 제1 데이터 라인들(201a) 및 상기 각 채널 영역들 사이에 제1 MTJ 장벽층 패턴들(130b')이 개재되고, 상기 제2 데이터 라인들(201b) 및 상기 각 채널 영역들 사이에 제2 MTJ 장벽층 패턴들(130b")이 개재된다. 또한, 상기 제1 MTJ 장벽층 패턴들(130b') 및 상기 채널 영역들 사이에 제1 스토리지 노드들(120b')이 개재되고, 상기 제2 MTJ 장벽층 패턴들(130b") 및 상기 채널 영역들 사이에 제2 스토리지 노드들(120b")이 개재된다. 상기 스토리지 노드들(120b', 120b")은 게이트 절연막 패턴들(110b')에 의해 상기 채널 영역으로부터 절연된다. 또한, 상기 워드라인 들(210)은 제2 게이트 절연막(200)에 의해 상기 데이터 라인들(201a, 201b), 상기 MTJ 장벽층 패턴들(130b', 130b")의 측벽들, 및 상기 스토리지 노드들(120b', 120")의 측벽들로부터 전기적으로 절연된다. 이에 더하여, 상기 워드라인들(210)은 상기 제2 게이트 절연막(200)에 의해 서로 인접한 상기 스토리지 노드들(120b', 120b") 사이의 채널 영역으로부터 절연될 수 있다.
상기 제1 스토리지 노드(120b'), 제1 MTJ 장벽층 패턴(130b') 및 제1 데이터 라인(201a)과 아울러서 상기 워드라인(210)은 제1 수직형 프로그램 트랜지스터(TR1)를 구성하고, 상기 제2 스토리지 노드(120b"), 제2 MTJ 장벽층 패턴(130b") 및 제2 데이터 라인(201b)과 아울러서 상기 워드라인(210)은 제2 수직형 프로그램 트랜지스터(TR2)를 구성한다.
결과적으로, 상기 하나의 단위 셀 영역(the single unit cell region; C) 내에 상기 워드라인(210)을 공유하는 한 쌍의 프로그램 트랜지스터들(TR1, TR2)이 제공된다. 상기 워드라인(210)은 상기 프로그램 트랜지스터들(TR1, TR2)의 게이트 전극 역할을 하고, 상기 데이터 라인들(201a, 201b) 및 상기 스토리지 노드들(120b', 120b")은 상기 프로그램 트랜지스터들(TR1, TR2)의 소오스/드레인 영역들의 역할을 한다. 또한, 상기 반도체기판(100) 내에 형성된 상기 소오스/드레인 영역들(171s', 171d') 및 이들 사이의 채널 영역 상에 형성된 상기 한 쌍의 스토리지 노드들(120b', 120")은 하나의 수평형 센싱 트랜지스터(a single planar sensing transistor)를 구성한다. 상기 한 쌍의 스토리지 노드들(120b', 120b")은 상기 센싱 트랜지스터의 실질적인 게이트 전극의 역할을 한다.
상술한 바와 같이 본 발명에 따르면, 하나의 단위 셀이 한 쌍의 수직형 프로그램 트랜지스터들과 하나의 수평형 센싱 트랜지스터를 구비하고, 상기 프로그램 트랜지스터들을 구성하는 MTJ 장벽층 패턴들 및 스토리지 노드들은 사진공정의 한계 해상도보다 작은 폭을 갖도록 패터닝될 수 있다. 따라서, 상기 단위 셀 내에 2 비트의 정보를 저장할 수 있으므로, 반도체 기억소자의 집적도를 실질적으로 증가시킬 수 있다.
이하에서는, 상술한 반도체 기억소자의 셀을 구동시키는 방법들을 설명하기로 한다.
| 동작상태 | 워드 라인 (전압) | 데이터 라인(1) (전압) | 데이터 라인(2) (전압) | 소오스 (전압) | 드레인 (전압) | TR1 | TR2 |
| 프로그램 | Vp | VD2 | VD2 | - | - | 1 | 1 |
| Vp | VD2 | VD1 | - | - | 1 | 0 | |
| Vp | VD1 | VD2 | - | - | 0 | 1 | |
| Vp | VD1 | VD1 | - | - | 0 | 0 | |
| 읽 기 | Vr | - | - | 0 | Vs | (선택됨) | - |
| Vr | - | - | Vs | 0 | - | (선택됨) |
통상의 디램 셀은 2개의 제어라인들, 즉 워드라인 및 비트라인에 인가되는 전압들에 의해 선택적으로 동작한다. 이에 반하여, 본 발명에 따른 반도체 기억 셀은 3개의 제어라인들, 즉 워드라인, 데이터 라인 및 비트라인에 인가되는 전압들에 의해 선택적으로 동작한다. 도 12 및 도 13에 보여진 반도체 기억 셀들중 어느 하나를 선택적으로 프로그램시키거나 독출하기 위한 바이어스 조건들은 다음의 [표 1]에 기재된 바와 같이 요약될 수 있다. 본 실시예들에서, 도 12의 프로그램 트랜지스터들(TR1, TR2) 및 센싱 트랜지스터는 모두 설명의 편의를 위하여 n채널 트랜 지스터들인 것으로 가정한다.
상기 [표 1], 도 12 및 도 13으로부터 알 수 있듯이, 하나의 단위 셀을 구성하는 제1 및 제2 스토리지 노드들(120b', 120b")에 원하는 데이터들을 저장시키기 위한 프로그램 동작은 상기 워드라인들(210)중 어느 하나에 프로그램 전압(Vp)을 인가하고 상기 제1 및 제2 데이터 라인들(201a, 201b)에 각각 적절한 데이터 라인 전압들을 인가함으로써 이루어질 수 있다. 상기 프로그램 전압(Vp)은 상기 제1 및 제2 수직형 프로그램 트랜지스터들(TR1, TR2)의 문턱전압보다 높은 전압이어야 한다.
상기 제1 및 제2 데이터 라인들(201a, 201b)에 각각 상기 프로그램 전압(Vp)과 동일한 제1 데이터 전압(VD1) 및 상기 프로그램 전압(Vp)보다 낮은 제2 데이터 전압(VD2)을 인가하면, 상기 제1 데이터 라인(201a)으로부터 상기 제1 스토리지 노드(120b') 내로 정공들이 주입되고 상기 제2 데이터 라인(201b)으로부터 상기 제2 스토리지 노드(120b") 내로 전자들이 주입된다. 그 결과, 상기 제1 프로그램 트랜지스터(TR1)에 로우 레벨(논리 "0" 상태)에 해당하는 데이터가 저장되고, 상기 제2 프로그램 트랜지스터(TR2)에 하이 레벨(논리 "1" 상태)에 해당하는 데이터가 저장된다.
이와는 달리, 상기 제1 및 제2 데이터 라인들(201a, 201b)에 각각 상기 제2 데이터 전압(VD2) 및 상기 제1 데이터 전압(VD1)을 인가하면, 상기 제1 데이터 라인(201a)으로부터 상기 제1 스토리지 노드(120b') 내로 전자들이 주입되고 상기 제2 데이터 라인(201b)으로부터 상기 제2 스토리지 노드(120b") 내로 정공들이 주입 된다. 그 결과, 상기 제1 프로그램 트랜지스터(TR1)에 상기 하이 레벨(논리 "1" 상태)에 해당하는 데이터가 저장되고, 상기 제2 프로그램 트랜지스터(TR2)에 상기 로우 레벨(논리 "0" 상태)에 해당하는 데이터가 저장된다.
또한, 상기 제1 및 제2 데이터 라인들(201a, 201b) 모두에 상기 제1 데이터 전압(VD1)을 인가하면, 상기 제1 및 제2 데이터 라인들(201a, 201b)로부터 상기 제1 및 제2 스토리지 노드들(120b', 120b") 내로 정공들이 주입된다. 그 결과, 상기 제1 및 제2 프로그램 트랜지스터들(TR1, TR2)에 상기 로우 레벨(논리 "0" 상태)에 해당하는 데이터가 저장된다. 이와 마찬가지로, 상기 제1 및 제2 데이터 라인들(201a, 201b) 모두에 상기 제2 데이터 전압(VD2)을 인가하면, 상기 제1 및 제2 데이터 라인들(201a, 201b)로부터 상기 제1 및 제2 스토리지 노드들(120b', 120b") 내로 전자들이 주입된다. 그 결과, 상기 제1 및 제2 프로그램 트랜지스터들(TR1, TR2)에 상기 하이 레벨(논리 "1" 상태)에 해당하는 데이터가 저장된다.
본 발명의 실시예들에서, 상기 프로그램 트랜지스터들(TR1, TR2)의 문턱전압이 1.5볼트인 경우에, 상기 프로그램 전압(Vp)은 3볼트일 수 있고 상기 제1 및 제2 데이터 라인 전압들(VD1, VD2)은 각각 3볼트 및 -3볼트일 수 있다.
결과적으로, 본 발명의 실시예들에 따른 하나의 단위 셀 내에 4가지의 서로 다른 상태들을 기억시킬 수 있다.
상기 제1 및 제2 프로그램 트랜지스터들(TR1, TR2)중 어느 하나에 저장된 데이터를 선택적으로 판독하기 위한 읽기 동작은 상기 소오스 영역(171s') 및 상기 드레인 영역(171d') 사이에 적절한 센싱 전압(Vs)을 인가하고 상기 워드라인(210)에 읽기 전압(Vr)을 인가함으로써 이루어질 수 있다. 상기 읽기 전압(Vr)은 상기 스토리지 노드들(120b', 120b")이 전자들을 갖도록 프로그램된 센싱 트랜지스터의 제1 문턱전압보다 낮아야 하고 상기 스토리지 노드들(120b', 120b")이 정공들을 갖도록 프로그램된 센싱 트랜지스터의 제2 문턱전압보다 높아야 한다. 예를 들면, 상기 제1 문턱전압이 1.5 볼트보다 높고 상기 제2 문턱전압이 0.5 볼트보다 낮은 경우에, 상기 읽기 전압(Vr)은 1.0 볼트일 수 있다. 이에 더하여, 상기 센싱 전압(Vs)은 상기 읽기 전압(Vr)보다 높은 것이 바람직하다.
본 발명의 실시예들에서, 상기 제1 프로그램 트랜지스터(TR1), 즉 상기 제1 스토리지 노드(120b') 내에 저장된 데이터를 선택적으로 읽기 위해서는, 상기 제1 프로그램 트랜지스터(TR1)에 인접한 상기 소오스 영역(171s')을 접지시키고 상기 워드라인(210) 및 상기 드레인 영역(171d')에 각각 상기 읽기 전압(Vr) 및 상기 센싱 전압(Vs)을 인가할 수 있다. 이 경우에, 소오스 영역(171s') 및 상기 드레인 영역(171d') 사이의 채널 영역을 통하여 흐르는 센싱 전류는 상기 소오스 영역(171s')에 인접한 상기 제1 스토리지 노드(120b')에 저장된 전하들의 종류에 따라 결정된다. 즉, 상기 제1 스토리지 노드(120b') 내에 정공들이 저장된 경우에, 상기 센싱 트랜지스터는 상기 제2 스토리지 노드(120b") 내에 전자들이 저장되어 있을지라도 턴온된다. 이는 상기 센싱 트랜지스터가 핀치 오프 상태의 채널 구조를 갖는 포화 모드(saturation mode)에서 동작하기 때문이다. 그 결과, 상기 드레인 영역(171d')에 유도되는 비트라인 전압이 낮아져 상기 단위 셀은 상기 로우 레벨(논리 "0" 상태)에 해당하는 데이터를 갖는 것으로 인식될 수 있다. 이와 반대로, 상기 제1 스토리지 노드(120b') 내에 전자들이 저장된 경우에, 상기 제1 스토리지 노드(120b') 하부에 어떠한 n채널도 형성되지 않으므로 상기 센싱 트랜지스터는 턴오프된다. 그 결과, 상기 드레인 영역(171d')에 유도되는 비트라인 전압이 상승하여 상기 단위 셀은 상기 하이 레벨(논리 "1" 상태)에 해당하는 데이터를 갖는 것으로 인식될 수 있다.
한편, 상기 제2 프로그램 트랜지스터(TR2), 즉 상기 제2 스토리지 노드(120b") 내에 저장된 데이터를 선택적으로 읽기 위해서는, 상기 제2 프로그램 트랜지스터(TR2)에 인접한 상기 드레인 영역(171d')을 접지시키고 상기 워드라인(210) 및 상기 소오스 영역(171s')에 각각 상기 읽기 전압(Vr) 및 상기 센싱 전압(Vs)을 인가할 수 있다. 이 경우에, 소오스 영역(171s') 및 상기 드레인 영역(171d') 사이의 채널 영역을 통하여 흐르는 센싱 전류는 상기 드레인 영역(171d')에 인접한 상기 제2 스토리지 노드(120b")에 저장된 전하들의 종류에 따라 결정된다. 즉, 상기 제2 스토리지 노드(120b") 내에 정공들이 저장된 경우에, 상기 센싱 트랜지스터는 턴온된다. 그 결과, 상기 소오스 영역(171s')에 유도되는 비트라인 전압이 낮아져 상기 단위 셀은 상기 로우 레벨(논리 "0" 상태)에 해당하는 데이터를 갖는 것으로 인식될 수 있다. 이와 반대로, 상기 제2 스토리지 노드(120b") 내에 전자들이 저장된 경우에, 상기 센싱 트랜지스터는 턴오프된다. 그 결과, 상기 소오스 영역(171s')에 유도되는 비트라인 전압이 상승하여 상기 단위 셀은 상기 하이 레벨(논리 "1" 상태)에 해당하는 데이터를 갖는 것으로 인식될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 반도체 기억 소자의 단위 셀당 하나의 센싱 트랜지스터를 공유하는 한 쌍의 프로그램 트랜지스터들이 배치된다. 따라서, 반도체 기억 소자의 고집적화를 실현시킬 수 있다. 또한, 서로 이격되어 배치된 상기 한 쌍의 프로그램 트랜지스터들의 간격에 해당하는 길이 만큼 채널길이를 연장시킬 수 있기 때문에 단채널효과를 개선시킬 수 있다.
Claims (14)
- 복수개의 단위 셀들을 구비하는 반도체 기억소자에 있어서, 상기 단위 셀은반도체기판;상기 반도체기판에 형성되고 서로 이격된 소오스 영역 및 드레인 영역;상기 소오스/드레인 영역들 사이의 채널 영역 상부를 가로지르되, 상기 소오스 영역 및 상기 드레인 영역에 각각 인접한 제1 및 제2 데이터 라인들;상기 제1 데이터 라인 및 상기 채널 영역 사이의 제1 MTJ 장벽층 패턴;상기 제2 데이터 라인 및 상기 채널 영역 사이의 제2 MTJ 장벽층 패턴;상기 제1 MTJ 장벽층 패턴 및 상기 채널 영역 사이의 제1 부유된 스토리지 노드;상기 제2 MTJ 장벽층 패턴 및 상기 채널 영역 사이의 제2 부유된 스토리지 노드; 및상기 제1 및 제2 데이터 라인들의 상부를 가로지르되, 상기 제1 및 제2 스토리지 노드들의 양 측벽들과 아울러서 상기 제1 및 제2 MTJ 장벽층 패턴들의 양 측벽들을 덮는 워드라인을 포함하는 반도체 기억소자.
- 제 1 항에 있어서, 상기 제1 및 제2 MTJ 장벽층 패턴들 각각은 반도체층들 및 절연막들이 교대로 적층되어 형성되는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서, 상기 제1 및 제2 데이터라인들은 하부 도전막과 그 보다 낮은 비저항을 갖는 상부 도전막으로 형성되는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서, 상기 제1 및 제2 데이터 라인들, 상기 제1 및 제2 MTJ 장벽층 패턴들의 측벽들, 및 상기 제1 및 제2 스토리지 노드들의 측벽들과 상기 워드라인 사이에 게이트 절연막이 개재되는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서, 상기 제1 및 제2 부유된 스토리지 노드들, 상기 제1 및 제2 MTJ 장벽층 패턴들 및 상기 제1 및 제2 데이터 라인들과 아울러서 상기 워드라인은 한 쌍의 수직형 프로그램 트랜지스터들로 작동되는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서, 상기 반도체기판 내에 형성된 상기 소오스/드레인 영역들 및 이들 사이의 채널 영역 상에 형성된 상기 제1 및 제2 부유된 스토리지 노드들은 하나의 수평형 센싱 트랜지스터로 작동되는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서, 상기 한 쌍의 프로그램 트랜지스터들은 상기 센싱 트랜지스터의 상부에 배치되는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서, 상기 제1 및 제2 부유된 스토리지 노드들은 상기 센싱 트랜지스터의 게이트 전극 역할을 함과 동시에 상기 프로그램 트랜지스터들의 드레인 영역으로 작동되는 것을 특징으로 하는 반도체 기억소자.
- 반도체 기판 상에 복수개의 섬 형태의 제1 절연막 패턴들과 아울러서 상기 제1 절연막 패턴들 사이의 영역을 채우면서 차례로 적층된 제1 도전막 패턴 및 MTJ 장벽층 패턴을 형성하되, 상기 제1 도전막 패턴 및 상기 MTJ 장벽층 패턴은 메쉬 형태를 갖고,상기 제1 절연막 패턴들 및 이들 사이의 상기 MTJ 장벽층 패턴을 덮는 복수개의 평행한 데이터 라인 패턴들을 형성하되, 상기 데이터 라인 패턴들의 각각은 차례로 적층된 예비 데이터 라인 및 캐핑막 패턴을 갖고,상기 데이터 라인 패턴들을 식각 마스크들로 사용하여 상기 MTJ 장벽층 패턴 및 상기 제1 도전막 패턴을 식각하여 상기 각 데이터 라인 패턴들 하부에 상기 제1 절연막 패턴들에 의해 격리된 MTJ 장벽층 패턴들 및 제1 도전막 패턴들을 형성함과 동시에 상기 데이터 라인 패턴들 사이에 라인 형태의 개구부들을 형성하고,상기 개구부들의 측벽들 상에 제1 스페이서들을 형성하고,상기 데이터 라인 패턴들 및 상기 제1 스페이서들을 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하고,상기 캐핑막 패턴들을 선택적으로 제거하여 상기 예비 데이터 라인들의 상부면들 및 상기 제1 스페이서들의 내측벽들을 노출시키고,상기 제1 스페이서들의 내측벽들 상에 제2 스페이서들을 형성하고,상기 제1 및 제2 스페이서들을 식각 마스크들로 사용하여 상기 예비 데이터 라인들, 상기 MTJ 장벽층 패턴들 및 상기 제1 도전막 패턴들을 식각하여 상기 소오스/드레인 영역들 사이의 각 채널 영역들 상에 서로 격리된 제1 및 제2 수직 구조체들을 형성하되, 상기 제1 및 제2 수직 구조체들의 각각은 차례로 적층된 스토리지 노드, MTJ 장벽층 패턴 및 데이터 라인을 구비하고,상기 제1 및 제2 스페이서들을 제거하고,상기 제1 및 제2 수직 구조체들의 적어도 양 측벽들을 덮으면서 상기 데이터 라인들의 상부를 가로지르는 워드라인들을 형성하는 것을 포함하는 반도체 기억소자의 제조방법.
- 제 9 항에 있어서, 상기 제1 도전막 패턴, 상기 MTJ 장벽층 패턴 및 상기 제1 절연막 패턴들을 형성하는 것은반도체기판 상에 게이트 절연막, 제1 도전막, MTJ 장벽층 및 CMP 저지막을 차례로 형성하고,적어도 상기 CMP 저지막, 상기 MTJ 장벽층 및 상기 제1 도전막을 패터닝하여 복수개의 섬 형태의 필드 영역들을 형성하고,상기 CMP 저지막 상에 상기 필드 영역들을 채우는 제1 절연막을 형성하고,상기 제1 절연막을 평탄화시키어 상기 CMP 저지막을 노출시키고,상기 노출된 CMP 저지막을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 9 항에 있어서, 상기 MTJ 장벽층들을 형성하는 상기 반도체층은 실리콘층, 게르마늄층, 실리콘 게르마늄층 및 실리콘 게르마늄 카바이드층으로 이루어진 일 군중 적어도 어느 하나를 함유하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 9 항에 있어서, 상기 MTJ 장벽층들을 형성하는 상기 절연막은 실리콘 산화층, 실리콘 질화층, 실리콘 옥시나이트라이드층, 금속 산화층, 금속 질화층 및 금속 실리케이트층으로 이루어진 일 군중 적어도 어느 하나를 함유하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 9 항에 있어서, 상기 데이터라인들 또는 상기 워드라인은 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막으로 형성되는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 9 항에 있어서, 상기 부유된 스토리지 노드는 실리콘막, 게르마늄막, 실 리콘 게르마늄막 및 실리콘 게르마늄 카바이드막들로 이루어진 일군 중 적어도 어느 하나를 함유하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
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