JPH11330424A - Ｎａｎｄストリング型不揮発性半導体メモリセル及びその製造方法 - Google Patents
Ｎａｎｄストリング型不揮発性半導体メモリセル及びその製造方法Info
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- JPH11330424A JPH11330424A JP10127091A JP12709198A JPH11330424A JP H11330424 A JPH11330424 A JP H11330424A JP 10127091 A JP10127091 A JP 10127091A JP 12709198 A JP12709198 A JP 12709198A JP H11330424 A JPH11330424 A JP H11330424A
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Abstract
(57)【要約】
【課題】ソース／ドレイン領域−基体間の結合容量を低
減させ、全結合容量に対するワード線−チャネル形成領
域間の結合容量の割合を高め、ディスターブ耐性の向上
を図ることを可能とするＮＡＮＤストリング型不揮発性
半導体メモリセルを提供する。 【解決手段】第１導電形を有する基体１１に形成され、
第２導電形を有するソース／ドレイン領域１３、チャネ
ル形成領域１４、浮遊ゲート１６、及び制御ゲート１８
から成る、電気的書き換えが可能なメモリ素子が、複
数、直列接続されたＮＡＮＤストリング型不揮発性半導
体メモリセルは、基体１１とソース／ドレイン領域１３
との間に、基体１１の不純物濃度よりも低濃度の第１の
導電形を有する低濃度不純物層１５を有する。
減させ、全結合容量に対するワード線−チャネル形成領
域間の結合容量の割合を高め、ディスターブ耐性の向上
を図ることを可能とするＮＡＮＤストリング型不揮発性
半導体メモリセルを提供する。 【解決手段】第１導電形を有する基体１１に形成され、
第２導電形を有するソース／ドレイン領域１３、チャネ
ル形成領域１４、浮遊ゲート１６、及び制御ゲート１８
から成る、電気的書き換えが可能なメモリ素子が、複
数、直列接続されたＮＡＮＤストリング型不揮発性半導
体メモリセルは、基体１１とソース／ドレイン領域１３
との間に、基体１１の不純物濃度よりも低濃度の第１の
導電形を有する低濃度不純物層１５を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート及び制
御ゲートを有する、電気的書き換えが可能な複数のメモ
リ素子から構成されたＮＡＮＤストリング型不揮発性半
導体メモリセル、及びその製造方法に関する。
御ゲートを有する、電気的書き換えが可能な複数のメモ
リ素子から構成されたＮＡＮＤストリング型不揮発性半
導体メモリセル、及びその製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭとして知られている不揮発
性半導体メモリセルの一種に、高集積化が可能なＮＡＮ
Ｄストリング型不揮発性半導体メモリセル（以下、ＮＡ
ＮＤストリングと略称する）がある。ＮＡＮＤストリン
グを構成する各メモリ素子は、基体（例えば、ｎ型シリ
コン半導体基板に形成されたｐ型ウエル、あるいはｐ型
シリコン半導体基板）に形成されており、ソース／ドレ
イン領域、チャネル形成領域、浮遊ゲート（フローティ
ングゲートあるいは電荷蓄積電極とも呼ばれる）、及び
制御ゲート（コントロールゲートあるいは制御電極とも
呼ばれる）を有する。そして、ＮＡＮＤストリングにお
いては、メモリ素子の一方のソース／ドレイン領域を、
隣接するメモリ素子の他方のソース／ドレイン領域と共
有化させることによって、複数のメモリ素子が直列接続
されている。また、ＮＡＮＤストリングの一端のメモリ
素子は、第１の選択トランジスタを介してビット線に接
続されており、ＮＡＮＤストリングの他端のメモリ素子
は、第２の選択トランジスタを介して共通ソース線に接
続されている。尚、複数のＮＡＮＤストリングが列方向
に配設され、制御ゲートは、行方向に配設されたワード
線に接続されている。ＮＡＮＤストリングにおいては、
浮遊ゲートへの電子の注入、浮遊ゲートからの電子の引
き抜きにより、データの書き込み、消去が行われ、デー
タ書き込み動作及び消去動作はファウラー・ノルドハイ
ム（Fowler-Nordheim）・トンネル現象に基づき行われ
る。尚、データ消去動作とは、複数のメモリ素子の閾値
電圧を一括して所定の状態に変えることを意味し、デー
タ書き込み動作とは、後述する選択メモリ素子の閾値電
圧をもう１つの所定の状態に変えることを意味する。
性半導体メモリセルの一種に、高集積化が可能なＮＡＮ
Ｄストリング型不揮発性半導体メモリセル（以下、ＮＡ
ＮＤストリングと略称する）がある。ＮＡＮＤストリン
グを構成する各メモリ素子は、基体（例えば、ｎ型シリ
コン半導体基板に形成されたｐ型ウエル、あるいはｐ型
シリコン半導体基板）に形成されており、ソース／ドレ
イン領域、チャネル形成領域、浮遊ゲート（フローティ
ングゲートあるいは電荷蓄積電極とも呼ばれる）、及び
制御ゲート（コントロールゲートあるいは制御電極とも
呼ばれる）を有する。そして、ＮＡＮＤストリングにお
いては、メモリ素子の一方のソース／ドレイン領域を、
隣接するメモリ素子の他方のソース／ドレイン領域と共
有化させることによって、複数のメモリ素子が直列接続
されている。また、ＮＡＮＤストリングの一端のメモリ
素子は、第１の選択トランジスタを介してビット線に接
続されており、ＮＡＮＤストリングの他端のメモリ素子
は、第２の選択トランジスタを介して共通ソース線に接
続されている。尚、複数のＮＡＮＤストリングが列方向
に配設され、制御ゲートは、行方向に配設されたワード
線に接続されている。ＮＡＮＤストリングにおいては、
浮遊ゲートへの電子の注入、浮遊ゲートからの電子の引
き抜きにより、データの書き込み、消去が行われ、デー
タ書き込み動作及び消去動作はファウラー・ノルドハイ
ム（Fowler-Nordheim）・トンネル現象に基づき行われ
る。尚、データ消去動作とは、複数のメモリ素子の閾値
電圧を一括して所定の状態に変えることを意味し、デー
タ書き込み動作とは、後述する選択メモリ素子の閾値電
圧をもう１つの所定の状態に変えることを意味する。
【０００３】従来のＮＡＮＤストリングにおけるメモリ
素子へのデータ書き込み動作の概要を、以下、説明す
る。
素子へのデータ書き込み動作の概要を、以下、説明す
る。
【０００４】ＮＡＮＤストリングにおいて、データは、
ビット線から最も離れた位置に位置するメモリ素子から
順に書き込まれる。データ書き込み動作においては、デ
ータを書き込むべきメモリ素子（以下、便宜上、選択メ
モリ素子と呼ぶ）の制御ゲートに高電位ＶPP（例えば約
２０ボルト）を印加する。かかるメモリ素子以外のメモ
リ素子（以下、便宜上、非選択メモリ素子と呼ぶ）の制
御ゲートには中間電位ＶPPm（例えば約１０ボルト）を
印加する。一方、ビット線に、例えば０ボルトを印加す
る。そして、第１の選択トランジスタを導通させ、第２
の選択トランジスタを非導通状態とすると、ビット線の
電位はメモリ素子のソース／ドレイン領域へと転送され
る。そして、選択メモリ素子においては、制御電極とチ
ャネル形成領域との間の電位差に基づき、チャネル形成
領域から浮遊ゲートへの電子の注入が生じる。その結
果、選択メモリ素子の閾値電圧が当初の負から正方向に
シフトし、データが選択メモリ素子に書き込まれる。一
方、非選択メモリ素子においては、制御電極とチャネル
形成領域との間には大きな電位差が生ぜず、チャネル形
成領域から浮遊ゲートへの電子の注入は生じない。その
結果、選択メモリ素子の閾値電圧が当初の値から変化せ
ず、当初のデータが非選択メモリ素子に保持される。
ビット線から最も離れた位置に位置するメモリ素子から
順に書き込まれる。データ書き込み動作においては、デ
ータを書き込むべきメモリ素子（以下、便宜上、選択メ
モリ素子と呼ぶ）の制御ゲートに高電位ＶPP（例えば約
２０ボルト）を印加する。かかるメモリ素子以外のメモ
リ素子（以下、便宜上、非選択メモリ素子と呼ぶ）の制
御ゲートには中間電位ＶPPm（例えば約１０ボルト）を
印加する。一方、ビット線に、例えば０ボルトを印加す
る。そして、第１の選択トランジスタを導通させ、第２
の選択トランジスタを非導通状態とすると、ビット線の
電位はメモリ素子のソース／ドレイン領域へと転送され
る。そして、選択メモリ素子においては、制御電極とチ
ャネル形成領域との間の電位差に基づき、チャネル形成
領域から浮遊ゲートへの電子の注入が生じる。その結
果、選択メモリ素子の閾値電圧が当初の負から正方向に
シフトし、データが選択メモリ素子に書き込まれる。一
方、非選択メモリ素子においては、制御電極とチャネル
形成領域との間には大きな電位差が生ぜず、チャネル形
成領域から浮遊ゲートへの電子の注入は生じない。その
結果、選択メモリ素子の閾値電圧が当初の値から変化せ
ず、当初のデータが非選択メモリ素子に保持される。
【０００５】ワード線は他のＮＡＮＤストリングと共通
化されている。従って、選択メモリ素子の制御ゲートに
接続されたワード線に接続された他のＮＡＮＤストリン
グ（以下、このようなＮＡＮＤストリングを、他のＮＡ
ＮＤストリングと呼ぶ）におけるメモリ素子（以下、こ
のようなメモリ素子を、他の選択メモリ素子と呼ぶ）の
制御ゲートにも、高電位ＶPPが印加される。かかる他の
選択メモリ素子にデータを書き込んではならない場合に
は、他のＮＡＮＤストリングに接続されているビット線
に中間電位Ｖm（例えば約１０ボルト）を印加する。こ
れによって、他の選択メモリ素子においては、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
チャネル形成領域から浮遊ゲートへの電子の注入が生じ
ない。従って、他の選択メモリ素子にデータが書き込ま
れず、当初のデータが保持される。
化されている。従って、選択メモリ素子の制御ゲートに
接続されたワード線に接続された他のＮＡＮＤストリン
グ（以下、このようなＮＡＮＤストリングを、他のＮＡ
ＮＤストリングと呼ぶ）におけるメモリ素子（以下、こ
のようなメモリ素子を、他の選択メモリ素子と呼ぶ）の
制御ゲートにも、高電位ＶPPが印加される。かかる他の
選択メモリ素子にデータを書き込んではならない場合に
は、他のＮＡＮＤストリングに接続されているビット線
に中間電位Ｖm（例えば約１０ボルト）を印加する。こ
れによって、他の選択メモリ素子においては、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
チャネル形成領域から浮遊ゲートへの電子の注入が生じ
ない。従って、他の選択メモリ素子にデータが書き込ま
れず、当初のデータが保持される。
【０００６】あるいは又、他のＮＡＮＤストリングにお
いて、第１及び第２の選択トランジスタを非導通状態と
して、ＮＡＮＤストリングをビット線から切り離し（即
ち、浮遊状態とし）、ワード線−チャネル形成領域間の
結合容量を介して、ワード線に印加された高電位ＶPPに
よってチャネル形成領域における電位を上昇させる方法
も知られている。尚、このような方法はセルフ・ブース
ト法とも呼ばれている。これによって、他の選択メモリ
素子において、制御電極とチャネル形成領域との間には
大きな電位差が生ぜず、他の他の選択メモリ素子にはデ
ータが書き込まれない。
いて、第１及び第２の選択トランジスタを非導通状態と
して、ＮＡＮＤストリングをビット線から切り離し（即
ち、浮遊状態とし）、ワード線−チャネル形成領域間の
結合容量を介して、ワード線に印加された高電位ＶPPに
よってチャネル形成領域における電位を上昇させる方法
も知られている。尚、このような方法はセルフ・ブース
ト法とも呼ばれている。これによって、他の選択メモリ
素子において、制御電極とチャネル形成領域との間には
大きな電位差が生ぜず、他の他の選択メモリ素子にはデ
ータが書き込まれない。
【０００７】
【発明が解決しようとする課題】このようなセルフ・ブ
ースト法においては、ワード線の電位とチャネル形成領
域の電位との比は、全結合容量に対するワード線−チャ
ネル形成領域間の結合容量の割合によって決定される。
従って、全結合容量の内、ワード線−チャネル形成領域
間の結合容量以外の結合容量が大きい場合、制御電極と
チャネル形成領域との間に比較的大きな電位差が発生
し、他の選択メモリ素子は弱い電子注入モードとなり、
ディスターブ耐性に劣化が生じる。それ故、全結合容量
の内、ワード線−チャネル形成領域間の結合容量以外の
結合容量を低減することが、ディスターブ耐性の劣化を
防ぐ上で重要である。このワード線−チャネル形成領域
間の結合容量以外の容量の大半は、チャネル形成領域−
基体間の結合容量、及び、ソース／ドレイン領域−基体
間の結合容量によって占められている。従って、これら
の結合容量を低減させるためには、基体の不純物濃度を
低濃度とすることが好ましい。
ースト法においては、ワード線の電位とチャネル形成領
域の電位との比は、全結合容量に対するワード線−チャ
ネル形成領域間の結合容量の割合によって決定される。
従って、全結合容量の内、ワード線−チャネル形成領域
間の結合容量以外の結合容量が大きい場合、制御電極と
チャネル形成領域との間に比較的大きな電位差が発生
し、他の選択メモリ素子は弱い電子注入モードとなり、
ディスターブ耐性に劣化が生じる。それ故、全結合容量
の内、ワード線−チャネル形成領域間の結合容量以外の
結合容量を低減することが、ディスターブ耐性の劣化を
防ぐ上で重要である。このワード線−チャネル形成領域
間の結合容量以外の容量の大半は、チャネル形成領域−
基体間の結合容量、及び、ソース／ドレイン領域−基体
間の結合容量によって占められている。従って、これら
の結合容量を低減させるためには、基体の不純物濃度を
低濃度とすることが好ましい。
【０００８】一方、基体の不純物濃度は、メモリ素子の
ソース領域とドレイン領域との間の耐圧等の電気的特性
に大きな影響を与える。そして、メモリ素子の微細化と
いった観点からは、基体の不純物濃度は高い方が好まし
い。即ち、上述の結合容量の低減という観点からは基体
の不純物濃度は低い方が好ましく、一方、メモリ素子の
微細化という観点からは基体の不純物濃度は高い方が好
ましいといった、トレードオフの関係があり、基体の不
純物濃度を、両方の観点を鑑み、最適化する必要があ
る。
ソース領域とドレイン領域との間の耐圧等の電気的特性
に大きな影響を与える。そして、メモリ素子の微細化と
いった観点からは、基体の不純物濃度は高い方が好まし
い。即ち、上述の結合容量の低減という観点からは基体
の不純物濃度は低い方が好ましく、一方、メモリ素子の
微細化という観点からは基体の不純物濃度は高い方が好
ましいといった、トレードオフの関係があり、基体の不
純物濃度を、両方の観点を鑑み、最適化する必要があ
る。
【０００９】従って、本発明の目的は、ソース／ドレイ
ン領域−基体間の結合容量を低減させ、全結合容量に対
するワード線−チャネル形成領域間の結合容量の割合を
高め、ディスターブ耐性の向上を図ることを可能とする
ＮＡＮＤストリング型不揮発性半導体メモリセル及びそ
の製造方法を提供することにある。
ン領域−基体間の結合容量を低減させ、全結合容量に対
するワード線−チャネル形成領域間の結合容量の割合を
高め、ディスターブ耐性の向上を図ることを可能とする
ＮＡＮＤストリング型不揮発性半導体メモリセル及びそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的は、第１導電
形を有する基体に形成され、第２導電形を有するソース
／ドレイン領域、チャネル形成領域、浮遊ゲート、及び
制御ゲートから成る、電気的書き換えが可能なメモリ素
子が、複数、直列接続されたＮＡＮＤストリング型不揮
発性半導体メモリセルであって、基体とソース／ドレイ
ン領域との間に、基体の不純物濃度よりも低濃度の第１
の導電形を有する低濃度不純物層が形成されていること
を特徴とする本発明のＮＡＮＤストリング型不揮発性半
導体メモリセルによって達成することができる。
形を有する基体に形成され、第２導電形を有するソース
／ドレイン領域、チャネル形成領域、浮遊ゲート、及び
制御ゲートから成る、電気的書き換えが可能なメモリ素
子が、複数、直列接続されたＮＡＮＤストリング型不揮
発性半導体メモリセルであって、基体とソース／ドレイ
ン領域との間に、基体の不純物濃度よりも低濃度の第１
の導電形を有する低濃度不純物層が形成されていること
を特徴とする本発明のＮＡＮＤストリング型不揮発性半
導体メモリセルによって達成することができる。
【００１１】また、上記の目的は、第１導電形を有する
基体に形成され、第２導電形を有するソース／ドレイン
領域、チャネル形成領域、浮遊ゲート、及び制御ゲート
から成る、電気的書き換えが可能なメモリ素子が、複
数、直列接続されたＮＡＮＤストリング型不揮発性半導
体メモリセルの製造方法であって、（イ）第１導電形を
有する基体の表面領域に、第２導電形を有するソース／
ドレイン領域をイオン注入法にて形成する工程、及び、
（ロ）基体とソース／ドレイン領域との間に、基体の不
純物濃度よりも低濃度の第１の導電形を有する低濃度不
純物層をイオン注入法にて形成する工程、の２工程を、
任意の順序で行うことを特徴とする本発明のＮＡＮＤス
トリング型不揮発性半導体メモリセルの製造方法によっ
て達成することができる。
基体に形成され、第２導電形を有するソース／ドレイン
領域、チャネル形成領域、浮遊ゲート、及び制御ゲート
から成る、電気的書き換えが可能なメモリ素子が、複
数、直列接続されたＮＡＮＤストリング型不揮発性半導
体メモリセルの製造方法であって、（イ）第１導電形を
有する基体の表面領域に、第２導電形を有するソース／
ドレイン領域をイオン注入法にて形成する工程、及び、
（ロ）基体とソース／ドレイン領域との間に、基体の不
純物濃度よりも低濃度の第１の導電形を有する低濃度不
純物層をイオン注入法にて形成する工程、の２工程を、
任意の順序で行うことを特徴とする本発明のＮＡＮＤス
トリング型不揮発性半導体メモリセルの製造方法によっ
て達成することができる。
【００１２】本発明のＮＡＮＤストリング型不揮発性半
導体メモリセルあるいはその製造方法においては、基体
の不純物濃度を５×１０16乃至５×１０17ｃｍ-3、好ま
しくは１×１０17乃至５×１０17ｃｍ-3とし、ソース／
ドレイン領域の不純物濃度を５×１０17乃至５×１０20
ｃｍ-3とし、低濃度不純物層の不純物濃度を１×１０16
乃至１×１０17ｃｍ-3、好ましくは１×１０16乃至５×
１０16ｃｍ-3とすることが望ましい。あるいは又、基体
の不純物濃度をＮ（ｃｍ-3）、低濃度不純物層の不純物
濃度をＮ’（ｃｍ-3）としたとき、Ｎ’≦０．２Ｎの関
係を満足することが望ましい。
導体メモリセルあるいはその製造方法においては、基体
の不純物濃度を５×１０16乃至５×１０17ｃｍ-3、好ま
しくは１×１０17乃至５×１０17ｃｍ-3とし、ソース／
ドレイン領域の不純物濃度を５×１０17乃至５×１０20
ｃｍ-3とし、低濃度不純物層の不純物濃度を１×１０16
乃至１×１０17ｃｍ-3、好ましくは１×１０16乃至５×
１０16ｃｍ-3とすることが望ましい。あるいは又、基体
の不純物濃度をＮ（ｃｍ-3）、低濃度不純物層の不純物
濃度をＮ’（ｃｍ-3）としたとき、Ｎ’≦０．２Ｎの関
係を満足することが望ましい。
【００１３】本発明における基体としては、第１導電形
（例えばｐ型）を有する半導体基板、若しくは、第１導
電形（例えばｐ型）を有するウエルを挙げることができ
る。尚、第１導電形（例えばｐ型）を有するウエルは、
第２導電形（例えばｎ型）を有する半導体基板内に形成
されていてもよいし、第１導電形（例えばｐ型）を有す
る半導体基板内に形成された第２導電形（例えばｎ型）
を有するウエル内に形成されていてもよい。また、不揮
発性半導体メモリセルの全てが１つの第１導電形（例え
ばｐ型）を有するウエル内に形成されていてもよいし、
複数の第１導電形（例えばｐ型）を有するウエル内に複
数の不揮発性半導体メモリセルを形成してもよい。
（例えばｐ型）を有する半導体基板、若しくは、第１導
電形（例えばｐ型）を有するウエルを挙げることができ
る。尚、第１導電形（例えばｐ型）を有するウエルは、
第２導電形（例えばｎ型）を有する半導体基板内に形成
されていてもよいし、第１導電形（例えばｐ型）を有す
る半導体基板内に形成された第２導電形（例えばｎ型）
を有するウエル内に形成されていてもよい。また、不揮
発性半導体メモリセルの全てが１つの第１導電形（例え
ばｐ型）を有するウエル内に形成されていてもよいし、
複数の第１導電形（例えばｐ型）を有するウエル内に複
数の不揮発性半導体メモリセルを形成してもよい。
【００１４】本発明においては、基体とソース／ドレイ
ン領域との間に、基体の不純物濃度よりも低濃度の第１
の導電形を有する低濃度不純物層が形成されているの
で、ソース／ドレイン領域−基体間の結合容量を低減さ
せることができる。
ン領域との間に、基体の不純物濃度よりも低濃度の第１
の導電形を有する低濃度不純物層が形成されているの
で、ソース／ドレイン領域−基体間の結合容量を低減さ
せることができる。
【００１５】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００１６】実施の形態に係る本発明の不揮発性半導体
メモリセルの模式的な一部断面図を図１に示す。この不
揮発性半導体メモリセルは、複数のメモリ素子（Ｍ0〜
Ｍ7）が直列接続されたＮＡＮＤストリングから構成さ
れている。尚、複数のＮＡＮＤストリングが、列方向
（紙面の垂直方向）に配設されている。実施の形態にお
いては、基体を、ｐ型シリコン半導体基板１０に設けら
れたｎ型ウエル内に形成された第１導電形を有するウエ
ル１１とする。即ち、各メモリ素子（Ｍ0〜Ｍ7）は、第
１導電形（具体的にはｐ型）ウエル１１内に形成されて
おり、第２導電形（具体的にはｎ型）を有するソース／
ドレイン領域１３、チャネル形成領域１４、トンネル酸
化膜１２上に形成された浮遊ゲート１６、及び制御ゲー
ト１８を有する。浮遊ゲート１６と制御ゲート１８との
間には絶縁層１７が形成されている。尚、メモリ素子の
一方のソース／ドレイン領域を、隣接するメモリ素子の
他方のソース／ドレイン領域と共有化させることによっ
て、複数のメモリ素子（Ｍ0〜Ｍ7）が直列接続されてい
る。
メモリセルの模式的な一部断面図を図１に示す。この不
揮発性半導体メモリセルは、複数のメモリ素子（Ｍ0〜
Ｍ7）が直列接続されたＮＡＮＤストリングから構成さ
れている。尚、複数のＮＡＮＤストリングが、列方向
（紙面の垂直方向）に配設されている。実施の形態にお
いては、基体を、ｐ型シリコン半導体基板１０に設けら
れたｎ型ウエル内に形成された第１導電形を有するウエ
ル１１とする。即ち、各メモリ素子（Ｍ0〜Ｍ7）は、第
１導電形（具体的にはｐ型）ウエル１１内に形成されて
おり、第２導電形（具体的にはｎ型）を有するソース／
ドレイン領域１３、チャネル形成領域１４、トンネル酸
化膜１２上に形成された浮遊ゲート１６、及び制御ゲー
ト１８を有する。浮遊ゲート１６と制御ゲート１８との
間には絶縁層１７が形成されている。尚、メモリ素子の
一方のソース／ドレイン領域を、隣接するメモリ素子の
他方のソース／ドレイン領域と共有化させることによっ
て、複数のメモリ素子（Ｍ0〜Ｍ7）が直列接続されてい
る。
【００１７】また、ＮＡＮＤストリングの一端のメモリ
素子Ｍ7は、第１の選択トランジスタＤＳＧを介してビ
ット線２０に接続されており、ＮＡＮＤストリングの他
端のメモリ素子Ｍ0は、第２の選択トランジスタＳＳＧ
を介して共通ソース線２１に接続されている。更には、
制御ゲート１８は、行方向に配設されたワード線に接続
されている。尚、具体的には、制御ゲート１８とワード
線とは共通である。制御ゲート１８は、例えばＳｉＯ2
から成る第２の絶縁層１９で覆われており、この第２の
絶縁層１９の上にビット線２０が設けられている。複数
のワード線と複数のビット線２０とは第２の絶縁層１９
を介して格子状に交差している。尚、第１の選択トラン
ジスタＤＳＧ及び第２の選択トランジスタＳＳＧは、通
常のＭＯＳ ＦＥＴから構成されている。浮遊ゲート１
６及び制御ゲート１８は、例えば、不純物を含有したポ
リシリコン層から構成すればよい。また、ビット線２０
は、アルミニウムやアルミニウム合金等の配線材料から
構成すればよい。
素子Ｍ7は、第１の選択トランジスタＤＳＧを介してビ
ット線２０に接続されており、ＮＡＮＤストリングの他
端のメモリ素子Ｍ0は、第２の選択トランジスタＳＳＧ
を介して共通ソース線２１に接続されている。更には、
制御ゲート１８は、行方向に配設されたワード線に接続
されている。尚、具体的には、制御ゲート１８とワード
線とは共通である。制御ゲート１８は、例えばＳｉＯ2
から成る第２の絶縁層１９で覆われており、この第２の
絶縁層１９の上にビット線２０が設けられている。複数
のワード線と複数のビット線２０とは第２の絶縁層１９
を介して格子状に交差している。尚、第１の選択トラン
ジスタＤＳＧ及び第２の選択トランジスタＳＳＧは、通
常のＭＯＳ ＦＥＴから構成されている。浮遊ゲート１
６及び制御ゲート１８は、例えば、不純物を含有したポ
リシリコン層から構成すればよい。また、ビット線２０
は、アルミニウムやアルミニウム合金等の配線材料から
構成すればよい。
【００１８】実施の形態の不揮発性半導体メモリセルに
おいては、更に、基体であるウエル１１とソース／ドレ
イン領域１３との間に、ウエル１１の不純物濃度よりも
低濃度の第１の導電形（具体的にはｐ-型）を有する低
濃度不純物層１５が形成されている。
おいては、更に、基体であるウエル１１とソース／ドレ
イン領域１３との間に、ウエル１１の不純物濃度よりも
低濃度の第１の導電形（具体的にはｐ-型）を有する低
濃度不純物層１５が形成されている。
【００１９】以下、図１に示した実施の形態の不揮発性
半導体メモリセルの製造方法を、図２を参照して説明す
る。尚、図２においては、ＮＡＮＤストリングを構成す
るメモリ素子の一部のみを図示する。
半導体メモリセルの製造方法を、図２を参照して説明す
る。尚、図２においては、ＮＡＮＤストリングを構成す
るメモリ素子の一部のみを図示する。
【００２０】［工程−１００］先ず、公知の方法でｐ型
シリコン半導体基板１０に設けられたｎ型ウエル内に第
１導電形（具体的にはｐ型）ウエル１１をイオン注入法
にて形成する。イオン注入の条件を、以下の表１に例示
する。このようなイオン注入条件によって、不純物濃度
が５×１０16乃至５×１０17ｃｍ-3のウエル１１を形成
することができる。
シリコン半導体基板１０に設けられたｎ型ウエル内に第
１導電形（具体的にはｐ型）ウエル１１をイオン注入法
にて形成する。イオン注入の条件を、以下の表１に例示
する。このようなイオン注入条件によって、不純物濃度
が５×１０16乃至５×１０17ｃｍ-3のウエル１１を形成
することができる。
【００２１】
【表１】 注入イオン ：Ｂ+ 加速エネルギー：１００〜３００ｋｅＶ ドーズ量 ：１×１０12〜１×１０13ｃｍ-2
【００２２】［工程−１１０］その後、ｐ型シリコン半
導体基板１０の表面に公知の方法でトンネル酸化膜１２
を形成し、次いで、必要に応じて閾値調整のためのチャ
ネルイオン注入を行った後、不純物を含有したポリシリ
コン層をＣＶＤ法にて成膜した後、かかるポリシリコン
層をパターニングすることによって、浮遊ゲート１６を
形成する。次に、全面に、絶縁層１７、不純物を含有し
たポリシリコン層を、順次、ＣＶＤ法等にて成膜した
後、不純物を含有したポリシリコン層及び絶縁層１７を
パターニングする。こうして、図２の（Ａ）に示すよう
に、トンネル酸化膜１２上に形成された浮遊ゲート１
６、その上に形成された絶縁層１７、及び絶縁層１７上
に形成された制御ゲート１８を得ることができる。
導体基板１０の表面に公知の方法でトンネル酸化膜１２
を形成し、次いで、必要に応じて閾値調整のためのチャ
ネルイオン注入を行った後、不純物を含有したポリシリ
コン層をＣＶＤ法にて成膜した後、かかるポリシリコン
層をパターニングすることによって、浮遊ゲート１６を
形成する。次に、全面に、絶縁層１７、不純物を含有し
たポリシリコン層を、順次、ＣＶＤ法等にて成膜した
後、不純物を含有したポリシリコン層及び絶縁層１７を
パターニングする。こうして、図２の（Ａ）に示すよう
に、トンネル酸化膜１２上に形成された浮遊ゲート１
６、その上に形成された絶縁層１７、及び絶縁層１７上
に形成された制御ゲート１８を得ることができる。
【００２３】［工程−１２０］次に、浮遊ゲート１６、
絶縁層１７及び制御ゲート１８をイオン注入用マスクと
して、ウエル１１の表面領域にイオン注入を行い、第２
導電形（具体的にはｎ型）を有するソース／ドレイン領
域１３、及びチャネル形成領域１４を形成する（図２の
（Ｂ）参照）。イオン注入の条件を以下の表２に例示す
る。このようなイオン注入条件によって、不純物濃度が
５×１０17乃至５×１０20ｃｍ-3のソース／ドレイン領
域１３を形成することができ、所望の閾値やソース領域
とドレイン領域との間の耐圧を確保することができる。
絶縁層１７及び制御ゲート１８をイオン注入用マスクと
して、ウエル１１の表面領域にイオン注入を行い、第２
導電形（具体的にはｎ型）を有するソース／ドレイン領
域１３、及びチャネル形成領域１４を形成する（図２の
（Ｂ）参照）。イオン注入の条件を以下の表２に例示す
る。このようなイオン注入条件によって、不純物濃度が
５×１０17乃至５×１０20ｃｍ-3のソース／ドレイン領
域１３を形成することができ、所望の閾値やソース領域
とドレイン領域との間の耐圧を確保することができる。
【００２４】
【表２】 注入イオン ：Ａｓ+あるいはＰ+ 加速エネルギー：１０〜５０ｋｅＶ ドーズ量 ：１×１０13〜１×１０15ｃｍ-2
【００２５】［工程−１３０］その後、浮遊ゲート１
６、絶縁層１７及び制御ゲート１８をイオン注入用マス
クとして、ウエル１１とソース／ドレイン領域１３との
間に、ウエル１１の不純物濃度よりも低濃度の第１の導
電形（具体的にはｐ型）を有する低濃度不純物層１５を
イオン注入法にて形成する。イオン注入の条件を以下の
表３に例示する。このようなイオン注入条件によって、
ソース／ドレイン領域１３の直下のｐ型ウエル１１の領
域の不純物が補償され、不純物濃度が１×１０16乃至１
×１０17ｃｍ-3の第１の導電形（具体的にはｐ型）を有
する低濃度不純物層１５を得ることができる。そして、
このような低濃度不純物層１５を形成することによっ
て、低濃度不純物層１５を形成しない場合と比較して、
ソース／ドレイン領域−ウエル間の結合容量を約１／２
低減することができる。尚、以上の工程によって、第１
の選択トランジスタＤＳＧ及び第２の選択トランジスタ
ＳＳＧを形成することができる。
６、絶縁層１７及び制御ゲート１８をイオン注入用マス
クとして、ウエル１１とソース／ドレイン領域１３との
間に、ウエル１１の不純物濃度よりも低濃度の第１の導
電形（具体的にはｐ型）を有する低濃度不純物層１５を
イオン注入法にて形成する。イオン注入の条件を以下の
表３に例示する。このようなイオン注入条件によって、
ソース／ドレイン領域１３の直下のｐ型ウエル１１の領
域の不純物が補償され、不純物濃度が１×１０16乃至１
×１０17ｃｍ-3の第１の導電形（具体的にはｐ型）を有
する低濃度不純物層１５を得ることができる。そして、
このような低濃度不純物層１５を形成することによっ
て、低濃度不純物層１５を形成しない場合と比較して、
ソース／ドレイン領域−ウエル間の結合容量を約１／２
低減することができる。尚、以上の工程によって、第１
の選択トランジスタＤＳＧ及び第２の選択トランジスタ
ＳＳＧを形成することができる。
【００２６】
【表３】 注入イオン ：Ａｓ+あるいはＰ+ 加速エネルギー：１００〜２００ｋｅＶ ドーズ量 ：１×１０12〜１×１０13ｃｍ-2
【００２７】［工程−１４０］その後、全面にＣＶＤ法
にて第２の絶縁層１９を成膜し、その表面を平坦化した
後、第１の選択トランジスタＤＳＧの一方のソース／ド
レイン領域の上方の第２の絶縁層１９に開口部を形成
し、かかる開口部内を含む第２の絶縁層１９上に配線材
料層を形成した後、配線材料層をパターニングすること
によってビット線２０を形成する。こうして、図１に示
す構造を有するＮＡＮＤストリング型不揮発性半導体メ
モリセルを得ることができる。
にて第２の絶縁層１９を成膜し、その表面を平坦化した
後、第１の選択トランジスタＤＳＧの一方のソース／ド
レイン領域の上方の第２の絶縁層１９に開口部を形成
し、かかる開口部内を含む第２の絶縁層１９上に配線材
料層を形成した後、配線材料層をパターニングすること
によってビット線２０を形成する。こうして、図１に示
す構造を有するＮＡＮＤストリング型不揮発性半導体メ
モリセルを得ることができる。
【００２８】図３に本発明によるディスターブ耐性の改
善効果についての例を示す。図３は、チャネル形成領域
１４の不純物濃度（即ち、基体であるウエル１１の不純
物濃度）Ｎで規格化した低濃度不純物層１５の不純物濃
度Ｎ’と、従来の構造を有する（即ち、低濃度不純物層
１５を有していない）のメモリセルにおけるディスター
ブ時間ｔで規格化した本発明のメモリセルにおけるディ
スターブ時間ｔ’との関係を示している。低濃度不純物
層１５の不純物濃度Ｎ’をチャネル形成領域１４の不純
物濃度Ｎの０．１５倍（約１／６．５）まで低濃度化す
ることによって、約１０倍のディスターブ時間の改善効
果が得られることが判る。即ち、例えば、チャネル形成
領域１４の不純物濃度Ｎを３×１０17ｃｍ-3としたとき
に低濃度不純物層１５の不純物濃度Ｎ’を４．５×１０
16ｃｍ-3とすることによって、従来の構造を有するメモ
リセルと比較して、約１０倍のディスターブ時間の改善
効果を得ることができる。
善効果についての例を示す。図３は、チャネル形成領域
１４の不純物濃度（即ち、基体であるウエル１１の不純
物濃度）Ｎで規格化した低濃度不純物層１５の不純物濃
度Ｎ’と、従来の構造を有する（即ち、低濃度不純物層
１５を有していない）のメモリセルにおけるディスター
ブ時間ｔで規格化した本発明のメモリセルにおけるディ
スターブ時間ｔ’との関係を示している。低濃度不純物
層１５の不純物濃度Ｎ’をチャネル形成領域１４の不純
物濃度Ｎの０．１５倍（約１／６．５）まで低濃度化す
ることによって、約１０倍のディスターブ時間の改善効
果が得られることが判る。即ち、例えば、チャネル形成
領域１４の不純物濃度Ｎを３×１０17ｃｍ-3としたとき
に低濃度不純物層１５の不純物濃度Ｎ’を４．５×１０
16ｃｍ-3とすることによって、従来の構造を有するメモ
リセルと比較して、約１０倍のディスターブ時間の改善
効果を得ることができる。
【００２９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれに限定されるものではな
い。ソース／ドレイン領域１３及び低濃度不純物層１５
の形成順序を逆にしてもよい。即ち、先ず、低濃度不純
物層１５をイオン注入法にて形成した後、ソース／ドレ
イン領域１３をイオン注入法にて形成してもよい。場合
によっては、低濃度不純物層１５を熱拡散法にて形成
した後、ソース／ドレイン領域１３を熱拡散法にて形成
してもよいし、低濃度不純物層１５を熱拡散法にて形
成した後、ソース／ドレイン領域１３をイオン注入法に
て形成してもよいし、低濃度不純物層１５をイオン注
入法にて形成した後、ソース／ドレイン領域１３を熱拡
散法にて形成してもよいし、ソース／ドレイン領域１
３を熱拡散法にて形成した後、低濃度不純物層１５をイ
オン注入法にて形成してもよい。また、ソース／ドレイ
ン領域１３をイオン注入法にて形成した後、浮遊ゲート
１６、絶縁層１７及び制御ゲート１８の側面にサイドウ
オールを形成し、その後、低濃度不純物層１５をイオン
注入法にて形成してもよい。
き説明したが、本発明はこれに限定されるものではな
い。ソース／ドレイン領域１３及び低濃度不純物層１５
の形成順序を逆にしてもよい。即ち、先ず、低濃度不純
物層１５をイオン注入法にて形成した後、ソース／ドレ
イン領域１３をイオン注入法にて形成してもよい。場合
によっては、低濃度不純物層１５を熱拡散法にて形成
した後、ソース／ドレイン領域１３を熱拡散法にて形成
してもよいし、低濃度不純物層１５を熱拡散法にて形
成した後、ソース／ドレイン領域１３をイオン注入法に
て形成してもよいし、低濃度不純物層１５をイオン注
入法にて形成した後、ソース／ドレイン領域１３を熱拡
散法にて形成してもよいし、ソース／ドレイン領域１
３を熱拡散法にて形成した後、低濃度不純物層１５をイ
オン注入法にて形成してもよい。また、ソース／ドレイ
ン領域１３をイオン注入法にて形成した後、浮遊ゲート
１６、絶縁層１７及び制御ゲート１８の側面にサイドウ
オールを形成し、その後、低濃度不純物層１５をイオン
注入法にて形成してもよい。
【００３０】
【発明の効果】本発明によれば、基体とソース／ドレイ
ン領域との間に、基体の不純物濃度よりも低濃度の第１
の導電形を有する低濃度不純物層が形成されているの
で、ソース／ドレイン領域−基体間の結合容量を低減さ
せることができる。その結果、全結合容量に対するワー
ド線−チャネル形成領域間の結合容量の割合を高めるこ
とができ、ディスターブ耐性の向上を図ることができ
る。また、メモリ素子のソース領域とドレイン領域との
間の耐圧等の電気的特性に大きな影響を与える基体の不
純物濃度を所望の値とすることができ、メモリ素子の微
細化を図る上で基体の不純物濃度設定が障害となること
がない。
ン領域との間に、基体の不純物濃度よりも低濃度の第１
の導電形を有する低濃度不純物層が形成されているの
で、ソース／ドレイン領域−基体間の結合容量を低減さ
せることができる。その結果、全結合容量に対するワー
ド線−チャネル形成領域間の結合容量の割合を高めるこ
とができ、ディスターブ耐性の向上を図ることができ
る。また、メモリ素子のソース領域とドレイン領域との
間の耐圧等の電気的特性に大きな影響を与える基体の不
純物濃度を所望の値とすることができ、メモリ素子の微
細化を図る上で基体の不純物濃度設定が障害となること
がない。
【図１】発明の実施の形態に係る本発明の不揮発性半導
体メモリセルの模式的な一部断面図である。
体メモリセルの模式的な一部断面図である。
【図２】本発明の不揮発性半導体メモリセルの製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図３】本発明の不揮発性半導体メモリセルによるディ
スターブ耐性の改善効果を示すグラフである。
スターブ耐性の改善効果を示すグラフである。
Ｍ0〜Ｍ7・・・メモリ素子、１０・・・ｐ型シリコン半
導体基板、１１・・・ｐ型ウエル、１２・・・トンネル
酸化膜、１３・・・ソース／ドレイン領域、１４・・・
チャネル形成領域、１５・・・低濃度不純物層、１６・
・・浮遊ゲート、１７・・・絶縁層、１８・・・制御ゲ
ート、１９・・・第２の絶縁層、２０・・・ビット線、
２１・・・ソース線、ＤＳＧ・・・第１の選択トランジ
スタ、ＳＳＧ・・・第２の選択トランジスタ
導体基板、１１・・・ｐ型ウエル、１２・・・トンネル
酸化膜、１３・・・ソース／ドレイン領域、１４・・・
チャネル形成領域、１５・・・低濃度不純物層、１６・
・・浮遊ゲート、１７・・・絶縁層、１８・・・制御ゲ
ート、１９・・・第２の絶縁層、２０・・・ビット線、
２１・・・ソース線、ＤＳＧ・・・第１の選択トランジ
スタ、ＳＳＧ・・・第２の選択トランジスタ
Claims (4)
- 【請求項１】第１導電形を有する基体に形成され、第２
導電形を有するソース／ドレイン領域、チャネル形成領
域、浮遊ゲート、及び制御ゲートから成る、電気的書き
換えが可能なメモリ素子が、複数、直列接続されたＮＡ
ＮＤストリング型不揮発性半導体メモリセルであって、 基体とソース／ドレイン領域との間に、基体の不純物濃
度よりも低濃度の第１の導電形を有する低濃度不純物層
が形成されていることを特徴とするＮＡＮＤストリング
型不揮発性半導体メモリセル。 - 【請求項２】基体の不純物濃度は５×１０16乃至５×１
０17ｃｍ-3であり、ソース／ドレイン領域の不純物濃度
は５×１０17乃至５×１０20ｃｍ-3であり、低濃度不純
物層の不純物濃度は１×１０16乃至１×１０17ｃｍ-3で
あることを特徴とする請求項１に記載のＮＡＮＤストリ
ング型不揮発性半導体メモリセル。 - 【請求項３】第１導電形を有する基体に形成され、第２
導電形を有するソース／ドレイン領域、チャネル形成領
域、浮遊ゲート、及び制御ゲートから成る、電気的書き
換えが可能なメモリ素子が、複数、直列接続されたＮＡ
ＮＤストリング型不揮発性半導体メモリセルの製造方法
であって、 （イ）第１導電形を有する基体の表面領域に、第２導電
形を有するソース／ドレイン領域をイオン注入法にて形
成する工程、及び、 （ロ）基体とソース／ドレイン領域との間に、基体の不
純物濃度よりも低濃度の第１の導電形を有する低濃度不
純物層をイオン注入法にて形成する工程、の２工程を、
任意の順序で行うことを特徴とするＮＡＮＤストリング
型不揮発性半導体メモリセルの製造方法。 - 【請求項４】基体の不純物濃度を５×１０16乃至５×１
０17ｃｍ-3とし、ソース／ドレイン領域の不純物濃度を
５×１０17乃至５×１０20ｃｍ-3とし、低濃度不純物層
の不純物濃度を１×１０16乃至１×１０17ｃｍ-3とする
ことを特徴とする請求項３に記載のＮＡＮＤストリング
型不揮発性半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10127091A JPH11330424A (ja) | 1998-05-11 | 1998-05-11 | Ｎａｎｄストリング型不揮発性半導体メモリセル及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10127091A JPH11330424A (ja) | 1998-05-11 | 1998-05-11 | Ｎａｎｄストリング型不揮発性半導体メモリセル及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330424A true JPH11330424A (ja) | 1999-11-30 |
Family
ID=14951366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10127091A Pending JPH11330424A (ja) | 1998-05-11 | 1998-05-11 | Ｎａｎｄストリング型不揮発性半導体メモリセル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526915A (ja) * | 2000-03-09 | 2003-09-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎａｎｄフラッシュ・メモリを製造するための単一トンネル・ゲート酸化方法 |
-
1998
- 1998-05-11 JP JP10127091A patent/JPH11330424A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526915A (ja) * | 2000-03-09 | 2003-09-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎａｎｄフラッシュ・メモリを製造するための単一トンネル・ゲート酸化方法 |
| JP2008022025A (ja) * | 2000-03-09 | 2008-01-31 | Spansion Llc | Ｎａｎｄフラッシュ・メモリの製造方法 |
| JP2011018939A (ja) * | 2000-03-09 | 2011-01-27 | Spansion Llc | Ｎａｎｄフラッシュ・メモリを製造するための単一トンネル・ゲート酸化方法 |
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