JP3395364B2

JP3395364B2 - 不揮発性メモリセルアレイ

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Publication number: JP3395364B2
Application number: JP13938894A
Authority: JP
Inventors: 豊林; 通孝窪田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-05-30
Filing date: 1994-05-30
Publication date: 2003-04-14
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Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルのソース・
ドレイン方向に通常のＬＯＣＯＳ等の素子分離領域の形
成を要しない、高集積化が可能な新規の構造を有する不
揮発性メモリセルアレイに関する。

【０００２】

【従来の技術】集積回路を形成する場合、通常、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）等の素子分離領域
の形成が必要とされる。半導体セルの集積度向上の観点
から、素子分離領域の面積は出来る限り小さくすること
が望ましい。

【０００３】このようなメモリセルの集積度を改善する
手段の１つに、ビット線をポリシリコンから成るゲート
部の下方に埋め込み、メモリセル間の一方向に素子分離
領域を設けない埋め込みビット線方式がある。

【０００４】図２１、図２２及び図２３を用いて、埋め
込みビット線方式のマスクＲＯＭから成る半導体メモリ
セル構造及びその動作原理を説明する。図２１は、かか
る半導体装置の各領域を或る平面に投影したと仮定した
ときの平面投影図である。また、図２２の（Ａ）は、図
２１の線Ａ−Ａに沿った半導体装置の模式的な一部断面
図である。更に、図２２の（Ｂ）は、図２１の線Ｂ−Ｂ
に沿った半導体装置の模式的な一部断面図であり、図２
２の（Ｃ）は、図２１の線Ｃ−Ｃに沿った半導体装置の
模式的な一部断面図である。

【０００５】この半導体装置における半導体メモリセル
の作製方法は、通常とは順序が逆である。即ち、先ず、
ビット線を兼用するソース・ドレイン領域をシリコン半
導体基板にイオン注入法にて形成し、次に、ゲート酸化
膜を成膜した後、ゲート閾値電圧調節のためにボロンの
イオン注入を行い、その後、ポリシリコンから成りワー
ド線を兼用するゲート電極部を形成する。増速酸化のた
めソース・ドレイン領域上は酸化膜の厚さが厚くなり、
耐圧の面で有利となる。尚、増速酸化とは、不純物が多
く含まれるシリコン半導体基板の領域には、他の領域と
比較して、厚い酸化膜が形成される現象を指す。次にボ
ロンをイオン注入して素子分離領域を形成し、ワード線
とワード線との間のシリコン半導体基板表面における電
荷の反転により発生する電流リークを防止する。ソース
・ドレイン方向にはＬＯＣＯＳ構造を有する素子分離領
域がないため、この半導体メモリセル構造は集積度が高
い。

【０００６】各半導体メモリセルはエンハンスト型であ
り、上記ゲート閾値電圧調節のためのボロンのイオン注
入条件を変えることによって、各半導体メモリセルの閾
値を、Ｖ_th1あるいはＶ_th2のどちらかに設定する。但
し、例えば、Ｖ_th1＜３（Ｖ）＜Ｖ_th2 とする。尚、各
半導体メモリセルの閾値の相違（Ｖ_th1又はＶ_th2）が１
／０のデータに対応する。

【０００７】図２３を参照して、以下、このような埋め
込みビット線方式を適用したマスクＲＯＭの動作を説明
する。半導体メモリセルは、ビット毎に動作させる。即
ち、ある半導体メモリセル（図２３では点線の丸印を付
した）のデータを読む場合、その半導体メモリセルの一
方のビット線ＢＬ₃（ドレイン領域に相当する）及びビ
ット線ＢＬ₃より右側に位置するビット線ＢＬ₄・・・を
全て、例えば５Ｖとする。一方、他方のビット線ＢＬ₂
（ソース領域に相当する）及びビット線ＢＬ₂より左側
のビット線ＢＬ₁・・・を全て、例えば０Ｖとする。そ
して、データを読み出すべき半導体メモリセルのワード
線ＷＬ₂（ゲート電極部に相当する）を、例えば３Ｖと
し、他のワード線ＷＬ₁，ＷＬ₃・・・を、例えば０Ｖに
する。こうして、データを読み出すべき半導体メモリセ
ルのドレイン・ソース領域間に電流が流れるか否かで１
／０データの判定を行うことができる。

【０００８】このような埋め込みビット線方式を適用し
たフラッシュＥＥＰＲＯＭの構造を、図２４の一部断面
図に模式的に示す。また、メモリセルアレイの回路図を
図２５に示す。尚、このフラッシュＥＥＰＲＯＭの模式
的な平面図は、図２１と概ね同様である。図２４の
（Ａ）は、図２１の線Ａ−Ａと同様の線に沿った半導体
装置の模式的な一部断面図である。更に、図２４の
（Ｂ）は、図２１の線Ｂ−Ｂと同様の線に沿った半導体
装置の模式的な一部断面図であり、図２４の（Ｃ）は、
図２１の線Ｃ−Ｃと同様の線に沿った半導体装置の模式
的な一部断面図である。

【０００９】データの読み出しは、図２３にて説明した
マスクＲＯＭの動作と同様である。データ消去（電子の
フローティングゲートへの注入）は、コントロールゲー
トを高電圧にしてトンネル電流で全ての半導体メモリセ
ルに対して同時に行なうことができる。一方、データの
書き込み（電子の引き抜き）には工夫を要する。即ち、
データを書き込むべき半導体メモリセルのフローティン
グゲートの電子をかかる半導体メモリセルの一方のビッ
ト線（ドレイン領域）にトンネル電流で引き抜くが、こ
のとき、このビット線につながっている隣接する半導体
メモリセルのフローティングゲートから電子が引き抜か
れないようにしなければならない。

【００１０】そのために、例えば、文献 "An Asymmetr
ical Offset Source/Drain Structure for Virtual Gro
und Array Flash Memory with DINOR Operation", M. O
hi,et al. Technical Digest of 1992 Symposium on VL
SI Technology, June, 1993, Kyoto においては、ソー
ス側にオフセット領域を設けている。かかる半導体メモ
リセルの模式的な一部断面図を図２６の（Ａ）に、ま
た、メモリセルアレイの回路図を図２６の（Ｂ）に示
す。例えば、図２６の（Ｂ）において「＊」を付したメ
モリセルのフローティングゲートから電子を引き抜く場
合、このメモリセルの右隣りのメモリセルのソース側に
オフセット領域が設けられているので、この右隣りのメ
モリセルのフローティングゲートから電子は引き抜かれ
ない。但し、このような構造のメモリセルにおいては、
電荷蓄積層であるフローティングゲートの全面から電子
を引き抜くのではなく、フローティングゲートの一部か
ら電子を引き抜く。

【００１１】

【発明が解決しようとする課題】この文献に開示された
オフセット領域を有する半導体メモリセルの製造工程に
おいては、コントロールゲートの下の絶縁膜が必然的に
厚くなってしまい、この領域でのパンチスルーが問題と
なる。

【００１２】書き込み時にコントロールゲートを負電位
（−９Ｖ）とするが、それでも製造時における閾値等の
半導体メモリセルの特性ばらつきを考慮すると、チャネ
ル領域の不純物濃度が２×１０¹⁷ｃｍ^-3でオフセット領
域の長さは２００ｎｍ以上を必要とされる。このため、
１つの半導体メモリセルの大きさは、１つのトランジス
タで構成されているにも拘らず、通常の１つのトランジ
スタに必要とされる大きさよりも大きくなる。更に、実
際には、ソース・ドレイン領域を形成するために、高濃
度のｎ型不純物のイオン注入が必要となるため、高密度
化が困難となり、０．５μｍルール以下のサブミクロン
デバイスの領域では半導体メモリセルの縮小化に対応で
きなくなる。

【００１３】更に、文献に開示された不揮発性メモリセ
ルアレイの構造においては、フローティングゲートから
ドレイン領域へ電子を引き抜く、所謂書き込み動作をと
らざるを得ない。それ故、文献に開示された不揮発性メ
モリセルアレイの構造は、チャネル領域から電子又は正
孔を出し入れする半導体メモリセル（例えばＭＮＯＳメ
モリ、ＭＯＮＯＳメモリ、チャネル領域から電子を注入
又は引き出すフローティングゲート型不揮発性メモリセ
ル）には適用することができない。

【００１４】また、文献のＦｉｇ．７に示されているよ
うに、文献に開示された不揮発性メモリセルアレイの構
成は、フローティングゲートの一部から電子を引き抜く
構成であるために、書き換え回数に制限（１万回まで）
がある。これを回避するためには、チャネル領域から電
子を出し入れする半導体メモリセル構造（フローティン
グ型を含む）とする必要がある。

【００１５】加うるに、オフセット領域はチャネル領域
に直列の抵抗として働くため、メモリトランジスタの電
流駆動能力が低下し、高速動作に不利となる。この傾向
は特に動作電圧が低い領域で著しいため、低電圧化に不
利である。即ち、高速・低動作電圧という現在の技術の
潮流に逆行することになる。

【００１６】以上に述べたように、不揮発性メモリセル
アレイの微細化に対応するためには、オフセット領域の
形成を不要とする新しい高密度不揮発性メモリセルアレ
イの提供が不可欠となる。

【００１７】従って、本発明の目的は、オフセット領域
の形成を不要とし、しかもデータの書き込みや消去（電
子の引き抜きや注入）を確実に実行することができ、更
には、高速・低動作電圧という要求に対応し得る新しい
高密度不揮発性メモリセルアレイを提供することにあ
る。更に、本発明の目的は、チャネル領域からの電子の
出し入れを可能にする不揮発性メモリセルアレイを提供
することにある。更に、本発明の目的は、不揮発性メモ
リセルに対するデータの読み出しを高速で行うことを可
能にする不揮発性メモリセルアレイを提供することにあ
る。

【課題を解決するための手段】

【００１８】上記の目的は、（Ａ）ドレイン／ソース領
域及びソース／ドレイン領域と、（Ｂ）該ドレイン／ソ
ース領域とソース／ドレイン領域とで挟まれた半導体チ
ャネル形成領域と、（Ｃ）該半導体チャネル形成領域上
に形成された、電荷蓄積層を含む第１の絶縁膜及び第１
の導電ゲートから成る第１の積層構造体、並びに、第２
の絶縁膜及び第２の導電ゲートから成る第２の積層構造
体、から構成された不揮発性メモリセルが、複数個、ソ
ース・ドレイン方向及びそれに交差する方向に配置され
て成り、ソース・ドレイン方向に交差する方向に隣接す
る不揮発性メモリセルのドレイン／ソース領域及びソー
ス／ドレイン領域のそれぞれは連続しており、不揮発性
メモリセルのドレイン／ソース領域は、ソース・ドレイ
ン方向に隣接する不揮発性メモリセルのソース／ドレイ
ン領域と共通領域であり、一方、不揮発性メモリセルの
ソース／ドレイン領域は、ソース・ドレイン方向に隣接
する他の不揮発性メモリセルのドレイン／ソース領域と
共通領域であり、各不揮発性メモリセルの第１の導電ゲ
ートは、ソース・ドレイン方向に電気的に接続されてお
り、各不揮発性メモリセルの第２の導電ゲートは、ソー
ス・ドレイン方向に交差する方向に電気的に接続されて
いることを特徴とする本発明の不揮発性メモリセルアレ
イによって達成することができる。

【００１９】本発明の不揮発性メモリセルアレイにおい
ては、前記第２の導電ゲートは、ソース・ドレイン方向
に交差する方向に複数の不揮発性メモリセル分、電気的
に接続されており、更に、ソース・ドレイン方向に少な
くとも不揮発性メモリセル１つおきに電気的に接続され
ていることが好ましい。

【００２０】更に、本発明の不揮発性メモリセルアレイ
においては、第１の導電ゲートと第２の導電ゲートとの
間に位置する半導体チャネル形成領域には、ドレイン／
ソース領域及びソース／ドレイン領域と同じ導電型の中
間領域が形成されている態様を含めることができる。

【００２１】本発明の不揮発性メモリセルアレイにおい
ては、電荷蓄積層を含む第１の絶縁膜を、酸化膜、窒化
膜及び酸化膜の３層（所謂ＯＮＯ膜）から構成すること
ができる。あるいは又、電荷蓄積層を含む第１の絶縁膜
を、酸化窒化膜、窒化膜及び酸化膜の３層から構成する
ことができる。更には又、電荷蓄積層を含む第１の絶縁
膜を、酸化膜及び窒化膜の２層、あるいは、酸化窒化膜
及び窒化膜の２層から構成することができる。更には、
電荷蓄積層を含む第１の絶縁膜は、絶縁膜、シリコン薄
膜及び絶縁膜の３層（所謂フローティングゲート構造）
から構成することができる。また、電荷蓄積層を含む第
１の絶縁膜は、絶縁膜、シリコン薄膜及び多層絶縁膜
（例えば、ＮＯ、ＯＮＯ等）の３層から構成することが
できる。

【００２２】

【作用】本発明の不揮発性メモリセルアレイを構成する
不揮発性メモリセルにおいては、メモリトランジスタに
相当する第１の積層構造体、及び選択トランジスタに相
当する第２の積層構造体が半導体チャネル形成領域上に
形成されている。しかも、ビット線に相当するドレイン
／ソース領域は、ソース・ドレイン方向に隣接する不揮
発性メモリセルのソース／ドレイン領域と共通領域であ
り、一方、ビット線に相当するソース／ドレイン領域
は、ソース・ドレイン方向に隣接する他の不揮発性メモ
リセルのドレイン／ソース領域と共通領域であるので、
メモリトランジスタと選択トランジスタの２つのトラン
ジスタから構成された従来の不揮発性メモリセルより
も、メモリセルの大きさを小さくすることができる。

【００２３】また、ソース・ドレイン方向に交差する方
向に隣接する不揮発性メモリセルのドレイン／ソース領
域及びソース／ドレイン領域のそれぞれ（これらはビッ
ト線に相当する）は連続しており、所謂埋め込みビット
線方式を採用しているので、従来技術におけるＬＯＣＯ
Ｓ等の大きな段差が生じることがなく、半導体装置を高
い精度で加工することができる。

【００２４】更には、上述の文献に開示された不揮発性
メモリセルとは異なり、不揮発性メモリセルは選択トラ
ンジスタに相当する第２の積層構造体を有しており、第
２の積層構造体のオン／オフ動作によって、データの書
き込みや消去（電子の引き抜きや注入）を確実に実行す
ることができる。更には、チャネル領域に直列の抵抗と
して働くオフセット領域が存在しないために、高速・低
動作電圧という要求を満足し得る高密度不揮発性メモリ
セルアレイを提供することが可能である。

【００２５】また、本発明においては、選択トランジス
タに相当する第２の積層構造体を備えている。それ故、
或る不揮発性メモリセルのチャネル領域の電位を、かか
る不揮発性メモリセルのドレイン／ソース領域と共通領
域であるソース／ドレイン領域を有するソース・ドレイ
ン方向に隣接する不揮発性メモリセルのチャネル領域の
電位と異なる値にすることができる。その結果不揮発性
メモリセルのチャネル領域からの電子（キャリア）の出
し入れが可能になる。

【００２６】本発明の不揮発性メモリセルアレイの好ま
しい態様においては、第２の導電ゲートは、ソース・ド
レイン方向に交差する方向に複数の不揮発性メモリセル
分、電気的に接続されており、更に、ソース・ドレイン
方向に少なくとも不揮発性メモリセル１つおきに電気的
に接続されている。これによって、後に詳述するが、或
る第２の導電ゲートにおいて、例えば１つおきに不揮発
性メモリセル内のデータを読み出すことができ、図２５
に示した従来の不揮発性メモリセルアレイよりもデータ
の読み出しを高速で行うことが可能になる。また、偶数
番目の不揮発性メモリセルと奇数番目の不揮発性メモリ
セルをバーチャルに異なるアレイブロックのメモリセル
と看做すように論理構成をすれば、外部端子からは全ビ
ット同時に１つのアレイブロックを書込み／消去、読み
出しをするのと等価な速度が得られる。

【００２７】

【実施例】以下、図面を参照して本発明の不揮発性メモ
リセルアレイを説明する。

【００２８】（実施例１）本発明の不揮発性メモリセル
アレイの回路図を図１に示す。また、実施例１の不揮発
性メモリセルアレイの各領域を或る平面に投影したと仮
定したときの平面投影図を図２に示す。更に、図２の線
ＩＩＩ−ＩＩＩに沿った２つの不揮発性メモリセルの模
式的な一部断面図を図３に示す。

【００２９】本発明の不揮発性メモリセルアレイは、不
揮発性メモリセルが、複数個、ソース・ドレイン方向及
びそれに交差する方向に配置されて成る。例えば、図１
においてビット線Ｄ_j+1及びＤ_j+2並びにワード線ＷＷ
_i,2にて規定される１つの不揮発性メモリセル（「＊」
印を付した）について、以下説明する。尚、ビット線を
意味する記号として「Ｄ」を用い、ワード線を意味する
記号として「ＷＷ」を用いた。また、後述する選択ゲー
ト線を意味する記号として「ＢＷ」を用いた。実施例に
おいては、ｋ個の不揮発性メモリセルで１つのブロック
が構成されており、添字「ｉ」はｉ行目のブロックを意
味し、添字「ｊ」はｊ列目のブロックを意味する。更
に、１つのブロック内のｋ番目の不揮発性メモリセルに
関しては添字「ｋ」を付けた。

【００３０】図３に示すように、１つの不揮発性メモリ
セルは、（Ａ）ドレイン／ソース領域３０Ａ及びソース
／ドレイン領域３０Ｂと、（Ｂ）ドレイン／ソース領域
３０Ａとソース／ドレイン領域３０Ｂとで挟まれた半導
体チャネル形成領域ＣＨと、（Ｃ）半導体チャネル形成
領域ＣＨ上に形成された第１の積層構造体ＴＲ₁及び第
２の積層構造体ＴＲ₂から成る。第１の積層構造体ＴＲ₁
は、電荷蓄積層１０Ｂを含む第１の絶縁膜１０、及び第
１の導電ゲートＧ１から構成されている。一方、第２の
積層構造体ＴＲ₂は、第２の絶縁膜２０、及び第２の導
電ゲートＧ２から構成されている。尚、参照番号１０Ｃ
は絶縁膜であり、参照番号３２は層間絶縁層である。

【００３１】第１の積層構造体ＴＲ₁は所謂メモリトラ
ンジスタとし機能し、第２の積層構造体ＴＲ₂は所謂選
択トランジスタとして機能する。

【００３２】そして、ソース・ドレイン方向に交差する
方向に隣接する不揮発性メモリセルのドレイン／ソース
領域３０Ａ及びソース／ドレイン領域３０Ｂのそれぞれ
は連続している。即ち、図１、図２及び図３に示すよう
に、ビット線Ｄ_j，Ｄ_j+1・・・はドレイン／ソース領域
あるいはソース・ドレイン領域３０Ａ若しくは３０Ｂに
相当し、これらはそれぞれ、図２に示すように、ソース
・ドレイン方向に交差する方向に隣接する複数の不揮発
性メモリセルを跨って連続している。

【００３３】また、不揮発性メモリセルのドレイン／ソ
ース領域３０Ａは、ソース・ドレイン方向に隣接する不
揮発性メモリセル（図１、図２及び図３においては右側
に隣接する不揮発性メモリセル）のソース／ドレイン領
域３０Ｂと共通領域であり、一方、不揮発性メモリセル
のソース／ドレイン領域３０Ｂは、ソース・ドレイン方
向に隣接する他の不揮発性メモリセル（図１、図２及び
図３においては左側に隣接する不揮発性メモリセル）の
ドレイン／ソース領域３０Ａと共通領域である。言い換
えれば、ビット線Ｄ_j及びＤ_j+1にて規定される不揮発性
メモリセルのドレイン／ソース領域３０Ａはビット線Ｄ
_j+1に相当し、ソース／ドレイン領域３０ＢはＤ_jに相当
する。一方、ビット線Ｄ_j+1及びＤ_j+2にて規定される不
揮発性メモリセルのドレイン／ソース領域３０Ａはビッ
ト線Ｄ_j+2に相当し、ソース／ドレイン領域３０Ｂはビ
ット線Ｄ_j+1に相当する。

【００３４】各不揮発性メモリセルの第１の導電ゲート
Ｇ１は、ソース・ドレイン方向に電気的に接続されてい
る。即ち、第１の導電ゲートＧ１の各々は、ソース・ド
レイン方向に隣接する複数の不揮発性メモリセルを跨っ
て連続しており、実施例１においては、ワード線ＷＷ
_i,1，ＷＷ_i,2・・・を構成する。一方、各不揮発性メモ
リセルの第２の導電ゲートＧ２は、ソース・ドレイン方
向に交差する方向に電気的に接続されている。即ち、第
２の導電ゲートＧ２の各々は、ソース・ドレイン方向に
交差する方向に隣接する複数（例えば２ｋ個）の不揮発
性メモリセルを跨って連続している。

【００３５】更に、図１及び図２に示すように、ソース
・ドレイン方向に少なくとも不揮発性メモリセル１つお
きに（実施例１においては、ソース・ドレイン方向に不
揮発性メモリセル１つおきに）、第２の導電ゲートＧ２
は、選択ゲート線ＢＷ_i，ＢＷ_i+1・・・によって電気的
に接続されている。尚、かかる複数（１ブロック分）の
不揮発性メモリセルを、図１においては一点鎖線で囲ん
で示した。また、図７に、複数のブロックと第２の導電
ゲートＧ２と選択ゲート線ＢＷとの関係を模式的な回路
図として図示した。

【００３６】図４、図５及び図６に、図２の線ＩＶ−Ｉ
Ｖ、線Ｖ−Ｖ、線ＶＩ−ＶＩに概ね沿った複数の不揮発
性メモリセルの模式的な一部断面図を示す。図４は、ソ
ース・ドレイン方向に交差する方向に第２の導電ゲート
Ｇ２を含む垂直面で複数の不揮発性メモリセルを切断し
たときの模式的な一部断面図である。図５は、ソース・
ドレイン方向に交差する方向に第１の積層構造体ＴＲ₁
（メモリトランジスタに相当する）を含む垂直面で複数
の不揮発性メモリセルを切断したときの模式的な一部断
面図である。ソース・ドレイン方向に交差する方向に配
列された第１の積層構造体ＴＲ₁（メモリトランジスタ
に相当する）は、素子分離領域３１によって各々が電気
的に分離されている。図６は、ソース・ドレイン方向に
交差する方向にドレイン／ソース領域若しくはソース／
ドレイン領域３０（ビット線）を含む垂直面で複数の不
揮発性メモリセルを切断したときの模式的な一部断面図
である。尚、第１の導電ゲートＧ１は図４、図５及び図
６の紙面と垂直方向に延びており、３つの第１の導電ゲ
ートＧ１を含んで描いた。

【００３７】図１に示した回路を有する不揮発性メモリ
セルアレイの動作を以下に説明する。尚、以下に説明す
る電圧は全て例示であり、ビット線Ｄ_j+1及びＤ_j+2並び
にワード線ＷＷ_i,2にて規定される１つの不揮発性メモ
リセル（図１では「＊」印を付した）にアクセスする場
合を説明する。尚、この１つの不揮発性メモリセルを、
以下、アクセスメモリセルとも呼ぶ。メモリトランジス
タに相当する第１の積層構造体ＴＲ₁をＭＯＮＯＳ型と
したが、フローティングゲート型等であってもよい。こ
の場合には、第１の積層構造体ＴＲ₁の構造に応じて印
加電圧を変更すればよい。

【００３８】［第１の積層構造体ＴＲ₁（メモリトラン
ジスタ）からの電子の引き抜き］本発明の不揮発性メモ
リセルアレイにおいては、最初に全ての不揮発性メモリ
セルを”１”の状態にする。即ち、第１の積層構造体Ｔ
Ｒ₁（メモリトランジスタ）から電子を引き抜く。この
場合、第１の積層構造体ＴＲ₁（メモリトランジスタ）
からビット線への電子の引き抜きはワード線単位で行
い、かかるワード線につながれた不揮発性メモリセル
を”１”の状態にする。そのために、ワード線ＷＷ_i,2
を例えば−６Ｖとし、このワード線以外は０Ｖとする。
ビット線は全て０Ｖ、又はそれで不十分な場合にはワー
ド線ＷＷ_i,2につながっている不揮発性メモリセルのビ
ット線のみ必要な電圧（例えば１Ｖ）とする。一方、第
２の積層構造体ＴＲ₂（選択トランジスタ）は全てオフ
状態にする。ここで肝心なことは、電子を引き抜き過ぎ
て第１の積層構造体ＴＲ₁（メモリトランジスタ）をデ
プレッション型にしないことである。但し、デプレッシ
ョン型になってしまったとしても、次の”０”の書き込
みの際、”１”の状態のままにしておく不揮発性メモリ
セルのビット線の電位を適宜選択することによって、”
１”の状態の第１の積層構造体ＴＲ₁（メモリトランジ
スタ）のゲート閾値電圧をエンハンスメント側へ調節す
ることができる。

【００３９】［第１の積層構造体ＴＲ₁（メモリトラン
ジスタ）への電子の注入］アクセスメモリセルを”０”
の状態にする場合、アクセスメモリセルの第１の積層構
造体ＴＲ₁（メモリトランジスタ）へ電子を注入する必
要がある。この場合、ＷＷ_i,2を例えば７Ｖ、他のワー
ド線を全て０Ｖ、またビット線Ｄ_j+2を０Ｖとし、他の
ビット線Ｄ_j，Ｄ_j+1，Ｄ_j+3，Ｄ_j+4，・・・を３Ｖとす
る。一方、第２の積層構造体ＴＲ₂（選択トランジス
タ）を全てオフ状態にする。右側に隣接する不揮発性メ
モリセルのビット線Ｄ_j+3（ソース／ドレイン領域に相
当する）には３Ｖが印加されているが、この不揮発性メ
モリセルの第２の積層構造体ＴＲ₂（選択トランジス
タ）はオフ状態である。従って、アクセスメモリセルへ
電子を注入する際、右側に隣接する不揮発性メモリセル
に影響を及ぼすことはない。この操作で、アクセスメモ
リセルの第１の積層構造体ＴＲ₁（メモリトランジス
タ）のゲート閾値電圧は”０”の状態に設定される。

【００４０】［データの読み出し］選択ゲート線ＢＷ_i
を例えば５Ｖとし、選択ゲート線ＢＷ_i+1を０Ｖとす
る。これによって、選択ゲート線ＢＷ_iに接続された第
２の積層構造体ＴＲ₂（選択トランジスタ）の第２の導
電ゲートＧ２は５Ｖとなる。一方、選択ゲート線ＢＷ
_i+1に接続された第２の積層構造体ＴＲ₂（選択トランジ
スタ）の第２の導電ゲートＧ２は０Ｖとなる。また、ビ
ット線Ｄ_j、Ｄ_j+2、Ｄ_j+4・・・を３Ｖとし、ビット線
Ｄ_j+1、Ｄ_j+3・・・を０Ｖとする。そして、”０”の状
態の第１の積層構造体ＴＲ₁（メモリトランジスタ）の
ゲート閾値電圧と”１”の状態の第１の積層構造体ＴＲ
₁（メモリトランジスタ）のゲート閾値電圧との間の電
圧を、ワード線に順に（例えば、ＷＷ_i,1→ＷＷ_i,2→・
・・，ＷＷ_i,k-1→ＷＷ_i,k）印加し各不揮発性メモリセ
ル内のデータを読む。

【００４１】この状態においては、一対のビット線（Ｄ
_j，Ｄ_j+1）、（Ｄ_j+2，Ｄ_j+3）で挟まれた不揮発性メモ
リセルの第２の積層構造体ＴＲ₂（選択トランジスタ）
はオフ状態である。一方、一対のビット線（Ｄ_j+1，Ｄ
_j+2）、（Ｄ_j+3，Ｄ_j+4）で挟まれた不揮発性メモリセ
ルの第２の積層構造体ＴＲ₂（選択トランジスタ）はオ
ン状態である。従って、一対のビット線（Ｄ_j，
Ｄ_j+1）、（Ｄ_j+2，Ｄ_j+3）・・・で挟まれた不揮発性
メモリセルのデータを読み取ることはできず、一方、一
対のビット線（Ｄ_j+1，Ｄ_j+2）、（Ｄ_j+3，Ｄ_j+4）・・
・で挟まれた不揮発性メモリセルのデータを読み取るこ
とができる。即ち、１つのワード線ＷＷにおいて１つお
きに不揮発性メモリセルのデータを読み取ることができ
る。

【００４２】ワード線ＷＷ_i,kまでのデータの読み取り
が終われば、次の選択ゲート線（ＢＷ_i+1）を５Ｖと
し、選択ゲート線（ＢＷ_i）を０Ｖとし、一対のビット
線（Ｄ_j，Ｄ_j+1）、（Ｄ_j+2，Ｄ_j+3）・・・で挟まれた
不揮発性メモリセルのデータを、同様の方法で逐次読ん
でいく。

【００４３】図２４にて説明した構造の不揮発性メモリ
セルアレイにおいては、ビット線Ｄ_j+1及びＤ_j+2並びに
ワード線ＷＷ_i,2にて規定される１つの不揮発性メモリ
セルのデータを富み取る場合、ビット線Ｄ_j+1及びそれ
より左側に位置するビット線を０Ｖとし、ビット線Ｄ
_j+2及びそれより右側に位置するビット線を３Ｖとする
必要があり、１つのワード線ＷＷにおいては１つの不揮
発性メモリセルのデータしか読み取ることができない。
従って、本発明の不揮発性メモリセルアレイでは、従来
よりも高速で不揮発性メモリセルのデータを読み取るこ
とができる。

【００４４】また、第１の積層構造体ＴＲ₁（メモリト
ランジスタ）への電子の注入の際、あるいは、第１の積
層構造体ＴＲ₁（メモリトランジスタ）からの電子の引
き抜きの際、第２の積層構造体ＴＲ₂（選択トランジス
タ）はオフ状態にされる。それ故、不揮発性メモリセル
に対して確実にデータの消去あるいはデータの書き込み
を行うことができ、しかも、他の不揮発性メモリセルに
対して影響を及ぼすことが全くない。

【００４５】次に、実施例１の不揮発性メモリセルアレ
イの作製方法を、図８〜図１３を参照して説明する。第
１の積層構造体ＴＲ₁（メモリトランジスタ）はＭＯＮ
ＯＳ型とした。尚、不揮発性メモリセルアレイの作製方
法においては、ドレイン／ソース領域及びソース／ドレ
イン領域を総称してソース・ドレイン領域と表現する場
合がある。

【００４６】［工程−１００］先ず、シリコン半導体基板１の表面を従来の方法で酸化
して、シリコン半導体基板１の表面にＳｉＯ₂から成る
第２の絶縁膜２０（ゲート酸化膜）を形成する。次に、
ＣＶＤ法で全面にポリシリコン層を成形した後、フォト
リソグラフィ技術及びドライエッチング技術を用いてポ
リシリコン層及び必要ならば第２の絶縁膜２０を選択的
に除去し、ポリシリコンから成る第２の導電ゲートＧ
２、及びその下に形成された第２の絶縁膜２０から成る
第２の積層構造体ＴＲ₂を形成する。こうして、図８の
（Ａ）に模式的な一部断面図を示し、図８の（Ｂ）に模
式的な一部平面図を示す構造を得ることができる。尚、
図８の（Ａ）は、図８の（Ｂ）の線Ａ−Ａに沿った断面
図である。第２の導電ゲートＧ２は、ソース・ドレイン
方向に交差する方向に電気的に接続されている。より具
体的には、第２の導電ゲートＧ２は、ソース・ドレイン
方向に交差する方向に複数（例えば２ｋ個）の不揮発性
メモリセル分、連続している。尚、図８の（Ｂ）には、
或る第２の導電ゲートＧ２を不連続とした領域も示し
た。

【００４７】［工程−１１０］次に、ポリシリコンから
成る第２の導電ゲートＧ２の一部及びソース・ドレイン
領域形成予定領域を除く全面にレジスト２を形成する。
そして、例えばｎ型の不純物をイオン注入する。この場
合、ソース・ドレイン領域の一部分の形成をセルフアラ
イメントで行うことができるという利点がある。こうし
て、図９の（Ａ）に模式的な一部断面図を示し、図９の
（Ｂ）に模式的な一部平面図を示す構造を得ることがで
きる。尚、図９の（Ａ）は、図９の（Ｂ）の線Ａ−Ａに
沿った断面図である。また、図９の（Ｂ）においては、
レジスト２の図示を省略した。これによって、第２の導
電ゲートＧ２には既に高濃度の不純物が添加されている
が、更に高濃度の不純物が取り込まれ、且つソース・ド
レイン領域３０が形成される。ソース・ドレイン領域３
０（ドレイン／ソース領域及びソース／ドレイン領域）
のそれぞれは、ソース・ドレイン方向に交差する方向に
後に形成される複数の不揮発性メモリセルに跨って連続
している。ソース・ドレイン領域３０はビット線Ｄに相
当する。

【００４８】こうして、図９に示すように、ソース・ド
レイン領域３０で挟まれた半導体チャネル形成領域ＣＨ
と、半導体チャネル形成領域ＣＨ上に形成された第２の
絶縁膜２０（ゲート酸化膜）及び第２の導電ゲートＧ２
から成る第２の積層構造体ＴＲ₂（選択トランジスタに
相当する）を形成することができる。

【００４９】［工程−１２０］次いで、レジスト２を除
去し、更に酸化膜のエッチングを行い（場合によって
は、不要な第２の絶縁膜２０を同時に選択的にエッチン
グし）、シリコン半導体基板１の表面及び第２の導電ゲ
ートＧ２の表面を、例えば８００〜９００゜Ｃの低温酸
化法にて酸化し、ＳｉＯ₂から成る酸化膜１０Ａを形成
する（図１０の（Ａ）参照）。この酸化膜１０Ａは、第
１の絶縁膜１０の一部分に相当する。即ち、第１の積層
構造体形成予定領域ＴＲ₁Ａ上における酸化膜１０Ａが
トンネル酸化膜に相当し、その厚さを例えば２ｎｍとし
た。尚、この酸化膜１０ＡがＯＮＯ絶縁膜から成る第１
の絶縁膜１０の最下層の酸化膜（ボトム酸化膜）とな
る。ソース・ドレイン領域３０及び第２の導電ゲートＧ
２には高濃度の不純物がドーピングされているため、先
にレジスト２で被覆されていたシリコン半導体基板の領
域（第１の積層構造体形成予定領域ＴＲ₁Ａに相当す
る）よりも、２〜４倍厚い酸化膜１０Ｃが形成される。
尚、このような現象は増速酸化と呼ばれている。

【００５０】［工程−１３０］次に、通常のＣＶＤ法で
全面にＳｉＮ膜を形成し、更に、ＳｉＮ膜の表面を酸化
する。これによって、上からＳｉＯ₂から成る酸化膜／
ＳｉＮから成る窒化膜（酸化膜／窒化膜）１０Ｂ及びＳ
ｉＯ₂から成る酸化膜１０Ａから構成されたＯＮＯ絶縁
膜から成る第１の絶縁膜１０が形成される（図１０の
（Ｂ）参照）。窒化膜及びその上に形成された酸化膜
（これら２層をまとめて参照番号１０Ｂで示した）が電
荷蓄積層に相当する。

【００５１】［工程−１４０］その後、ポリシリコン層（場合によっては、更に、その
上にタングステンシリサイド等のシリサイド層）を通常
のＣＶＤ法にて全面に形成し、フォトリソグラフィ技術
及びドライエッチング技術によってかかるポリシリコン
層を選択的に除去し、第１の導電ゲートＧ１（ワード線
ＷＷに相当する）を形成する。必要があれば、併せて、
第１の導電ゲートＧ１で被覆されていない領域の第１の
絶縁膜を除去する。これにより、半導体チャネル形成領
域ＣＨ上に、電荷蓄積層１０Ｂを含む第１の絶縁膜１０
及び第１の導電ゲートＧ１から成る第１の積層構造体Ｔ
Ｒ₁（ＭＯＮＯＳ型メモリトランジスタに相当する）が
完成する。複数の不揮発性メモリセルの第１の導電ゲー
トＧ１は、ソース・ドレイン方向に電気的に接続されて
いる。この状態を、図１１の（Ａ）の模式的な一部断面
図、及び図１１の（Ｂ）の模式的な一部平面図に示す。
尚、図１１の（Ａ）は、図１１の（Ｂ）の線Ａ−Ａに沿
った断面図である。

【００５２】［工程−１５０］その後、ボロンを全面に
イオン注入し、素子分離領域３１を形成する（図１２の
模式的な一部平面図を参照）。

【００５３】［工程−１６０］次に、例えばＳｉＯ₂か
ら成る層間絶縁層３２を例えばＣＶＤ法にて全面に形成
し、第２の導電ゲートＧ２の所望部分の上方の層間絶縁
層３２に、フォトリソグラフィ技術及びドライエッチン
グ技術を用いて開口部３３を形成する。その後、アルミ
ニウムあるいはアルミニウム系合金から成る金属配線材
料層を開口部３３内を含む層間絶縁層３２上に堆積さ
せ、フォトリソグラフィ技術及びドライエッチング技術
を用いて金属配線材料層を所望の形状にパターニングす
る。これによって、第２の導電ゲートＧ２をソース・ド
レイン方向に例えば不揮発性メモリセル１つおきに電気
的に接続する。尚、このパターニングされた金属配線材
料層は、選択ゲート線ＢＷに相当する。この状態を、図
１３の（Ａ）の模式的な一部断面図、及び図１３の
（Ｂ）の模式的な一部平面図に示す。尚、図１３の
（Ａ）は、図１３の（Ｂ）の線Ａ−Ａに沿った断面図で
あり、図１３の（Ａ）に描いた領域は、図１１の（Ｂ）
の線ＸＩＩＩ−ＸＩＩＩに沿った領域に相当する。

【００５４】この不揮発性メモリセルは、１ビットを構
成する第１の積層構造体ＴＲ₁（メモリトランジスタ）
と第２の積層構造体ＴＲ₂（選択トランジスタ）との間
にソース・ドレイン領域がないので、従来の１つの選択
トランジスタと１つのメモリトランジスタから構成され
た不揮発性メモリセルと比較して、１つの不揮発性メモ
リセルを小さくできるという特徴がある。また、ソース
・ドレイン領域の形成を行う場合、一部分はセルフアラ
イメントで形成されるという利点がある。

【００５５】更には、従来技術のように１つのワード線
ＷＷにおいて１つの不揮発性メモリセルのデータしか読
み取るのではなく、１つのワード線ＷＷにおいて隣接し
ていない複数の不揮発性メモリセルからデータを読み取
ることができ、従来よりも高速で不揮発性メモリセルの
データを読み取ることができる。また、データの消去あ
るいはデータの書き込みの際、第２の積層構造体ＴＲ₂
（選択トランジスタ）はオフ状態にされるので、不揮発
性メモリセルに対して確実にデータの消去あるいはデー
タの書き込みを行うことができ、しかも、他の不揮発性
メモリセルに対して影響を及ぼすことが全くない。

【００５６】（実施例２）実施例２は、実施例１で説明
した不揮発性メモリセルアレイの作製方法の変形であ
り、実施例１の［工程−１２０］を変更した例である。
以下、実施例１の［工程−１２０］に相当する工程のみ
を、図１４を参照して説明する。

【００５７】［工程−２００］実施例１の［工程−１１
０］に続き、レジスト２を除去し、シリコン半導体基板
表面及び第２の導電ゲートＧ２の表面を、例えば８００
〜９００゜Ｃの低温パイロジェニック酸化法にて酸化
し、ＳｉＯ₂から成る酸化膜１０Ｃを形成する（図１４
の（Ａ）参照）。実施例１と異なり、第１の積層構造体
形成予定領域ＴＲ₁Ａ上における酸化膜１０Ｃを約１０
０ｎｍとした。尚、実施例１と同様に増速酸化によっ
て、ソース・ドレイン領域３０上及び第２の導電ゲート
Ｇ２上には２００〜４００ｎｍの厚さの酸化膜１０Ｃが
形成される。

【００５８】［工程−２１０］その後、第１の積層構造
体形成予定領域ＴＲ₁Ａの部分に形成された酸化膜１０
Ｃを除去する（図１４の（Ｂ）参照）。かかる酸化膜１
０Ｃの部分的な除去は、酸化膜１０Ｃを全面エッチング
することによって行うことができる。

【００５９】［工程−２２０］その後、露出したシリコ
ン半導体基板の表面１Ａ（第１の積層構造体形成予定領
域ＴＲ₁Ａに相当する）を、例えば希釈酸化法にて再び
酸化し、例えば厚さ２ｎｍのトンネル酸化膜１０Ａを形
成する（図１４の（Ｃ）参照）。このトンネル酸化膜１
０ＡがＯＮＯ絶縁膜から成る第１の絶縁膜１０の最下層
の酸化膜（ボトム酸化膜）となる。以降、実施例１の
［工程−１３０］〜［工程−１６０］を実施し、不揮発
性メモリセルを完成する。

【００６０】この実施例２で説明した方法によれば、希
釈酸化法を用いているため、ボトム酸化膜の膜厚の制御
性に優れており、半導体メモリセルの特性のばらつき発
生を効果的に抑制することができる。しかも、第２の導
電ゲートＧ２上に厚い酸化膜１０Ｃを形成し得るので、
第１の導電ゲートＧ１と第２の導電ゲートＧ２との間の
耐圧が向上する。

【００６１】（実施例３）実施例３においては、先ず、第１の積層構造体（メモリ
トランジスタに相当する）を形成し、その後第２の積層
構造体（選択トランジスタに相当する）を形成する。図
１５に実施例３の不揮発性メモリセルアレイの回路図を
示す。実施例３の不揮発性メモリセルアレイの構造は、
本質的には実施例１にて説明した不揮発性メモリセルア
レイの構造と同様である。図１に示した実施例１の不揮
発性メモリセルアレイと相違する点は、中間領域が形成
されている点にある。以下、図１６及び図１７を参照し
て、実施例３の不揮発性メモリセルの作製方法を説明す
る。

【００６２】［工程−３００］先ず、シリコン半導体基
板の表面を酸化することによってＳｉＯ₂から成るトン
ネル酸化膜１０Ａを形成し、その上に通常のＣＶＤ法で
全面にＳｉＮから成る窒化膜を形成し、更に、窒化膜の
表面を酸化してＳｉＯ₂から成る酸化膜を形成する。こ
れによって、ＯＮＯ絶縁膜から成る第１の絶縁膜１０が
形成される。尚、参照番号１０Ｂにて示す窒化膜及びそ
の上に形成された酸化膜が、電荷蓄積層に相当する。

【００６３】［工程−３１０］その後、全面にポリシリ
コン層をＣＶＤ法にて形成し、更に、その上にＳｉＮか
ら成るエッチングストップ層４０を形成する。尚、エッ
チングストップ層４０は、次の［工程−３２０］におい
て第２の導電ゲートＧ２をエッチングによって形成する
際に使用するエッチャントによってエッチングされない
材料若しくはエッチングされ難い材料であれば如何なる
材料でもよい。次いで、フォトリソグラフィ技術及びド
ライエッチング技術を用いてエッチングストップ層４
０、ポリシリコン層及び必要があれば第１の絶縁膜１０
を選択的に除去し、電荷蓄積層１０Ｂを含む第１の絶縁
膜１０及び第１の導電ゲートＧ１を形成する（図１６の
（Ａ）参照）。第１の導電ゲートＧ１の頂面にはエッチ
ングストップ層４０が残されている。尚、第１の導電ゲ
ートＧ１等は、図１６の紙面の垂直方向に延びている。

【００６４】［工程−３２０］次に、シリコン半導体基
板の表面にＳｉＯ₂から成る第２の絶縁膜２０（ゲート
酸化膜）を従来の酸化法にて形成し、その後、全面にポ
リシリコン層を形成し、フォトリソグラフィ技術及びド
ライエッチング技術を用いて、第２の導電ゲートＧ２を
形成する（図１６の（Ｂ）参照）。ドライエッチングの
際、第１の導電ゲートＧ１上に形成されたＳｉＮから成
るエッチングストップ層４０が存在するので、第１の導
電ゲートＧ１がエッチングされることを防止できる。第
２の導電ゲートＧ２は、図面の紙面と垂直方向に、例え
ば２ｋ個の不揮発性メモリセル分だけ延びている。

【００６５】［工程−３３０］その後、ＬＤＤ構造を形
成するためにイオン注入を行い、例えばｎ^-型層を形成
する。そして、更に、全面にＳｉＯ₂層を形成した後、
ＳｉＯ₂層をエッチバックして、第１及び第２の導電ゲ
ートの側壁にＬＤＤサイドウオール４１を形成する（図
１６の（Ｃ）参照）。尚、第１の導電ゲートＧ１と第２
の導電ゲートＧ２の間は狭いので、この領域はＳｉＯ₂
層４１Ａで充填される。第１の導電ゲートＧ１と第２の
導電ゲートＧ２の間の領域においてシリコン半導体基板
１に形成されたｎ^-型層が、中間領域３０Ｃに相当す
る。

【００６６】［工程−３４０］次に、不純物のイオン注
入を行い、ソース・ドレイン領域３０を形成する（図１
７の（Ａ）参照）。ｎ⁺型のソース・ドレイン領域３０
の形成は、セルフアライメントで形成することができ
る。

【００６７】［工程−３５０］その後、フォトリソグラ
フィ技術及びエッチング技術を用いて、第１の導電ゲー
トＧ１等を選択的に除去し、不揮発性メモリセルを形成
すべき領域にのみ第１の導電ゲートＧ１等を残す。次い
で、ボロンを全面にイオン注入し、素子分離領域３１
を、ソース・ドレイン方向に交差する方向に隣接する不
揮発性メモリセルの第１の導電ゲートＧ１の間に形成す
る（図１８を参照）。

【００６８】［工程−３６０］その後、ＳｉＯ₂から成
る層間絶縁層３２を、例えば８００〜９００゜Ｃの低温
パイロジェニック酸化法にて形成する（図１７の（Ｂ）
参照）。ソース・ドレイン領域３０上及び第２の導電ゲ
ートＧ２の上には、増速酸化で厚い酸化膜から成る層間
絶縁層３２が形成される。第１の導電ゲートＧ１の上の
ＳｉＮから成るエッチングストップ層４０は、極く僅か
に酸化されるのみである。尚、エッチングストップ層４
０上に形成された酸化膜を参照番号３２Ａで示す。

【００６９】［工程−３７０］次に、極く短時間のウェットエッチング若しくはドライ
エッチングにより、ＳｉＮから成るエッチングストップ
層４０上の酸化膜３２Ａを除去する。次に、例えば加熱
した燐酸によってエッチングストップ層４０を除去す
る。尚、フォトリソグラフィ技術及びドライエッチング
技術を用いてエッチングストップ層４０及びその上の酸
化膜３２Ａを除去してもよい。その結果、第１の導電ゲ
ートＧ１が露出し、第２の導電ゲートＧ２は層間絶縁層
３２で覆われた状態のままとなる。

【００７０】［工程−３８０］その後、アルミニウムあ
るいはアルミニウム系合金から成る金属配線材料層を例
えばスパッタ法にて全面に形成し、次いで、金属配線材
料層を所望の形状にパターニングして、かかる金属配線
材料層から成るワード線ＷＷによって第１の導電ゲート
Ｇ１をソース・ドレイン方向に電気的に接続する（図１
７の（Ｃ）参照）。尚、ワード線ＷＷをポリシリコン又
はシリサイドから構成する場合には、［工程−３５０］
を省略することができる。この場合には、フォトリソグ
ラフィ技術及びエッチング技術によってワード線ＷＷを
形成し、更に、セルフアライン的に第１の導電ゲートＧ
１をエッチングすることができる。そして、第１の導電
ゲートＧ１の選択的な除去の後、ボロンを全面にイオン
注入し、素子分離領域３１を、ソース・ドレイン方向に
交差する方向に隣接する不揮発性メモリセルの第１の導
電ゲートＧ１の間に形成すればよい。

【００７１】［工程−３９０］次いで、第２の層間絶縁
層（図示せず）を例えばＣＶＤ法にて全面に形成し、第
２の導電ゲートＧ２の所望部分の上方の第２及び第１の
層間絶縁層に、フォトリソグラフィ技術及びドライエッ
チング技術を用いて開口部を形成する。その後、アルミ
ニウムあるいはアルミニウム系合金から成る金属配線材
料層を開口部内を含む第２の層間絶縁層上に堆積させ、
フォトリソグラフィ技術及びドライエッチング技術を用
いて金属配線材料層を所望の形状にパターニングする。
これによって、第２の導電ゲートＧ２をソース・ドレイ
ン方向に例えば不揮発性メモリセル１つおきに電気的に
接続する。尚、このパターニングされた金属配線材料層
は、選択ゲート線ＢＷに相当する。こうして作製された
実施例３の不揮発性メモリセルの各領域を或る平面に投
影したと仮定したときの平面投影図を図１８に示す。図
１８において、１つの不揮発性メモリセルを構成する領
域を一点鎖線で示した。尚、第２の層間絶縁層を形成せ
ずに、［工程−３７０］の前若しくは後に、第２の導電
ゲートＧ２の上方の層間絶縁層３２に開口部を形成して
おけば、ワード線ＷＷの形成と同時に選択ゲート線ＢＷ
を形成することができる。

【００７２】実施例３の不揮発性メモリセルは、１ビッ
トを構成する第１の積層構造体ＴＲ₁（メモリトランジ
スタに相当する）と第２の積層構造体ＴＲ₂（選択トラ
ンジスタに相当する）との間に中間領域３０Ｃが形成さ
れているだけであり、従来の１つの選択トランジスタと
１つのメモリトランジスタから構成された不揮発性メモ
リセルと比較して、１つの不揮発性メモリセルを小さく
できるという特徴がある。また、ソース・ドレイン領域
をセルフアライメントで形成することができるという利
点がある。

【００７３】更には、従来技術のように１つのワード線
ＷＷにおいて１つの不揮発性メモリセルのデータしか読
み取るのではなく、１つのワード線ＷＷにおいて隣接し
ていない複数の不揮発性メモリセルからデータを読み取
ることができ、従来よりも高速で不揮発性メモリセルの
データを読み取ることができる。また、データの消去あ
るいはデータの書き込みの際、第２の積層構造体ＴＲ₂
（選択トランジスタ）はオフ状態にされるので、不揮発
性メモリセルに対して確実にデータの消去あるいはデー
タの書き込みを行うことができ、しかも、他の不揮発性
メモリセルに対して影響を及ぼすことが全くない。

【００７４】（実施例４）実施例４においては、実施例
１と同様に、先ず、第２の積層構造体（選択トランジス
タに相当する）を形成し、その後、第１の積層構造体
（メモリトランジスタに相当する）を形成する。実施例
４の不揮発性メモリセルアレイの構造は、本質的には実
施例１にて説明した不揮発性メモリセルアレイの構造と
同様である。実施例４においては、実施例１と異なり、
ソース・ドレイン領域の形成をセルフアライメントで形
成する。また、実施例１の不揮発性メモリセルアレイと
異なり、中間領域が形成されている。実施例４の不揮発
性メモリセルアレイの回路図は、実質的に図１５と同様
である。以下、図１９及び図２０を参照して、実施例４
の不揮発性メモリセルの作製方法を説明する。

【００７５】［工程−４００］先ず、シリコン半導体基
板１の表面を従来の方法で酸化して、シリコン半導体基
板１の表面にＳｉＯ₂から成る第２の絶縁膜２０（ゲー
ト酸化膜）を形成する。次に、例えばＣＶＤ法で全面に
ポリシリコン層を成形した後、その上にＳｉＯ₂あるい
はＳｉＮから成るエッチングストップ層４０を形成す
る。尚、エッチングストップ層４０は、［工程−４２
０］において第１の導電ゲートＧ１をエッチングによっ
て形成する際に使用するエッチャントによってエッチン
グされない材料若しくはエッチングされ難い材料であれ
ば如何なる絶縁材料でもよい。次いで、フォトリソグラ
フィ技術及びドライエッチング技術を用いてエッチング
ストップ層４０、ポリシリコン層及び第２の絶縁膜２０
を選択的に除去し、ポリシリコンから成る第２の導電ゲ
ートＧ２を形成する（図１９の（Ａ）参照）。第２の導
電ゲートＧ２は、図１９の紙面と垂直方向に、例えば不
揮発性メモリセル２ｋ個分だけ延びている。

【００７６】［工程−４１０］次に、シリコン半導体基
板１の露出した表面を含む全面にＳｉＯ₂から成る絶縁
膜１０Ａ、ＳｉＮから成る窒化膜及びＳｉＯ₂から成る
酸化膜１０ＢのＯＮＯ絶縁膜から構成された第１の絶縁
膜１０を形成する。尚、参照番号１０Ｂにて示す窒化膜
及びその上に形成された酸化膜が、電荷蓄積層に相当す
る（図１９の（Ｂ）参照）。

【００７７】［工程−４２０］その後、全面にポリシリ
コン層をＣＶＤ法にて堆積させ、次いで、フォトリソグ
ラフィ技術及びドライエッチング技術によってポリシリ
コン層及び必要に応じて第１の絶縁膜１０を選択的に除
去し、第１の導電ゲートＧ１を形成する（図１９の
（Ｃ）参照）。第１の導電ゲートＧ１の下には、ＯＮＯ
膜から成る第１の絶縁膜１０が残される。ドライエッチ
ングの際、第２の導電ゲートＧ２上にエッチングストッ
プ層４０が存在するので、第２の導電ゲートＧ２がエッ
チングされることを防止できる。尚、第１の導電ゲート
Ｇ１等は、図１９の紙面の垂直方向に延びている。

【００７８】［工程−４３０］その後、ＬＤＤ構造を形
成するためにイオン注入を行い、更に、全面にＳｉＯ₂
層を形成した後、ＳｉＯ₂層をエッチバックして、第１
及び第２の導電ゲートの側壁にＬＤＤサイドウオール４
１を形成する（図２０の（Ａ）参照）。尚、第１の導電
ゲートＧ１と第２の導電ゲートＧ２の間は狭いので、こ
の領域はＳｉＯ₂層４１Ａで充填される。第１の導電ゲ
ートＧ１と第２の導電ゲートＧ２の間の領域においてシ
リコン半導体基板１に形成されたｎ^-型層が、中間領域
３０Ｃに相当する。

【００７９】［工程−４４０］次に、不純物のイオン注
入を行い、ソース・ドレイン領域３０を形成する（図２
０の（Ｂ）参照）。ソース・ドレイン領域３０を、セル
フアライメントで形成することができる。

【００８０】［工程−４５０］その後、フォトリソグラ
フィ技術及びエッチング技術を用いて、第１の導電ゲー
トＧ１等を選択的に除去し、不揮発性メモリセルを形成
すべき領域にのみ第１の導電ゲートＧ１等を残す。次い
で、ボロンを全面にイオン注入し、素子分離領域（図示
せず）を、ソース・ドレイン方向に交差する方向に隣接
する不揮発性メモリセルの第１の導電ゲートＧ１の間に
形成する。

【００８１】［工程−４６０］その後、ＳｉＯ₂から成
る層間絶縁層３２を、例えば８００〜９００゜Ｃの低温
パイロジェニック酸化法にて形成する。ソース・ドレイ
ン領域３０上及び第２の導電ゲートＧ１の上には、増速
酸化で厚い酸化膜から成る層間絶縁層３２が形成され
る。そして、エッチバック法、あるいはフォトリソグラ
フィ技術及びエッチング技術を用いて、第１の導電ゲー
トＧ１上に開口部を形成し、ポリシリコン層によって第
１の導電ゲートＧ１のそれぞれを電気的に接続するため
のワード線ＷＷを形成する（図２０の（Ｃ）参照）。
尚、ワード線ＷＷをポリシリコン又はシリサイドから構
成する場合には、［工程−４５０］を省略することがで
きる。この場合には、実施例３の［工程−３８０］にて
説明した方法と同様の方法で、第１の導電ゲートＧ１の
選択的な除去、ボロンの全面へのイオン注入を行い、素
子分離領域を、ソース・ドレイン方向に交差する方向に
隣接する不揮発性メモリセルの第１の導電ゲートＧ１の
間に形成すればよい。

【００８２】［工程−４７０］次いで、第２の層間絶縁
層（図示せず）を例えばＣＶＤ法にて全面に形成し、第
２の導電ゲートＧ２の所望部分の上方の第２及び第１の
層間絶縁層に、フォトリソグラフィ技術及びドライエッ
チング技術を用いて開口部を形成する。その後、アルミ
ニウムあるいはアルミニウム系合金から成る金属配線材
料層を、開口部内を含む第２の層間絶縁層上に堆積さ
せ、フォトリソグラフィ技術及びドライエッチング技術
を用いて金属配線材料層を所望の形状にパターニングす
る。これによって、第２の導電ゲートＧ２をソース・ド
レイン方向に例えば不揮発性メモリセル１つおきに電気
的に接続する。尚、このパターニングされた金属配線材
料層は、選択ゲート線ＢＷに相当する。こうして作製さ
れた実施例４の不揮発性メモリセルの各領域を或る平面
に投影したと仮定したときの平面投影図は、実質的には
図１８に示した平面投影図と同様である。

【００８３】実施例４の不揮発性メモリセルも、１ビッ
トを構成する第１の積層構造体ＴＲ₁（メモリトランジ
スタに相当する）と第２の積層構造体ＴＲ₂（選択トラ
ンジスタに相当する）との間に中間領域３０Ｃが形成さ
れているだけであり、従来の１つの選択トランジスタと
１つのメモリトランジスタから構成された不揮発性メモ
リセルと比較して、１つの不揮発性メモリセルを小さく
できるという特徴がある。また、ソース・ドレイン領域
を、セルフアライメントで形成することができるという
利点がある。

【００８４】以上、本発明の不揮発性メモリセルアレイ
を好ましい実施例に基づき説明したが、本発明の不揮発
性メモリセルアレイはこれらの実施例に限定されるもの
ではない。実施例においては、第１の絶縁膜を専らＯＮ
Ｏ絶縁膜としたが、第１の絶縁膜はこれに限定されな
い。例えば、第１の絶縁膜を、下からＳｉＯＮから成る
酸化窒化膜／ＳｉＮから成る窒化膜／ＳｉＯ₂から成る
酸化膜の３層構成、下からＳｉＯ₂から成る酸化膜／Ｓ
ｉＮから成る窒化膜の２層構成、下からＳｉＯＮから成
る酸化窒化膜／ＳｉＮから成る窒化膜の２層構成とする
こともできる。更には、第１の絶縁膜を、下から４〜１
０ｎｍ厚の絶縁膜／不純物を１０¹⁹〜１０²⁰ｃｍ^-3ドー
ピングしたポリシリコンから成るシリコン薄膜／絶縁膜
から構成された所謂フローティングゲート型、あるいは
又、下から４〜１０ｎｍ厚の絶縁膜／不純物を１０¹⁹〜
１０²⁰ｃｍ^-3ドーピングしたポリシリコンから成るシリ
コン薄膜／多層絶縁膜（例えば、ＯＮＯ膜若しくはＮＯ
膜）から構成されたフローティングゲート型とすること
もできる。

【００８５】第１及び第２の導電ゲートをポリシリコン
層から構成する代わりに、シリサイド層、あるいは又、
ポリシリコン層とシリサイド層の２層から成るポリサイ
ド構造とすることもできる。実施例１における第１の導
電ゲート（ワード線ＷＷに相当する）においては、その
上にアルミニウム又はアルミニウム系合金等から成る金
属配線層を形成することもできる。また、実施例３若し
くは実施例４におけるワード線や選択ゲート線を、ポリ
シリコン、下からポリシリコン／シリサイド等から構成
することもできるし、層間絶縁層３２をＣＶＤ法にて形
成してもよい。

【００８６】本発明の不揮発性メモリセルアレイは、シ
リコン半導体基板に形成するだけでなく、例えばＳＯＩ
構造を有する基板に形成することができる。

【００８７】

【発明の効果】本発明の不揮発性メモリセルアレイにお
いては、ソース・ドレイン方向の素子分離領域を不要と
しているので、不揮発性メモリセルの高集積化が可能で
ある。また、メモリトランジスタと選択トランジスタの
２つのトランジスタから構成された従来の不揮発性メモ
リセルよりも、メモリセルの大きさを小さくすることが
でき、不揮発性メモリセルを高密度に集積できる。しか
も、チャネル形成領域から電荷（電子又は正孔）を電荷
蓄積層へ注入若しくは引き抜くタイプの不揮発性メモリ
セルであるが故に、高い書き換え回数を達成できる。更
には、第２の積層構造体（選択トランジスタに相当す
る）を備えているため、第１の積層構造体（メモリトラ
ンジスタに相当する）の電流駆動能力を低下させること
がなく、しかも隣接する不揮発性メモリセルの第１の積
層構造体（メモリトランジスタに相当する）への誤書込
みを防ぐことができる。

【００８８】本発明の不揮発性メモリセルアレイの好ま
しい態様においては、第２の導電ゲートは、ソース・ド
レイン方向に交差する方向に複数の不揮発性メモリセル
分、電気的に接続されており、更に、ソース・ドレイン
方向に少なくとも不揮発性メモリセル１つおきに電気的
に接続されている。これによって、或る第２の導電ゲー
トにおいて、例えば１つおきに不揮発性メモリセル内の
データを読み出すことができ、従来の不揮発性メモリセ
ルアレイよりもデータの読み出しを高速で行うことが可
能になる。

【図面の簡単な説明】

【図１】実施例１の不揮発性メモリセルアレイの回路図
である。

【図２】実施例１の不揮発性メモリセルアレイの各領域
の平面投影図を示す。

【図３】実施例１の不揮発性メモリセルアレイの一部断
面図である。

【図４】実施例１の不揮発性メモリセルアレイの一部断
面図である。

【図５】実施例１の不揮発性メモリセルアレイの一部断
面図である。

【図６】実施例１の不揮発性メモリセルアレイの一部断
面図である。

【図７】本発明の不揮発性メモリセルアレイの概要を示
す模式的な回路図である。

【図８】実施例１の不揮発性メモリセルアレイの作製方
法を説明するための半導体基板等の一部断面図である。

【図９】図８に引き続き、実施例１の不揮発性メモリセ
ルアレイの作製方法を説明するための半導体基板等の一
部断面図である。

【図１０】図９に引き続き、実施例１の不揮発性メモリ
セルアレイの作製方法を説明するための半導体基板等の
一部断面図である。

【図１１】図１０に引き続き、実施例１の不揮発性メモ
リセルアレイの作製方法を説明するための半導体基板等
の一部断面図である。

【図１２】図１１に引き続き、実施例１の不揮発性メモ
リセルアレイの作製方法を説明するための半導体基板等
の一部断面図である。

【図１３】図１２に引き続き、実施例１の不揮発性メモ
リセルアレイの作製方法を説明するための半導体基板等
の一部断面図である。

【図１４】実施例２の不揮発性メモリセルアレイの作製
方法を説明するための半導体基板等の一部断面図であ
る。

【図１５】実施例３の不揮発性メモリセルアレイの回路
図である。

【図１６】実施例３の不揮発性メモリセルアレイの作製
方法を説明するための半導体基板等の一部断面図であ
る。

【図１７】図１６に引き続き、実施例３の不揮発性メモ
リセルアレイの作製方法を説明するための半導体基板等
の一部断面図である。

【図１８】実施例３の不揮発性メモリセルアレイの各領
域の平面投影図を示す。

【図１９】実施例４の不揮発性メモリセルアレイの作製
方法を説明するための半導体基板等の一部断面図であ
る。

【図２０】図１９に引き続き、実施例３の不揮発性メモ
リセルアレイの作製方法を説明するための半導体基板等
の一部断面図である。

【図２１】埋め込みビット線方式を適用した従来のマス
クＲＯＭから成る半導体装置の模式的な平面図である。

【図２２】埋め込みビット線方式を適用した従来のマス
クＲＯＭから成る半導体装置の模式的な断面図である。

【図２３】埋め込みビット線方式を適用した従来のマス
クＲＯＭから成る半導体装置の動作を説明するための図
である。

【図２４】埋め込みビット線方式を適用したフラッシュ
ＥＥＰＲＯＭの模式的な一部断面図である。

【図２５】埋め込みビット線方式を適用した従来のフラ
ッシュＥＥＰＲＯＭの回路図である。

【図２６】ソース側にオフセット領域を設けた従来のフ
ラッシュＥＥＰＲＯＭの模式的な一部断面図及び回路図
である。

【符号の説明】

１シリコン半導体基板Ｄビット線ＷＷワード線ＢＷ選択ゲート線ＴＲ₁ 第１の積層構造体Ｇ１第１の導電ゲート１０第１の絶縁膜１０Ａ酸化膜１２電荷蓄積層ＴＲ₂ 第２の積層構造体Ｇ２第２の導電ゲート２０第２の絶縁膜３０，３０Ａ，３０Ｂドレイン／ソース領域若しく
はソース／ドレイン領域ＣＨ半導体チャネル形成領域３２層間絶縁層３３開口部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−326975（ＪＰ，Ａ) 特開平３−222481（ＪＰ，Ａ) 特開昭60−189972（ＪＰ，Ａ) 特開平５−145082（ＪＰ，Ａ) 特開平５−226662（ＪＰ，Ａ) 特開平５−243530（ＪＰ，Ａ) 特開平６−209112（ＪＰ，Ａ) 特開平６−177358（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】（Ａ）ドレイン／ソース領域及びソース／
ドレイン領域と、（Ｂ）該ドレイン／ソース領域とソース／ドレイン領域
とで挟まれた半導体チャネル形成領域と、（Ｃ）該半導体チャネル形成領域上に形成された、電荷
蓄積層を含む第１の絶縁膜及び第１の導電ゲートから成
る第１の積層構造体、並びに、第２の絶縁膜及び第２の
導電ゲートから成る第２の積層構造体、から構成された不揮発性メモリセルが、複数個、ソース
・ドレイン方向及びそれに交差する方向に配置されて成
り、ソース・ドレイン方向に交差する方向に隣接する不揮発
性メモリセルのドレイン／ソース領域及びソース／ドレ
イン領域のそれぞれは連続しており、不揮発性メモリセルのドレイン／ソース領域は、ソース
・ドレイン方向に隣接する不揮発性メモリセルのソース
／ドレイン領域と共通領域であり、一方、不揮発性メモ
リセルのソース／ドレイン領域は、ソース・ドレイン方
向に隣接する他の不揮発性メモリセルのドレイン／ソー
ス領域と共通領域であり、各不揮発性メモリセルの第１の導電ゲートは、ソース・
ドレイン方向に電気的に接続されており、各不揮発性メモリセルの第２の導電ゲートは、ソース・
ドレイン方向に交差する方向に電気的に接続されてお
り、第２の導電ゲートは、ソース・ドレイン方向に交差する
方向に複数の不揮発性メモリセル分、電気的に接続され
ており、更に、ソース・ドレイン方向に少なくとも不揮
発性メモリセル１つおきに電気的に接続されていること
を特徴とする不揮発性メモリセルアレイ。
【請求項２】第１の導電ゲートと第２の導電ゲートとの
間に位置する半導体チャネル形成領域には、ドレイン／
ソース領域及びソース／ドレイン領域と同じ導電型の中
間領域が形成されていることを特徴とする請求項１に記
載の不揮発性メモリセルアレイ。
【請求項３】電荷蓄積層を含む第１の絶縁膜は、酸化
膜、窒化膜及び酸化膜の３層から成ることを特徴とする
請求項１又は請求項２に記載の不揮発性メモリセルアレ
イ。
【請求項４】電荷蓄積層を含む第１の絶縁膜は、酸化窒
化膜、窒化膜及び酸化膜の３層から成ることを特徴とす
る請求項１又は請求項２に記載の不揮発性メモリセルア
レイ。
【請求項５】電荷蓄積層を含む第１の絶縁膜は、酸化膜
及び窒化膜の２層から成ることを特徴とする請求項１又
は請求項２に記載の不揮発性メモリセルアレイ。
【請求項６】電荷蓄積層を含む第１の絶縁膜は、酸化窒
化膜及び窒化膜の２層から成ることを特徴とする請求項
１又は請求項２に記載の不揮発性メモリセルアレイ。
【請求項７】電荷蓄積層を含む第１の絶縁膜は、絶縁
膜、シリコン薄膜及び絶縁膜の３層から成ることを特徴
とする請求項１又は請求項２に記載の不揮発性メモリセ
ルアレイ。
【請求項８】電荷蓄積層を含む第１の絶縁膜は、絶縁
膜、シリコン薄膜及び多層絶縁膜の３層から成ることを
特徴とする請求項１又は請求項２に記載の不揮発性メモ
リセルアレイ。