JPH0613625A

JPH0613625A - 電気的に書込および消去可能な半導体記憶装置およびその製造方法

Info

Publication number: JPH0613625A
Application number: JP16795692A
Authority: JP
Inventors: Natsuo Ajika; 夏夫味香; Hiroshi Onoda; 宏小野田; Makoto Oi; 誠大井; Atsushi Fukumoto; 敦福本; Yuuichi Kunori; 勇一九ノ里
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-25
Filing date: 1992-06-25
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】製造工程を短縮しかつ高性能な半導体記憶装
置を提供する。【構成】フラッシュメモリの周辺回路部には、ｐ型シ
リコン基板１上における５Ｖ系トランジスタ形成領域
に、シリコン酸化膜からなるゲート絶縁膜１１が形成さ
れており、高耐圧トランジスタ形成領域には、ゲート絶
縁膜となる層間絶縁膜５が形成されている。そして、ゲ
ート絶縁膜１１および層間絶縁膜５上に、第２の多結晶
シリコン層６が形成されている。層間絶縁膜５は、好ま
しくは、シリコン酸化膜／シリコン窒化膜／シリコン酸
化膜の三層構造となっている。また、層間絶縁膜５は、
メモリセル部における層間絶縁膜（ＯＮＯ膜）５と同時
に形成され、この層間絶縁膜５が形成された後、５Ｖ系
トランジスタ形成領域におけるこの層間絶縁膜５を除去
し、その部分に熱酸化法を用いてゲート絶縁膜１１を形
成する。このゲート絶縁膜１１上および層間絶縁膜５上
に第２の多結晶シリコン層６を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込および
消去可能な不揮発性半導体記憶装置およびその製造方法
に関し、特に、書込まれた情報を電気的に一括消去する
ことが可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌ
ｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）およびその製
造方法に関するものである。

【０００２】

【従来の技術】データを電気的に書込および消去可能な
構造のメモリデバイスとして、ＥＥＰＲＯＭは知られて
いる。以下に、図８〜図３１を用いて、１つのトランジ
スタで構成され、書込まれた情報を電気的に一括して消
去可能なＥＥＰＲＯＭ（以下、単に「フラッシュメモ
リ」と称す）について説明する。

【０００３】図８は、従来のフラッシュメモリの一般的
な構成を示すブロック図である。図８に示すように、こ
のフラッシュメモリは、行列上に配置されたメモリセル
マトリックス１００と、Ｘアドレスデコーダ２００と、
センスアンプ３００と、Ｙアドレスデコーダ４００と、
アドレスバッファ５００と、入出力バッファ６００と、
コントロールロジック７００とを含んでいる。

【０００４】メモリセルマトリックス（メモリセルアレ
イ）１００は、内部に行列状に配置された複数個のメモ
リトランジスタを有している。メモリセルマトリックス
１００には、メモリセルマトリックス１００の行および
列を選択するために、Ｘアドレスデコーダ２００と、セ
ンスアンプ３００とが接続されている。センスアンプ３
００には、列の選択情報を与えるＹアドレスデコーダ４
００が接続されている。Ｘアドレスデコーダ２００とＹ
アドレスデコーダ４００には、それぞれアドレス情報が
一時格納されるアドレスバッファ５００が接続されてい
る。

【０００５】センスアンプ３００には、入出力データを
一時格納する入出力バッファ６００接続されている。ア
ドレスバッファ５００と入出力バッファ６００には、フ
ラッシュメモリの動作を制御するためのコントロールロ
ジック７００が接続されている。このコントロールロジ
ック７００は、チップイネーブル信号、アウトプットイ
ネーブル信号およびプログラム信号に基づいた制御を行
なう。

【０００６】図９は、図８に示したメモリセルマトリッ
クス（メモリセルアレイ）１００の概略構成を示す等価
回路図である。図９示すように、行方向に延びる複数本
のワード線ＷＬ₁，ＷＬ₂，…ＷＬ_iと、列方向に延び
る複数本のビット線ＢＬ₁，ＢＬ₂…ＢＬ_iとが互いに
直交するように配置され、マトリックスを構成してい
る。各ワード線と各ビット線の交点には、それぞれフロ
ーティングゲート電極を有するメモリトランジスタＱ
_{1 1}，Ｑ_{1 2}，…Ｑ_{i i}が配設されている。

【０００７】各メモリトランジスタのドレイン拡散領域
は各ビット線に接続されており、メモリトランジスタの
コントロールゲート電極は各ワード線に接続されてい
る。メモリトランジスタのソース拡散領域は、各ソース
線Ｓ₁，Ｓ₂，…に接続されている。同一の行に属する
メモリトランジスタのソース拡散領域は、図９に示され
るように、互いに接続され、両側に配設れさたソース線
Ｓ₁，Ｓ₂，…に接続されている。

【０００８】図１０は、従来のスタックトゲート型フラ
ッシュメモリを示す平面概略図である。図１１は、図１
０におけるＤ−Ｄ線に沿って見た断面を示す図である。
これらの図を参照して、従来のフラッシュメモリの構造
について説明する。

【０００９】まず図１０を参照して、コントロールゲー
ト電極５６は、相互に接続されて横方向（行方向）に延
びるようにワード線として形成されている。ビット線６
９は、ワード線５６と直交するように配置され、縦方向
（列方向）に並ぶドレイン拡散領域６０を相互に接続し
ている。ビット線６９は、ドレインコンタクト７０によ
って、各ドレイン拡散領域６０に電気的に接続されてい
る。

【００１０】図１１を参照して、ビット線６９は、層間
平坦化膜６４の上にチタン膜６８を介して形成されてい
る。ソース拡散領域５８は、図１０に示されるように、
ワード線５６が延びる方向に沿って延在し、ワード線５
６と素子分離酸化膜５２とによって囲まれた領域に形成
されている。

【００１１】ここで再び図１１を参照して、ｐ型シリコ
ン基板５１の主表面には、ドレイン拡散領域６０とソー
ス拡散領域５８とが所定間隔を隔てて形成されている。
この場合、ドレイン拡散領域６０は、ｎ⁺型不純物拡散
領域６０ａとｐ⁺型不純物拡散領域６０ｂとで構成され
ている。また、ソース拡散領域５８は、ｎ⁺型不純物拡
散領域５８ａとｎ^-型不純物拡散領域５８ｂとで構成さ
れている。これらのドレイン拡散領域６０とソース拡散
領域５８との間に挟まれた領域には、チャネル領域が形
成されるようにコントロールゲート電極５６とフローテ
ィングゲート電極５４とが形成されている。

【００１２】フローティングゲート電極５４は、ｐ型シ
リコン基板５１の上に、膜厚１００Å程度の薄いゲート
絶縁膜５３を介して形成されている。コントロールゲー
ト電極５６は、フローティングゲート電極５４から電気
的に分離されるように、フローティングゲート電極５４
の上に層間絶縁膜（ＯＮＯ膜）５５を介して形成されて
いる。フローティングゲート電極５４とコントロールゲ
ート電極５６とは、たとえば多結晶シリコン層などによ
り形成されている。

【００１３】フローティングゲート電極５４およびコン
トロールゲート電極５６の側面には、側壁酸化膜６１が
形成されている。そして、これらの上には、ドレイン拡
散領域６０上の一部を除いて、酸化膜６２が形成されて
いる。この酸化膜６２の上には、窒化膜６３が形成され
ている。この窒化膜６３の上には、層間平坦化膜６４が
形成されており、この層間平坦化膜６４上には、チタン
膜６８を介してビット線を構成するアルミニウム配線層
６９ａが形成されている。

【００１４】上記のような構成を有するフラッシュメモ
リの動作について、以下に説明する。まず書込動作にお
いて、ドレイン拡散領域６０に６〜８Ｖ程度の電圧
Ｖ_d、ソース拡散領域５８を接地電位に、コントロール
ゲート電極５６に１０〜１５Ｖ程度の電圧Ｖ_Gが印加さ
れる。この電圧Ｖ_d，Ｖ_Gの印加により、ドレイン拡散
領域６０とゲート絶縁膜５３の近傍で高いエネルギを有
する電子が発生する。

【００１５】この電子の一部は、コントロールゲート電
極５６に印加された電圧Ｖ_Gによる電界によってフロー
ティングゲート電極５４に引き寄せられる。それによ
り、フローティングゲート電極５４に電子の注入が行な
われる。このようにフローティングゲート電極５４に電
子の注入が行なわれると、そのメモリセルのしきい値電
圧Ｖ_{t h}が高くなる。このしきい値電圧Ｖ_{t h}が所定の
値よりも高くなった状態が書込まれた状態、“０”とな
る。

【００１６】次に、消去動作においては、ソース拡散領
域５８に１０〜１２Ｖ程度の電圧Ｖ _Sが印可され、コン
トロールゲート電極５６は接地電位、ドレイン拡散領域
６０はフローティング状態に保持される。そして、ソー
ス拡散領域５８に印加された電圧Ｖ_Sによる電界によっ
て、フローティングゲート５４中の電子は、薄いゲート
絶縁膜５３をＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネル現象によって通過する。

【００１７】このようにして、フローティングゲート電
極５４中の電子が引き抜かれることによって、そのメモ
リセルのしきい値電圧Ｖ_{t h}が低くなる。このしきい値
電圧Ｖ_{t h}が所定の値よりも低い状態が、消去された状
態“１”となる。各メモリトランジスタのソース拡散領
域５８は、図１０に示されるように、相互に接続されて
いるため、この消去動作によってすべてのメモリセルの
一括消去が行なわれ得る。

【００１８】読出動作においては、コントロールゲート
電極５６に５Ｖ程度の電圧Ｖ_G′，ドレイン拡散領域６
０に１〜２Ｖ程度の電圧Ｖ_d′が印加される。このと
き、コントロールゲートトランジスタのチャネル領域に
電流が流れるかどうか、すなわちメモリセルがＯＮ状態
かＯＦＦ状態かによって上記の“１”，“０”の判定が
行なわれることになる。

【００１９】次に、上記の構造を有するフラッシュメモ
リの製造方法について、図１２〜図３１を用いて説明す
る。

【００２０】まず、図１２を参照して、ｐ型シリコン基
板５１にボロン（Ｂ）をイオン注入し、その後不純物ド
ライブすることによってウェル（図示せず）を形成す
る。そして、図１３に示されるように、素子形成領域を
分離する領域に分離特性を確保するためのボロン（Ｂ）
を注入した後、選択酸化を行なうことによって素子分離
領域に素子分離酸化膜５２を形成する。なお、図１３に
おいて、（Ｉ）図は、図１０におけるＡ−Ａ線に沿って
見た断面の一部を示しており、（ＩＩ）図は、図１０に
おけるＣ−Ｃ線に沿って見た断面を示している。以下、
図１４においても同様とする。

【００２１】次に、図１４に示すように、ｐ型シリコン
基板５１上全面に熱酸化処理を施すことによって、ゲー
ト絶縁膜５３を形成し、メモリセルのしきい値電圧Ｖ
_{t h}を制御するために、チャネル領域にチャネルドーピ
ングを行なう。そして、このゲート絶縁膜５３上に、第
１のポリシリコン層５４を形成し、その上にレジスト５
７ａを堆積する。そして、このレジスト５７ａをフォト
リソグラフィ技術を用いてパターニングし、レジスト５
７ａをマスクとして用いて異方性エッチングを行なうこ
とによって、第１のポリシリコン層５４を一定のピッチ
で縦方向（ビット線方向）にパターニングする。その
後、レジスト５７ａを除去する。

【００２２】次に、図１５に示されるように、第１のポ
リシリコン層５４上に、層間絶縁膜（ＯＮＯ膜）５５を
形成する。通常、この層間絶縁膜５５は、酸化膜／窒化
膜／酸化膜の三層構造となっている。そして、たとえば
ＣＶＤ法などを用いて、第１のポリシリコン層５４上に
酸化膜を形成し、この酸化膜上にＣＶＤ法などを用いて
窒化膜を形成する。そして、再びＣＶＤ法を用いて窒化
膜上に酸化膜を形成する。このように、層間絶縁膜５５
は、ＣＶＤ法を用いて形成されるため、メモリセルマト
リックス（メモリセルアレイ）１００に上記の層間絶縁
膜５５を形成する際に、周辺回路部にも形成されること
になる。

【００２３】図１６は、周辺回路部に上記の層間絶縁膜
（ＯＮＯ膜）５５が形成されている様子を示す断面図で
ある。図１６を参照して、周辺回路部においては、ｐ型
シリコン基板５１上にシリコン酸化膜５５ａが形成さ
れ、このシリコン酸化膜５５ａ上にシリコン窒化膜５５
ｂが形成されている。そして、シリコン窒化膜５５ｂ上
に、さらにシリコン酸化膜５５ｃが形成されている。こ
のシリコン酸化膜５５ａ，５５ｃおよびシリコン窒化膜
５５ｂによって層間絶縁膜（ＯＮＯ膜）５５が構成され
ている。

【００２４】周辺回路部は、メモリセルマトリックス
（メモリセルアレイ）１００に形成されたメモリトラン
ジスタの動作制御を行なうための部分であり、種々の回
路が形成されている。そして、この周辺回路部に形成さ
れるトランジスタの中には、５Ｖの電圧のみを制御する
５Ｖ系のトランジスタと、フラッシュメモリの書込ある
いは消去時に用いられる高電圧（１０〜１５Ｖ）を制御
するための高耐圧系トランジスタとが形成される。

【００２５】これらの２種類のトランジスタに印加され
る電圧は異なるため、それぞれのトランジスタのゲート
絶縁膜も異なる厚みを有するものとなっている。たとえ
ば、ゲート絶縁膜としてシリコン酸化膜を用いた場合に
は、５Ｖ系トランジスタにおけるゲート絶縁膜の膜厚
は、約１５０Å程度の膜厚が必要であり、高耐圧系トラ
ンジスタのゲート絶縁膜の厚みは、約３００Å程度の膜
厚が必要である。このように、周辺回路部には、２種類
の膜厚を有するゲート絶縁膜を備えたトランジスタを形
成する必要がある。そこで、以下に、図１７〜図２０を
用いて、従来のこのような２種類のゲート絶縁膜を有す
る各トランジスタの形成方法について説明する。

【００２６】図１７を参照して、上記の層間絶縁膜５５
上に、５Ｖ系トランジスタ形成領域と高耐圧トランジス
タ形成領域とを露出するようにパターニングされたレジ
スト７０を形成する。そして、このレジスト７０をマス
クとしてエッチングを行なうことによって、５Ｖ系トラ
ンジスタ形成領域あるいは高耐圧トランジスタ形成領域
に形成された層間絶縁膜５５を除去する。そして、図１
８に示されるように、５Ｖ系トランジスタ形成領域およ
び抗耐圧系トランジスタ形成領域に、約３００Å程度の
膜厚を有する酸化膜を熱酸化法によって形成する。

【００２７】次に、図１９に示されるように、５Ｖ系ト
ランジスタ形成領域のみを露出するようにレジストパタ
ーン７２を形成する。そして、このレジストパターン７
２をマスクとして、弗酸などを用いたウェットエッチン
グを行なうことによって、５Ｖ系トランジスタ形成領域
における酸化膜７１を除去する。その後、図２０に示さ
れるように、５Ｖ系トランジスタ形成領域に、約１５０
Å程度の膜厚を有する酸化膜を熱酸化法によって形成す
る。それにより、２種類の酸化膜７１，７３が形成され
ることになる。

【００２８】そして、図２１に示されるように、上記の
酸化膜７１，７３上および層間絶縁膜５５上に、第２の
ポリシリコン層５６を形成する。このとき、メモリセル
マトリックス１００内においても、第２のポリシリコン
層５６は形成されている。この第２のポリシリコン層５
６が、コントロールゲート電極５６として機能すること
になる。なお、上記の説明で用いた図１６〜図２１に示
されたそれぞれの膜の膜厚は、説明の便宜上、いくぶん
か厚くなっているが、他の図に示された部分と同一の番
号が付された部分は、同一部分を表わしていると解釈さ
れるべきである。

【００２９】以上のように、第２のポリシリコン層５６
が形成された後、メモリセルマトリックス１００内にお
けるこの第２のポリシリコン層５６上にレジスト５７ｂ
を堆積する。そして、図２２に示されるように、フォト
リソグラフィを用いて、横方向（ワード線方向）に一定
のピッチで線状にレジスト５７ｂをパターニングした
後、このレジスト５７ｂをマスクとして、第２のポリシ
リコン層５６、層間絶縁層５５および第１のポリシリコ
ン層５４に異方性エッチングを施す。その結果、第１の
ポリシリコン層５４によってフローティングゲート電極
５４が形成され、第２のポリシリコン層５６によってコ
ントロールゲート電極５６が形成される。

【００３０】次に、図２３に示されるように、メモリセ
ルにおけるドレイン拡散領域６０となる領域をレジスト
５７ｃで覆う。そして、このレジスト５７ｃをマスクと
して、ソース拡散領域５８となる領域に、ひ素（Ａｓ）
を注入し、さらに、図２４に示されるように、リン
（Ｐ）を注入する。それにより、ソース拡散領域５８を
形成する。その結果、ソース拡散領域５８は、ひ素（Ａ
ｓ）の注入によるｎ⁺型不純物拡散領域５８ａとリン
（Ｐ）の注入によるｎ^-型不純物拡散領域５８ｂとで構
成されることになる。

【００３１】次に、図２５に示されるように、メモリセ
ルのソース拡散領域５８をレジスト５９で覆う。そし
て、ドレイン拡散領域６０となる領域に、ひ素（Ａｓ）
を注入しさらに、図２６に示されるように、書込特性改
善のためのｐ⁺型不純物拡散領域６０ｂ形成のためのボ
ロン（Ｂ）を、斜め４５度回転イオン注入法を用いて、
たとえば５０ＫｅＶ，３×１０^{1 3}／ｃｍ²の条件で注
入することにより、ドレイン拡散領域６０を形成する。
その結果、ドレイン拡散領域６０は、ひ素（Ａｓ）注入
によるｎ⁺型不純物拡散領域６０ａとボロン（Ｂ）注入
によるｐ⁺型不純物拡散領域６０ｂとで構成されている
ことになる。

【００３２】その後、図２７に示されるように、レジス
ト５９を除去した後、膜厚１５００Å程度の酸化膜を形
成し、異方性エッチングを行なうことによって、フロー
ティングゲート電極５６およびコントロールゲート電極
５４の側面に側壁酸化膜６１を形成する。そして、図２
８に示されるように、酸化膜６２を全面に形成し、さら
にこの酸化膜６２の上に窒化膜６３を形成する。

【００３３】その後、図２９に示されるように、窒化膜
６３上に層間平坦化膜６４を形成し、その上にレジスト
６５を堆積する。このレジスト６５をパターニングする
ことによって開口部６６を形成する。そして、パターニ
ングされたレジスト６５をマスクとして等方性エッチン
グを行なうことによって層間平坦化膜６４にテーパ形状
の凹部６７を形成する。その後、図３０に示されるよう
に、レジスト６５をマスクとして異方性エッチングを行
なうことによって、ドレイン拡散領域６０上に開口部を
形成する。

【００３４】次に、図３１を参照して、開口したドレイ
ン拡散領域６０上にチタン膜６８を形成し、そのチタン
膜６８上にアルミニウム合金膜６９ａを形成する。そし
て、フォトリソグラフィと化学処理とによって、チタン
膜６８およびアルミニウム合金膜６９ａをパターニング
することにより、ドレイン拡散領域６０と電気的に接続
されたビット線６９が形成される。

【００３５】

【発明が解決しようとする課題】以上の工程を経て、従
来のフラッシュメモリは形成されていたが、この従来の
フラッシュメモリの形成工程には、次に説明するような
問題点があった。

【００３６】上述したように、従来のフラッシュメモリ
における周辺回路部においては、上記のような２種類の
ゲート酸化膜７１，７３を形成しなければならなかっ
た。すなわち、このように２種類のゲート酸化膜７１，
７３を形成するために、少なくとも２回のフォトリソグ
ラフィ工程、２回のエッチング工程および２回の熱酸化
処理工程が必要であった。そのため、工程が煩雑なもの
となっていた。

【００３７】そこで、層間絶縁膜（ＯＮＯ膜）５５をゲ
ート絶縁膜として用いることができれば、工程は簡略化
され得るものと考えられる。しかし、従来一般に用いら
れてきた層間絶縁膜（ＯＮＯ膜）５５は、トランジスタ
のゲート絶縁膜として用いるには不都合な点を有してい
た。図３２は、従来の層間絶縁膜（ＯＮＯ）膜５５をゲ
ート絶縁膜とした場合のトランジスタを示す説明図であ
る。

【００３８】図３２を参照して、従来からゲート絶縁膜
として一般に用いられている層間絶縁膜（ＯＮＯ膜）５
５は、膜厚がｔ１１であるシリコン酸化膜５５ａと、膜
厚がｔ１２であるシリコン窒化膜５５ｂと、膜厚がｔ１
３であるシリコン酸化膜５５ｃとで構成されている。そ
して、従来の層間絶縁膜（ＯＮＯ）膜５５においては、
ｔ１１＝約１００Å，ｔ１２＝約１００Å，ｔ１３＝約
１００Å程度である。これは、層間絶縁膜（ＯＮＯ）膜
５５が、誘電体膜として機能し、かつフローティングゲ
ート電極５４とコントロールゲート電極５６との間の絶
縁耐圧に耐え得ることを考慮してこのような値に設定さ
れている。

【００３９】そして、このままの状態の層間絶縁膜（Ｏ
ＮＯ）膜５５をゲート絶縁膜として使用した場合には、
次のような問題点が生じることになる。シリコン窒化膜
５５ｂには、電荷が蓄積されやすいといえる。したがっ
て、上記のような厚みを有するシリコン窒化膜５５ｂに
は、比較的多くの電荷が蓄積される。そのため、トラン
ジスタゲート絶縁膜の一部として用いた場合には、その
トランジスタのしきい値電圧を大きく変動させてしまう
という問題点が生じることとなる。したがって、従来の
ままの層間絶縁膜（ＯＮＯ）膜５５では、ゲート絶縁膜
として用いることができなかった。その結果、周辺回路
部にトランジスタを形成する際には、この層間絶縁膜
（ＯＮＯ）膜５５を除去しなければならず、上記のよう
な煩雑な工程を強いられることになっていた。

【００４０】この発明は、上記のような課題を解決する
ためになされたものであり、製造工程を削減し、かつ周
辺回路部に形成されるトランジスタの性能をも向上させ
得る構造を有する、電気的に書込および消去可能な半導
体記憶装置およびその製造方法を提供することを目的と
する。

【００４１】

【課題を解決するための手段】この発明に基づく半導体
記憶装置は、情報を記憶するためのメモリセルアレイ部
と、このメモリセルアレイ部の動作制御を行なうための
周辺回路部とを有する半導体記憶装置を前提とする。そ
して、この半導体記憶装置は、主表面を有する第１導電
型の半導体基板と、この半導体基板の主表面におけるメ
モリセルアレイ部に、第１のチャネル領域を規定するよ
うに形成された第２導電型の一対の不純物領域と、この
第１のチャネル領域上に第１の絶縁膜を介して形成され
た第１導電層と、第１導電層上に形成された第２の絶縁
膜と、第２の絶縁膜上に形成された第２導電層と、半導
体基板の主表面における周辺回路部に第２のチャネル領
域を規定するように形成された第２導電型の一対の不純
物領域と、この第２のチャネル領域上に形成され、第２
の絶縁膜と同じ材質かつ同じ厚みである第３の絶縁膜
と、第３の絶縁膜上に形成され、第２導電層と同じ材質
かつ同じ厚みである第３導電層とを備えている。

【００４２】上記の第２および第３の絶縁膜は、好まし
くは、シリコン酸化膜とシリコン窒化膜との複合構造と
なっている。また、第２および第３の絶縁膜は、さらに
好ましくは、第１のシリコン酸化膜と、この第１のシリ
コン酸化膜上に形成されたシリコン窒化膜と、シリコン
窒化膜上に形成された第２のシリコン酸化膜とを備えて
いる。そして、さらに好ましくは、上記のシリコン窒化
膜の膜厚は、上記の第２および第３の絶縁膜の膜厚の１
３％〜３０％の膜厚である。

【００４３】この発明に基づく半導体記憶装置の製造方
法によれば、まず、第１導電型の半導体基板の主表面に
おけるメモリセルアレイ部に、第１のチャネル領域を規
定するように第２導電型の一対の不純物領域を形成す
る。そして、半導体基板の主表面にけおる周辺回路部
に、第２のチャネル領域を規定するように第２導電型の
一対の不純物領域を形成する。そして、第１のチャネル
領域上に第１の絶縁膜を介して第１導電層を形成し、第
１導電層上および第２のチャネル領域上に、同じ材質か
つ同じ膜厚である第２および第３の絶縁膜を同時に形成
する。そして、第２の絶縁膜上に第２導電層を形成し、
第３の絶縁膜上に、第２導電層と同じ材質かつ同じ膜厚
である第３導電層を形成する。

【００４４】上記の第２および第３の絶縁膜は、第１の
シリコン酸化膜と、第１のシリコン酸化膜上に形成され
たシリコン窒化膜と、このシリコン窒化膜上に形成され
た第２のシリコン酸化膜とを有している。第２および第
３の絶縁膜の形成工程においては、好ましくは、まず、
熱酸化法を用いて第１のシリコン酸化膜を形成する。そ
して、この第１のシリコン酸化膜上に、気相成長法を用
いてシリコン窒化膜を形成する。そして、このシリコン
窒化膜上に、気相成長法を用いて第２のシリコン酸化膜
を形成する。

【００４５】

【作用】この発明に基づく半導体記憶装置は、メモリセ
ルアレイ部内に形成された第２の絶縁膜と、周辺回路部
に形成された第３の絶縁膜とが同じ材質かつ同じ厚みで
あるように形成されている。このとき、この第２の絶縁
膜は、メモリセルアレイ部内における誘電体膜として機
能し、第３の絶縁膜は、周辺回路部においてゲート絶縁
膜として機能することになる。すなわち、第２および第
３の絶縁膜は、メモリセルにおける誘電体膜と、周辺回
路部における高耐圧トランジスタのゲート絶縁膜との双
方の機能を果たし得るように形成されることになる。

【００４６】そのためには、第２および第３の絶縁膜に
おける電荷が蓄積されやすい部分を、誘電体膜としての
機能を損なわない範囲内で小さく（薄く）する必要があ
る。それにより、実質的に、この第２および第３の絶縁
膜の膜厚を従来に比べて薄くすることが可能となる。そ
れにより、この第２および第３の絶縁膜の誘電体膜とし
ての機能を損なうことなく、ゲート絶縁膜としても使用
でき、かつゲート絶縁膜の膜厚を薄くすることができ
る。その結果、その高耐圧トランジスタの性能をも向上
させることが可能となる。

【００４７】この発明に基づく半導体記憶装置の製造方
法によれば、上記の第２の絶縁膜と第３の絶縁膜とを同
一工程で形成することか可能となる。それにより、従来
必要であった２回のフォトリソグラフィ工程、２回のエ
ッチング工程および２回の熱酸化工程を、１回のフォト
リソグラフィ工程、１回のエッチング工程および１回の
熱酸化工程とすることが可能となる。それにより、工程
を削減することが可能となる。

【００４８】

【実施例】以下、この発明に基づく一実施例におけるフ
ラッシュメモリについて、図１〜図７を用いて説明す
る。図１は、この発明に基づいて形成されたフラッシュ
メモリの周辺回路部の一部断面を示す断面図である。図
２は、この発明に基づいて形成されたフラッシュメモリ
のメモリセル部の一部断面を示す断面図である。

【００４９】図１を参照して、この発明に基づくフラッ
シュメモリは、その周辺回路部においては、ｐ型シリコ
ン基板１主表面に、所定間隔を隔てて素子分離酸化膜２
が形成されている。そして、図１においては、２つの活
性領域が示されており、一方が５Ｖ系トランジスタ形成
領域となり、他方が高耐圧トランジスタ形成領域とな
る。そして、５Ｖ系トランジスタ形成領域には、その膜
厚が約１５０Å程度である熱酸化膜からなるゲート絶縁
膜１１が形成されている。高耐圧トランジスタ形成領域
においては、ｐ型シリコン基板１上に層間絶縁膜（ＯＮ
Ｏ膜）５が形成されている。この層間絶縁膜５およびゲ
ート絶縁膜１１上に、第２の多結晶シリコン層６が形成
されている。この第２の多結晶シリコン層６が、各トラ
ンジスタのゲート電極として機能することとなる。

【００５０】一方、メモリセル部においては、ｐ型シリ
コン基板１主表面上には、１００Å程度の膜厚のゲート
絶縁膜３が形成されており、このゲート絶縁膜３上に、
第１の多結晶シリコン層４が形成されている。この第１
の多結晶シリコン層４がフローティングゲート電極とし
て機能することになる。この第１の多結晶シリコン層４
上には、層間絶縁膜（ＯＮＯ膜）５が形成されており、
この層間絶縁膜５上には、第２の多結晶シリコン層６が
形成されている。この第２の多結晶シリコン層６がコン
トロールゲート電極として機能することとなる。この第
２の多結晶シリコン層６上には、絶縁膜７が形成され、
この絶縁膜７上には、ビット線となるアルミニウム配線
層８が形成されている。

【００５１】上記のように、この発明に基づいて形成さ
れたフラッシュメモリにおいては、メモリセル部におい
て誘電体膜として機能する層間絶縁膜５を、周辺回路部
における高耐圧トランジスタのゲート絶縁膜として用い
ている。このように、層間絶縁膜５をゲート絶縁膜とし
て用いるためには、前述のように、従来から一般に用い
られてきた層間絶縁膜（ＯＮＯ膜）５５のままでは使用
することができない。そこで、図３を用いて、高耐圧ト
ランジスタのゲート絶縁膜として層間絶縁膜５を使用し
た場合について詳しく説明する。図３は、ゲート絶縁膜
として層間絶縁膜５を用いたトランジスタを示す拡大断
面図であり、図１におけるＡ−Ａ線に沿って見た断面を
示す図である。

【００５２】図３を参照して、ｐ型シリコン基板１の主
表面には、このトランジスタのソース／ドレイン領域と
なるｎ型不純物領域９ａ，９ｂがチャネル領域を規定す
るように形成されている。そして、このチャネル領域上
には、膜厚ｔ１のシリコン酸化膜５ａが形成されてお
り、このシリコン酸化膜５ａ上には、膜厚ｔ２であるシ
リコン窒化膜５ｂが形成されている。このシリコン窒化
膜５ｂ上には膜厚ｔ３であるシリコン酸化膜５ｃが形成
されている。これらのシリコン酸化膜５ａ，５ｃおよび
シリコン窒化膜５ｂで層間絶縁膜（ＯＮＯ膜）５が構成
されている。そして、この層間絶縁膜５上には、このト
ランジスタのゲート電極となる第２の多結晶シリコン層
６が形成されている。

【００５３】以上のような構成を有するトランジスタに
おいて、ゲート絶縁膜として機能する層間絶縁膜５に求
められる条件としては、シリコン酸化膜５ａ，５ｃが電
子を通過させにくい良質の膜であること、シリコン窒化
膜５ｂは電荷が蓄積されやすいためその蓄積される電荷
量低減のために膜厚を薄くすることなどが挙げられる。
これらの点を考慮して、本発明においては、たとえば１
００Å程度の膜厚を有するシリコン酸化膜５ａと、５０
Å程度の膜厚を有するシリコン窒化膜５ｂと、１００Å
程度の膜厚を有するシリコン酸化膜５ｃとで層間絶縁膜
５が構成されている。

【００５４】そして、シリコン酸化膜５ａ，５ｃは、良
質の膜、たとえば熱酸化膜などであることか好ましい。
しかし、ｐ型シリコン基板１上に形成されるシリコン酸
化膜５ａは熱酸化膜とすることは可能であるが、シリコ
ン窒化膜５ｂ上に形成されるシリコン酸化膜５ｃは、シ
リコン窒化膜５ｂが酸化されにくい膜であるため熱酸化
膜にすることは困難である。したがって、ＣＶＤ法を用
いてシリコン酸化膜５ｃは形成することとしている。ま
た、シリコン酸化膜５ａ，５ｃの膜厚に関しても、その
膜質が良質のものであるならば、１００Åより薄くする
ことも可能である。さらに、シリコン窒化膜５ｂに関し
ては、その膜厚は、好ましくは、３０Å〜９０Å程度で
ある。したがって、シリコン酸化膜５ａ，５ｃの膜厚を
それぞれ１００Åとした場合には、シリコン窒化膜５ｂ
の膜厚は層間絶縁膜（ＯＮＯ膜）５の膜厚に対して１３
〜３０％の割合となるが、シリコン酸化膜５ａ，５ｃの
膜厚を減少させた場合には、その割合は増加するといえ
る。

【００５５】以上のように、層間絶縁膜（ＯＮＯ膜）５
におけるシリコン窒化膜５ｂの膜厚を薄くし、シリコン
酸化膜５ａの膜質を向上させることによって、層間絶縁
膜５を高耐圧トランジスタのゲート絶縁膜として用いる
ことが可能となる。また、このようにゲート絶縁膜とし
て層間絶縁膜（ＯＮＯ膜）５を用いた場合、シリコン窒
化膜５ｂの膜厚を薄くすることによって、層間絶縁膜
（ＯＮＯ膜）５自体の膜厚を小さくすることが可能とな
る。具体的には、従来１０Ｖ程度の電圧が印可されるト
ランジスタに必要なゲート絶縁膜の膜厚は、ゲート絶縁
膜としてシリコン酸化膜のみを用いた場合には、従来例
で説明したように、約３００Å程度の厚みが必要であっ
たが、層間絶縁膜（ＯＮＯ膜）５を用いることにより、
この場合であれば、約２５０Å程度薄くすることが可能
となる。それにより、そのトランジスタ自体の性能を向
上させることも可能となる。なお、上述の層間絶縁膜５
は、３層構造のものとしたが、シリコン窒化膜とシリコ
ン酸化膜との複合構造であり、誘電体膜とゲート絶縁膜
との機能を備えていれば、３層構造以外の構造を有する
ものであってもよい。

【００５６】次に、この発明に基づくフラッシュメモリ
の製造方法について説明する。なお、従来と同様の製造
工程については適宜その説明を省略するものとする。ま
た、特に言及しない限りは、フラッシュメモリの構造お
よび製造方法は、従来例で説明したフラッシュメモリの
構造および製造方法と同様のものであるとする。

【００５７】図４〜図７は、本発明の特徴的な製造工程
を順次示す断面図であり、従来例で示した図１６〜図２
１に対応する断面を示す図である。まず、従来と同様の
工程を経てメモリセル部にフローティングゲート電極と
なる第１の多結晶シリコン層４を形成する。そして、図
４を参照して、この第１の多結晶シリコン層４上および
周辺回路部に、たとえば熱酸化法を用いて、膜厚１００
Å程度のシリコン酸化膜５ａを形成する。そして、この
シリコン酸化膜５ａ上に、ＣＶＤ法などを用いて、膜厚
３０Å〜９０Å程度のシリコン窒化膜５ｂを形成する。
このシリコン窒化膜５ｂ上に、たとえばＣＶＤ法などを
用いて、膜厚１００Å程度のシリコン酸化膜５ｃを形成
する。このシリコン酸化膜５ａ，５ｃおよびシリコン窒
化膜５ｂによって、層間絶縁膜（ＯＮＯ膜）５が構成さ
れている。

【００５８】次に、図５および図６を参照して、周辺回
路部における５Ｖ系トランジスタ形成領域を露出させる
ように、レジストパターン１０を形成する。そして、こ
のレジストパターン１０をマスクとして用いて、５Ｖ系
トランジスタ形成領域における層間絶縁膜５を、ウェッ
トエッチングあるいはウェットエッチングとドライエッ
チングとの組合せによって除去する。

【００５９】その後、図７に示されるように、熱酸化法
を用いて、５Ｖ系トランジスタ形成領域に、１５０Å程
度の膜厚を有するゲート絶縁膜１１を形成する。そし
て、このゲート絶縁膜１１上および層間絶縁膜５上に第
２の多結晶シリコン層６が形成されることになる。これ
以後は、従来例と同様の工程を経て、フラッシュメモリ
が形成されることになる。

【００６０】以上のようにこの発明に基づく製造方法に
よれば、従来のように、高耐圧系トランジスタ形成領域
に、ゲート絶縁膜として機能するシリコン酸化膜を形成
する工程を省略することは可能となる。それにより、こ
の高耐圧トランジスタ形成領域にゲート絶縁膜としての
シリコン酸化膜を形成するための種々の工程、熱酸化工
程、リソグラフィ工程およびエッチング工程を省略する
ことが可能となる。

【００６１】

【発明の効果】以上のように、この発明によれば、メモ
リセル部内における、誘電体膜として機能する第２の絶
縁膜を、周辺回路部における高耐圧トランジスタのゲー
ト絶縁膜とすることが可能となる。それにより、工程短
縮が可能となり、かつフォトリソグラフィのためのマス
ク枚数をも低減させることが可能となる。すなわち、製
造コストを低減させることが可能となる。また、上記の
第２の絶縁膜をゲート絶縁膜として使用するために、そ
の第２の絶縁膜の膜厚を薄くしている。それにより、そ
のトランジスタの性能をも向上させることが可能とな
る。すなわち、製造コストを低減させ、かつ高性能な半
導体記憶装置を提供することが可能となる。

【図面の簡単な説明】

【図１】この発明に基づくフラッシュメモリにおける周
辺回路部の一部断面を示す断面図である。

【図２】この発明に基づくフラッシュメモリにおけるメ
モリセル部の一部断面を示す断面図である。

【図３】図１におけるＡ−Ａ線に沿って見た断面図であ
る。

【図４】この発明に基づくフラッシュメモリの製造工程
における第４工程を示す断面図である。

【図５】この発明に基づくフラッシュメモリの製造工程
における第５工程を示す断面図である。

【図６】この発明に基づくフラッシュメモリの製造工程
における第６工程を示す断面図である。

【図７】この発明に基づくフラッシュメモリの製造工程
における第７工程を示す断面図である。

【図８】従来のフラッシュメモリの一般的な構成を示す
ブロック図である。

【図９】従来のフラッシュメモリにおけるメモリセルマ
トリックスを示す等価回路図である。

【図１０】従来のフラッシュメモリを示す平面概略図で
ある。

【図１１】図１０におけるＤ−Ｄ線に沿って見た断面図
である。

【図１２】従来のフラッシュメモリの製造工程における
第１工程を示す断面図である。

【図１３】従来のフラッシュメモリの製造工程における
第２工程を示す断面図（Ｉ），（ＩＩ）である。

【図１４】従来のフラッシュメモリの製造工程における
第３工程を示す断面図（Ｉ），（ＩＩ）である。

【図１５】従来のフラッシュメモリの製造工程における
第４工程を示すメモリセル部の断面図である。

【図１６】従来のフラッシュメモリの製造工程における
第４工程を示す周辺回路部の断面図である。

【図１７】従来のフラッシュメモリの製造工程における
第５工程を示す断面図である。

【図１８】従来のフラッシュメモリの製造工程における
第６工程を示す断面図である。

【図１９】従来のフラッシュメモリの製造工程における
第７工程を示す断面図である。

【図２０】従来のフラッシュメモリの製造工程における
第８工程を示す断面図である。

【図２１】従来のフラッシュメモリの製造工程における
第９工程を示す断面図である。

【図２２】従来のフラッシュメモリの製造工程における
第１０工程を示す断面図である。

【図２３】従来のフラッシュメモリの製造工程における
第１１工程を示す断面図である。

【図２４】従来のフラッシュメモリの製造工程における
第１２工程を示す断面図である。

【図２５】従来のフラッシュメモリの製造工程における
第１３工程を示す断面図である。

【図２６】従来のフラッシュメモリの製造工程における
第１４工程を示す断面図である。

【図２７】従来のフラッシュメモリの製造工程における
第１５工程を示す断面図である。

【図２８】従来のフラッシュメモリの製造工程における
第１６工程を示す断面図である。

【図２９】従来のフラッシュメモリの製造工程における
第１７工程を示す断面図である。

【図３０】従来のフラッシュメモリの製造工程における
第１８工程を示す断面図である。

【図３１】従来のフラッシュメモリの製造工程における
第１９工程を示す断面図である。

【図３２】従来の層間絶縁膜（ＯＮＯ膜）をゲート絶縁
膜として用いた場合のトランジスタを示す断面模式図で
ある。

【符号の説明】

１，５１ｐ型シリコン基板２，５２素子分離酸化膜３，１１，５３ゲート絶縁膜４第１の多結晶シリコン層５，５５層間絶縁膜（ＯＮＯ膜）５ａ，５ｃ，５５ａ，５５ｃシリコン酸化膜５ｂ，５５ｂシリコン窒化膜６第２の多結晶シリコン層

───────────────────────────────────────────────────── フロントページの続き (72)発明者福本敦兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者九ノ里勇一兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】情報を記憶するためのメモリセルアレイ
部と、前記メモリセルアレイ部の動作制御を行なうための周辺
回路部と、を有する、電気的に書込および消去可能な半導体記憶装
置であって、主表面を有する第１導電型の半導体基板と、前記半導体基板の主表面における前記メモリセルアレイ
部に、第１のチャネル領域を規定するように形成された
第２導電型の一対の不純物の領域と、前記第１のチャネル領域上に第１の絶縁膜を介して形成
された第１導電層と、前記第１導電層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２導電層と、前記半導体基板の主表面における前記周辺回路部に、第
２のチャネル領域を規定するように形成された第２導電
型の一対の不純物領域と、前記第２のチャネル領域上に形成され、前記第２の絶縁
膜と同じ材質かつ同じ厚みである第３の絶縁膜と、前記第３の絶縁膜上に形成され、前記第２導電層と同じ
材質かつ同じ厚みである第３導電層と、を備えた、電気的に書込および消去可能な半導体記憶装
置。
【請求項２】前記第２および第３の絶縁膜は、シリコ
ン酸化膜とシリコン窒化膜との複合構造となっている、
請求項１に記載の電気的に書込および消去可能な半導体
記憶装置。
【請求項３】前記第２および第３の絶縁膜は、第１の
シリコン酸化膜と、前記第１のシリコン酸化膜上に形成
されたシリコン窒化膜と、前記シリコン窒化膜上に形成
された第２のシリコン酸化膜とを備えている、請求項１
に記載の電気的に書込および消去可能な半導体記憶装
置。
【請求項４】前記シリコン窒化膜の膜厚は、前記第２
および第３の絶縁膜の膜厚の１３％〜３０％である、請
求項３に記載の電気的に書込および消去可能な半導体記
憶装置。
【請求項５】情報を記憶するためのメモリセルアレイ
部と、前記メモリセルアレイ部の動作制御を行なうための周辺
回路部と、を有する、電気的に書込および消去可能な半導体記憶装
置の製造方法であって、第１導電型の半導体基板の主表面における前記メモリセ
ルアレイ部に、第１のチャネル領域を規定するように第
２導電型の一対の不純物領域を形成する工程と、前記半導体基板の主表面における周辺回路部に、第２の
チャネル領域を規定するように第２導電型の一対の不純
物領域を形成する工程と、前記第１のチャネル領域上に第１の絶縁膜を介して第１
導電層を形成する工程と、前記第１導電層上および前記第２のチャネル領域上に、
同じ材質かつ同じ膜厚である第２および第３の絶縁膜を
同時に形成する工程と、前記第２の絶縁膜上に第２導電層を形成する工程と、前記第３の絶縁膜上に、前記第２導電層と同じ材質かつ
同じ膜厚である第３導電層を形成する工程と、を備えた電気的に書込および消去可能な半導体記憶装置
の製造方法。
【請求項６】前記第２および第３の絶縁膜は、第１の
シリコン酸化膜と、前記第１のシリコン酸化膜上に形成
されたシリコン窒化膜と、前記シリコン窒化膜上に形成
された第２のシリコン酸化膜とを有しており、前記第２および第３の絶縁膜の形成工程は、熱酸化法を用いて前記第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜上に気相成長法を用いて前記
シリコン窒化膜を形成する工程と、前記シリコン窒化膜上に気相成長法を用いて前記第２の
シリコン酸化膜を形成する工程と、を含む請求項５に記載の電気的に書込および消去可能な
半導体記憶装置の製造方法。