JPH07221208A

JPH07221208A - 浮遊ゲート型不揮発性半導体記憶装置

Info

Publication number: JPH07221208A
Application number: JP6035478A
Authority: JP
Inventors: Takashi Shimada; 喬島田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-02-08
Filing date: 1994-02-08
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】データを書き込む際に浮遊ゲートから制御ゲ
ートへキャリアが引き抜かれることを防止し、且つデー
タを読み出す際に消去状態であると誤認されることを防
止する。【構成】書き込み電圧が低くても、閾値電圧の低いチ
ャネル領域２１ａでデータの書き込みを行うことができ
る。一方、チャネル領域２１ａは、閾値電圧の高いチャ
ネル領域２１ｂとソース１２／ドレイン１３間で直列に
配置されているので、データの過消去によってチャネル
領域２１ａがデプレション型になっても、チャネル領域
２１ｂをエンハンスメント型にしてメモリセルをエンハ
ンスメント型にすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、ファウラ−ノルド
ハイムトンネルによってデータの書き込み及び消去を行
う浮遊ゲート型不揮発性半導体記憶装置に関するもので
ある。

【０００２】

【従来の技術】図６は、ＮＯＲ型の浮遊ゲート型不揮発
性半導体記憶装置におけるメモリセルアレイの等価回路
を示している。このメモリセルアレイでは、メモリセル
Ｍ₁₁〜Ｍ₂₂が行列状に配置されており、各メモリセルＭ
₁₁〜Ｍ₂₂の制御ゲートになっているワード線Ｗ₁、Ｗ₂
が行方向に延在している。また、各メモリセルＭ₁₁〜Ｍ
₂₂のソースに接続されているソース線Ｓ₁、Ｓ₂と、ド
レインに接続されているビット線Ｂ₁、Ｂ₂とが、列方
向に延在している。

【０００３】図７は、ｎチャネル型のメモリセルの構成
及び動作とＶ_G−Ｉ_D特性とを示している。このメモリ
セルでは、図７（ａ）（ｂ）に示す様に、ｐ型の半導体
基板１１中にｎ⁺型のソース１２及びドレイン１３が形
成されている。また、半導体基板１１上にゲート絶縁膜
１４を介して浮遊ゲート１５が形成されており、浮遊ゲ
ート１５上に容量結合用の絶縁膜１６を介して制御ゲー
ト１７が積層されている。従って、半導体基板１１のう
ちでソース１２とドレイン１３との間がチャネル領域２
１になっている。

【０００４】この様なメモリセルアレイ中の例えばメモ
リセルＭ₁₁にデータを書き込むためには、図７（ａ）中
及び次の表１に示す様な電圧を印加し、メモリセルＭ₁₁
のチャネル領域２１にｎ型のチャネル２２を形成して、
ファウラ−ノルドハイムトンネルによって、チャネル２
２からゲート絶縁膜１４を介して浮遊ゲート１５へ電子
を注入する。

【０００５】

【表１】なお、Ｖ_W＞Ｖ_S、Ｖ_Gである。

【０００６】また、メモリセルＭ₁₁のデータを消去する
ためには、図７（ｂ）中に示す様な電圧を印加し、ファ
ウラ−ノルドハイムトンネルによって、浮遊ゲート１５
からゲート絶縁膜１４を介して半導体基板１１へ電子を
引き抜く。

【０００７】上述の様なデータの書き込みを行うと、図
７（ｃ）に示す様に、メモリセルＭ₁₁の閾値電圧Ｖ
_th（−Ｑ）は、浮遊ゲート１５に電子が注入されていな
い初期値の閾値電圧Ｖ_th（０）よりもΔＶ_thだけ高くな
る。しかし、データの消去を行うと、浮遊ゲート１５に
正孔が注入される過消去が一般に生じて、閾値電圧Ｖ_th
（＋Ｑ）は初期値の閾値電圧Ｖ_th（０）よりもΔＶ_th´
だけ低くなる。

【０００８】

【発明が解決しようとする課題】ところが、上述の様に
メモリセルＭ₁₁にデータを書き込む際には、メモリセル
Ｍ₁₁とワード線Ｗ₁つまり制御ゲート１７を共有してい
るメモリセルＭ₁₂の絶縁膜１６にも正の電界が印加され
る。このため、メモリセルＭ₁₂にデータが書き込まれて
いると、図８に示す様に、このメモリセルＭ₁₂の浮遊ゲ
ート１５から絶縁膜１６を介して制御ゲート１７へ電子
が引き抜かれる。そして、これを繰り返すと、メモリセ
ルＭ₁₂の閾値電圧Ｖ_th（−Ｑ）が低下して遂には読み出
し電圧Ｖ_R以下になり、メモリセルＭ₁₂が消去状態に反
転する可能性がある。

【０００９】そこで、書き込み状態の閾値電圧Ｖ_th（−
Ｑ）を高くしようとすると、書き込み電圧Ｖ_Wを高くす
る必要があり、その結果、Ｖ_W−Ｖ_Sが大きくなって、
絶縁膜１６に印加される電界が高くなる。従って、上述
の様にメモリセルＭ₁₂の浮遊ゲート１５から制御ゲート
１７へ電子が引き抜かれて書き込み状態から消去状態に
反転する現象が、却って生じ易くなる。

【００１０】これとは逆に、書き込み状態の閾値電圧Ｖ
_th（−Ｑ）を低くすることも考えられるが、ΔＶ_thが一
定であるとすると、Ｖ_th（−Ｑ）を低くするためには、
Ｖ_th（０）を低くする必要がある。しかし、Ｖ_th（０）
を低くすると、消去状態の閾値電圧Ｖ_th（＋Ｑ）も低く
なり、メモリセルＭ₁₂がデプレション型になる。

【００１１】この結果、例えば、メモリセルＭ₂₂に対す
る読み出し動作において、メモリセルＭ₂₂に記憶されて
いるデータに関係なく、メモリセルＭ₁₂を介してソース
線Ｓ₂とビット線Ｂ₂との間に常に電流が流れて、メモ
リセルＭ₂₂が消去状態であると誤認される可能性があ
る。

【００１２】一方、上述の様にメモリセルＭ₁₁にデータ
を書き込む際には、メモリセルＭ₁₁とワード線Ｗ₁もソ
ース線Ｓ₁も共有していないメモリセルＭ₂₂では、ゲー
ト絶縁膜１４のうちでソース１２とのオーバラップ部に
印加される電界が強い。

【００１３】このため、メモリセルＭ₂₂にデータが書き
込まれていると、図９に示す様に、このオーバラップ部
を介して、メモリセルＭ₂₂の浮遊ゲート１５からソース
１２へ電子が引き抜かれる。そして、これを繰り返す
と、メモリセルＭ₂₂の閾値電圧Ｖ_th（−Ｑ）が低下して
遂には読み出し電圧Ｖ_R以下になり、メモリセルＭ₂₂が
消去状態に反転する可能性がある。

【００１４】更に、従来のメモリセルＭ₁₁〜Ｍ₂₂では、
ゲート絶縁膜１４の膜厚が一様であるので、これらのメ
モリセルＭ₁₁〜Ｍ₂₂に対する読み出し動作において、ゲ
ート絶縁膜１４のうちでドレイン１３側の部分に印加さ
れる電界が強い。このため、ゲート絶縁膜１４のこの部
分を介して、チャネルホットエレクトロンが浮遊ゲート
１５に注入されて、そのメモリセルＭ₁₁〜Ｍ₂₂が書き込
み状態に反転する可能性がある。

【００１５】

【課題を解決するための手段】請求項１の浮遊ゲート型
不揮発性半導体記憶装置は、浮遊ゲート１５が制御ゲー
ト１７に容量結合され、半導体基板１１中のチャネル２
２からゲート絶縁膜１４を介して前記浮遊ゲート１５へ
キャリアを注入することによってデータを書き込み、前
記浮遊ゲート１５から前記ゲート絶縁膜１４を介して前
記半導体基板１１へ前記キャリアを引き抜くことによっ
て前記データを消去する浮遊ゲート型不揮発性半導体記
憶装置において、前記浮遊ゲート１５に前記キャリアが
注入されていない状態における閾値電圧が互いに異なる
複数の領域２１ａ〜２１ｃからチャネル領域２１が成っ
ていることを特徴としている。

【００１６】請求項２の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１の浮遊ゲート型不揮発性半導体記憶
装置において、前記チャネル領域２１のうちでソース１
２側の第１の領域２１ａ、２１ｃにおける前記閾値電圧
がドレイン１３側の第２の領域２１ｂにおける前記閾値
電圧よりも低いことを特徴としている。

【００１７】請求項３の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１の浮遊ゲート型不揮発性半導体記憶
装置において、前記チャネル領域２１のうちでソース１
２側で且つゲート幅方向の一部の第１の領域２１ａにお
ける前記閾値電圧が前記ソース１２側で且つ前記ゲート
幅方向の残部とドレイン１３側との第２の領域２１ｂに
おける前記閾値電圧よりも低いことを特徴としている。

【００１８】請求項４の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１の浮遊ゲート型不揮発性半導体記憶
装置において、前記チャネル領域２１のうちでソース１
２側とドレイン１３側との中間の第１の領域２１ａにお
ける前記閾値電圧が、ドレイン１３側の第２の領域２１
ｂにおける前記閾値電圧よりも低く、ソース１２側の第
３の領域２１ｃにおける前記閾値電圧以上であり、前記
第３の領域２１ｃにおける前記ゲート絶縁膜１４ｃの膜
厚が少なくとも前記第１の領域２１ａにおける前記ゲー
ト絶縁膜１４ａの膜厚よりも厚いことを特徴としてい
る。

【００１９】請求項５の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１〜４の何れかの浮遊ゲート型不揮発
性半導体記憶装置において、前記容量結合用の間の絶縁
膜１６として高誘電体膜が用いられていることを特徴と
している。

【００２０】請求項６の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１〜５の何れかの浮遊ゲート型不揮発
性半導体記憶装置において、前記ゲート絶縁膜１４のう
ちでドレイン１３側の第１の部分１４ｃにおける膜厚が
少なくともこの第１の部分１４ｃに接している第２の部
分１４ｂにおける膜厚よりも厚いことを特徴としてい
る。

【００２１】

【作用】請求項１の浮遊ゲート型不揮発性半導体記憶装
置では、書き込み電圧Ｖ_Wが低くても、チャネル領域２
１のうちで閾値電圧の低い領域２１ａ、２１ｃにチャネ
ル２２を形成して、データの書き込みを行うことができ
る。このため、浮遊ゲート１５と制御ゲート１７との間
の容量結合用の絶縁膜１６に印加する電界が弱くてよ
く、データを書き込む際に、選択メモリセルＭ₁₁と制御
ゲート１７を共有している非選択メモリセルＭ₁₂の浮遊
ゲート１５から制御ゲート１７へキャリアが引き抜かれ
てこの非選択メモリセルＭ₁₂が消去状態に反転すること
を防止することができる。

【００２２】一方、チャネル領域２１のうちで閾値電圧
の低い領域２１ａ、２１ｃがデータの過消去によってデ
プレション型になっても、閾値電圧の高い領域２１ｂを
エンハンスメント型にしてメモリセルをエンハンスメン
ト型にすることによって、ソース線Ｓ₁、Ｓ₂及びビッ
ト線Ｂ₁、Ｂ₂を共有する他のメモリセルのデータを読
み出す際にこれらのソース線Ｓ₁、Ｓ₂及びビット線Ｂ
₁、Ｂ₂の間に常に電流が流れて当該メモリセルが消去
状態であると誤認されることを防止することができる。

【００２３】請求項２の浮遊ゲート型不揮発性半導体記
憶装置では、チャネル領域２１のうちで閾値電圧の低い
第１の領域２１ａ、２１ｃがソース１２側に配置されて
いるので、書き込み電圧Ｖ_Wが低くても、この第１の領
域２１ａ、２１ｃにチャネル２２を形成して、データの
書き込みを行うことができる。

【００２４】このため、浮遊ゲート１５と制御ゲート１
７との間の容量結合用の絶縁膜１６に印加する電界が弱
くてよく、データを書き込む際に、選択メモリセルＭ₁₁
と制御ゲート１７を共有している非選択メモリセルＭ₁₂
の浮遊ゲート１５から制御ゲート１７へキャリアが引き
抜かれてこの非選択メモリセルＭ₁₂が消去状態に反転す
ることを防止することができる。

【００２５】一方、閾値電圧の低い第１の領域２１ａ、
２１ｃは、閾値電圧の高い第２の領域２１ｂとソース１
２／ドレイン１３間で直列に配置されているので、デー
タの過消去によって第１の領域２１ａ、２１ｃがデプレ
ション型になっても、第２の領域２１ｂをエンハンスメ
ント型にしてメモリセルをエンハンスメント型にするこ
とによって、ソース線Ｓ₁、Ｓ₂及びビット線Ｂ₁、Ｂ
₂を共有する他のメモリセルのデータを読み出す際にこ
れらのソース線Ｓ₁、Ｓ₂及びビット線Ｂ₁、Ｂ₂の間
に常に電流が流れて当該メモリセルが消去状態であると
誤認されることを防止することができる。

【００２６】請求項３の浮遊ゲート型不揮発性半導体記
憶装置では、チャネル領域２１のうちで閾値電圧の低い
第１の領域２１ａにおけるゲート絶縁膜１４ａの膜厚を
薄くすることによって閾値電圧を低くすれば、閾値電圧
の低い第１の領域２１ａがチャネル領域２１のうちでソ
ース１２側で且つゲート幅方向の全体に設けられている
場合に比べて、ゲート絶縁膜１４による容量が小さく
て、書き込み電圧Ｖ_Wが更に低くてよい。

【００２７】このため、浮遊ゲート１５と制御ゲート１
７との間の容量結合用の絶縁膜１６に印加する電界が更
に弱くてよく、データを書き込む際に、選択メモリセル
Ｍ₁₁と制御ゲート１７を共有している非選択メモリセル
Ｍ₁₂の浮遊ゲート１５から制御ゲート１７へキャリアが
引き抜かれてこの非選択メモリセルＭ₁₂が消去状態に反
転することを防止することができる。

【００２８】一方、少なくとも、閾値電圧の低い第１の
領域２１ａは、閾値電圧の高い第２の領域２１ｂとソー
ス１２／ドレイン１３間で直列に配置されているので、
データの過消去によって第１の領域２１ａがデプレショ
ン型になっても、第２の領域２１ｂをエンハンスメント
型にしてメモリセルをエンハンスメント型にすることに
よって、ソース線Ｓ₁、Ｓ₂及びビット線Ｂ₁、Ｂ₂を
共有する他のメモリセルのデータを読み出す際にこれら
のソース線Ｓ₁、Ｓ₂及びビット線Ｂ₁、Ｂ₂の間に常
に電流が流れて当該メモリセルが消去状態であると誤認
されることを防止することができる。

【００２９】請求項４の浮遊ゲート型不揮発性半導体記
憶装置では、チャネル領域２１のうちで閾値電圧の低い
第１及び第３の領域２１ａ、２１ｃがソース１２側に配
置されているので、書き込み電圧Ｖ_Wが低くても、これ
ら第１及び第３の領域２１ａ、２１ｃにチャネル２２を
形成して、データの書き込みを行うことができる。

【００３０】このため、浮遊ゲート１５と制御ゲート１
７との間の容量結合用の絶縁膜１６に印加する電界が弱
くてよく、データを書き込む際に、選択メモリセルＭ₁₁
と制御ゲート１７を共有している非選択メモリセルＭ₁₂
の浮遊ゲート１５から制御ゲート１７へキャリアが引き
抜かれてこの非選択メモリセルＭ₁₂が消去状態に反転す
ることを防止することができる。

【００３１】一方、閾値電圧の低い第１及び第３の領域
２１ａ、２１ｃと閾値電圧の高い第２の領域２１ｂとが
ソース１２／ドレイン１３間で直列に配置されているの
で、データの過消去によって第１及び第３の領域２１
ａ、２１ｃがデプレション型になっても、第２の領域２
１ｂをエンハンスメント型にしてメモリセルをエンハン
スメント型にすることによって、ソース線Ｓ₁、Ｓ₂及
びビット線Ｂ₁、Ｂ₂を共有する他のメモリセルのデー
タを読み出す際にこれらのソース線Ｓ₁、Ｓ₂及びビッ
ト線Ｂ₁、Ｂ₂の間に常に電流が流れて当該メモリセル
が消去状態であると誤認されることを防止することがで
きる。

【００３２】しかも、第３の領域２１ｃにおけるゲート
絶縁膜１４ｃの膜厚が少なくとも第１の領域２１ａにお
けるゲート絶縁膜１４ａの膜厚よりも厚いので、ゲート
絶縁膜１４のうちでソース１２とのオーバラップ部に印
加される電界が弱く、データを書き込む際に、選択メモ
リセルＭ₁₁と制御ゲート１７もソース線Ｓ₁、Ｓ₂も共
有していない非選択メモリセルＭ₂₂の浮遊ゲート１５か
らソース１２へキャリアが引き抜かれてこの非選択メモ
リセルＭ₂₂が消去状態に反転することを防止することが
できる。

【００３３】請求項５の浮遊ゲート型不揮発性半導体記
憶装置では、浮遊ゲート１５と制御ゲート１７との間に
通常誘電率の絶縁膜が用いられている場合に比べて、書
き込み電圧Ｖ_Wが低くても、浮遊ゲート１５と制御ゲー
ト１７とを容量結合させることができる。このため、絶
縁膜１６に印加する電界が弱くてよく、データを書き込
む際に、選択メモリセルＭ₁₁と制御ゲート１７を共有し
ている非選択メモリセルＭ₁₂の浮遊ゲート１５から制御
ゲート１７へキャリアが引き抜かれてこの非選択メモリ
セルＭ₁₂が消去状態に反転することを防止することがで
きる。

【００３４】請求項６の浮遊ゲート型不揮発性半導体記
憶装置では、ゲート絶縁膜１４のうちでドレイン側の部
分１４ｃに印加される電界が弱いので、データを読み出
す際にチャネルホットキャリアが浮遊ゲート１５に注入
されて当該メモリセルが書き込み状態に反転することを
防止することができる。

【００３５】

【実施例】以下、本願の発明の第１〜第３実施例を、図
１〜５を参照しながら説明する。なお、図７〜９に示し
た一従来例と対応する構成部分には、同一の符号を付し
てある。

【００３６】図１（ａ）（ｂ）が、第１実施例を示して
いる。この第１実施例を製造するためには、図２（ａ）
に示す様に、ｐ型のＳｉ基板である半導体基板１１にＬ
ＯＣＯＳ法等で素子分離領域（図示せず）を形成した
後、第１回目の閾値電圧調整用として、２０ｋｅＶの加
速エネルギ及び２×１０¹¹ｃｍ^-2のドーズ量で素子活性
領域にＢ⁺２３をイオン注入する。その後、図２（ｂ）
に示す様に、膜厚が１７ｎｍのＳｉＯ₂膜２４を素子活
性領域の表面に形成する。

【００３７】次に、図２（ｃ）に示す様に、素子活性領
域のうちでソース１２側の部分に開口を有するレジスト
２５をパターニングし、このレジスト２５をマスクにし
て、ＳｉＯ₂膜２４をエッチングする。そして、第２回
目の閾値電圧調整用として、２０ｋｅＶの加速エネルギ
及び１×１０¹²ｃｍ^-2のドーズ量で、レジスト２５をマ
スクにして、素子活性領域にＰｈｏｓ⁺２６をイオン注
入する。

【００３８】次に、図２（ｄ）に示す様に、レジスト２
５を除去し更に半導体基板１１の表面を洗浄した後、膜
厚が５ｎｍのＳｉＯ₂膜を素子活性領域の露出部に形成
してゲート絶縁膜１４ａとする。この時、残しておいた
ＳｉＯ₂膜２４も２０ｎｍの膜厚に成長してゲート絶縁
膜１４ｂになり、ゲート絶縁膜１４ａ、１４ｂでゲート
絶縁膜１４が構成される。その後、浮遊ゲート１５用の
ｎ⁺型の多結晶Ｓｉ膜を堆積させ、この多結晶Ｓｉ膜を
制御ゲート１７の延在方向とは直交する方向で縞状にパ
ターニングする。

【００３９】次に、図２（ｅ）に示す様に、ＳｉＯ₂膜
に換算した膜厚が８ｎｍのＯＮＯ膜で絶縁膜１６を形成
した後、制御ゲート１７用のタングステンポリサイド膜
を堆積させ、このタングステンポリサイド膜、絶縁膜１
６及び浮遊ゲート１５用の多結晶Ｓｉ膜等を制御ゲート
１７のパターンに加工する。そして、図１（ａ）（ｂ）
に示した様にｎ⁺型のソース１２及びドレイン１３を形
成し、更に従来公知の工程を実行して、この第１実施例
を完成させる。

【００４０】以上の様にして製造した第１実施例では、
素子活性領域のうちでソース１２側の部分にのみＰｈｏ
ｓ⁺２６がイオン注入されており、しかもソース１２側
のゲート絶縁膜１４ａの膜厚の方がドレイン１３側のゲ
ート絶縁膜１４ｂの膜厚よりも薄い。このため、チャネ
ル領域２１のうちでソース１２側のチャネル領域２１ａ
とドレイン１３側のチャネル領域２１ｂとで、閾値電圧
が互いに異なっている。

【００４１】即ち、図１（ｃ）に示す様に、ドレイン１
３側のチャネル領域２１ｂでは、浮遊ゲート１５に電子
が注入されていない初期値の閾値電圧Ｖ_th2（０）が高
いので、浮遊ゲート１５に正孔が注入されている過消去
状態の閾値電圧Ｖ_th2（＋Ｑ）も正であり、浮遊ゲート
１５に電子が注入されている書き込み状態の閾値電圧Ｖ
_th2（−Ｑ）は読み出し電圧Ｖ_Rよりも高い。

【００４２】一方、ソース１２側のチャネル領域２１ａ
では、浮遊ゲート１５に電子が注入されていない初期値
の閾値電圧Ｖ_th1（０）が負であるので、浮遊ゲート１
５に正孔が注入されている過消去状態の閾値電圧Ｖ_th1
（＋Ｑ）も負であり、浮遊ゲート１５に電子が注入され
ている書き込み状態の閾値電圧Ｖ_th1（−Ｑ）は正では
あるが読み出し電圧Ｖ_Rよりも低い。

【００４３】従って、この第１実施例では、データを書
き込む際に、ソース１２に接しており且つ閾値電圧が低
いチャネル領域２１ａにのみチャネル（図示せず）を形
成して、このチャネルからゲート絶縁膜１４ａを介して
浮遊ゲート１５へ電子を注入することができる。このた
め、制御ゲート１７に印加する書き込み電圧Ｖ_Wが低く
てよく、絶縁膜１６に印加する電界も弱くてよい。

【００４４】この結果、図６に示したメモリセルアレイ
のうちで例えばメモリセルＭ₁₁にデータを書き込む際
に、このメモリセルＭ₁₁と制御ゲート１７つまりワード
線Ｗ₁を共有しているメモリセルＭ₁₂の浮遊ゲート１５
から絶縁膜１６を介して制御ゲート１７へ電子が引き抜
かれてこのメモリセルＭ₁₂が消去状態に反転することを
防止することができる。

【００４５】一方、図１（ｂ）からも明らかな様に、閾
値電圧の低いチャネル領域２１ａは、閾値電圧の高いチ
ャネル領域２１ｂとソース１２及びドレイン１３の間で
直列に配置されている。このため、図１（ｃ）に示した
様に、チャネル領域２１ａが略デプレション型でも、チ
ャネル領域２１ｂがエンハンスメント型であるので、メ
モリセルＭ₁₁〜Ｍ₂₂としてはエンハンスメント型であ
る。

【００４６】この結果、図６に示したメモリセルアレイ
のうちで例えばメモリセルＭ₂₂からデータを読み出す際
に、メモリセルＭ₂₂に記憶されているデータに関係な
く、メモリセルＭ₁₂を介してソース線Ｓ₂とビット線Ｂ
₂との間に常に電流が流れることによる誤動作を防止す
ることができる。

【００４７】また、この第１実施例では、図１（ａ）か
らも明らかな様に、ドレイン１３側のゲート絶縁膜１４
ｂの膜厚の方がソース１２側のゲート絶縁膜１４ａの膜
厚よりも厚いので、ゲート絶縁膜１４ｂの膜厚がゲート
絶縁膜１４ａの膜厚と等しい場合に比べて、ゲート絶縁
膜１４ｂに印加される電界が弱い。このため、データを
読み出す際にチャネルホットキャリアがゲート絶縁膜１
４ｂを介して浮遊ゲート１５に注入されてそのメモリセ
ルＭ₁₁〜Ｍ₂₂が書き込み状態になることを防止すること
ができる。

【００４８】図３が、第２実施例を示している。この第
２実施例は、ゲート絶縁膜１４ｂよりも膜厚の薄いゲー
ト絶縁膜１４ａが形成されており且つＰｈｏｓ⁺２６が
イオン注入されていてチャネル領域２１ｂよりも閾値電
圧の低いチャネル領域２１ａが、ゲート幅方向の一部に
のみ形成されていることを除いて、図１（ａ）（ｂ）に
示した第１実施例と実質的に同様の構成を有している。
また、レジスト２５のパターンが異なるだけで、図２に
示した第１実施例を製造するための工程と実質的に同様
の工程で、この第２実施例を製造することができる。

【００４９】この第２実施例では、第１実施例よりも、
ファウラ−ノルドハイムトンネルを行うべきゲート絶縁
膜１４ａの面積が狭いので、このゲート絶縁膜１４ａに
よる容量が小さくて、書き込み電圧が低い。このため、
データを書き込む際に、制御ゲート１７に印加する書き
込み電圧Ｖ_Wが更に低くてよく、絶縁膜１６に印加する
電界も更に弱くてよいので、浮遊ゲート１５から絶縁膜
１６を介して制御ゲート１７へ電子が引き抜かれること
を効果的に防止することができる。

【００５０】また、この第２実施例でも、図３からも明
らかな様に、少なくとも、閾値電圧の低いチャネル領域
２１ａは、閾値電圧の高いチャネル領域２１ｂとソース
１２及びドレイン１３の間で直列に配置されている。こ
のため、チャネル領域２１ａが略デプレション型でも、
チャネル領域２１ｂがエンハンスメント型であるので、
メモリセルとしてはエンハンスメント型である。

【００５１】なお、ゲート幅方向において素子活性領
域の端縁とチャネル領域２１ａとの間にアライメント誤
差以上の寸法を確保しておけば、レジスト２５のパター
ニングに際してゲート幅方向にアライメント誤差が生じ
ても、ファウラ−ノルドハイムトンネルを行うべきゲー
ト絶縁膜１４ａの面積は変動しないので、書き込み電圧
Ｖ_W及び消去電圧−Ｖ_Eが一定である。

【００５２】図４（ａ）（ｂ）が、第３実施例を示して
いる。この第３実施例を製造する際にも、図５（ａ）
（ｂ）に示す様に、ＳｉＯ₂膜２４の形成までは、上述
の第１実施例を製造する場合と実質的に同様の工程を実
行する。

【００５３】しかし、この第３実施例を製造するために
は、その後、図５（ｃ）に示す様に、素子活性領域のう
ちでソース１２とドレイン１３との中間部分に開口を有
するレジスト２７をパターニングし、このレジスト２７
をマスクにして、ＳｉＯ₂膜２４をエッチングする。そ
して、第２回目の閾値電圧調整用として、レジスト２７
をマスクにして、素子活性領域にＰｈｏｓ⁺２６をイオ
ン注入する。

【００５４】次に、図５（ｄ）に示す様に、レジスト２
７を除去した後、ＳｉＯ₂膜２４のうちでソース１２側
に残した部分に開口を有するレジスト３１をパターニン
グする。そして、第３回目の閾値電圧調整用として、レ
ジスト３１をマスクにして、素子活性領域にＰｈｏｓ⁺
３２をイオン注入する。

【００５５】次に、図５（ｅ）に示す様に、レジスト３
１を除去し更に半導体基板１１の表面を洗浄した後、素
子活性領域の露出部にＳｉＯ₂膜を形成してゲート絶縁
膜１４ａとする。この時、残しておいたＳｉＯ₂膜２４
も成長してドレイン１３側及びソース１２側におけるゲ
ート絶縁膜１４ｂ、１４ｃになり、ゲート絶縁膜１４ａ
〜１４ｃでゲート絶縁膜１４が構成される。その後は、
図５（ｅ）（ｆ）に示す様に、再び、上述の第１実施例
を製造する場合と実質的に同様の工程を実行して、この
第３実施例を完成させる。

【００５６】以上の様にして製造した第３実施例でも、
ソース１２及びドレイン１３の中間部分におけるチャネ
ル領域２１ａとドレイン１３側のチャネル領域２１ｂと
の閾値電圧は、上述の第１実施例におけるチャネル領域
２１ａ、２１ｂの閾値電圧と夫々実質的に同じであり、
図１（ｃ）に示した通りである。

【００５７】一方、ゲート絶縁膜１４ｃの膜厚がゲート
絶縁膜１４ａの膜厚よりも厚いが、Ｐｈｏｓ⁺３２がソ
ース１２側のチャネル領域２１ｃにしかイオン注入され
ていないので、浮遊ゲート１５に電子が注入されていな
い状態では、チャネル領域２１ｃの閾値電圧Ｖ
_th3（０）がチャネル領域２１ａの閾値電圧Ｖ
_th1（０）以下になっている。

【００５８】従って、この第３実施例でも、データの書
き込みに際して、ソース１２に接しており且つ閾値電圧
が低いチャネル領域２１ａ、２１ｃにのみチャネル（図
示せず）を形成して、このチャネルからゲート絶縁膜１
４ａを介して浮遊ゲート１５へ電子を注入することがで
きる。このため、制御ゲート１７に印加する書き込み電
圧Ｖ_Wが低くてよく、絶縁膜１６に印加する電界も弱く
てよい。

【００５９】一方、図４（ｂ）からも明らかな様に、閾
値電圧の低いチャネル領域２１ａ、２１ｃは、閾値電圧
の高いチャネル領域２１ｂとソース１２及びドレイン１
３の間で直列に配置されている。このため、チャネル領
域２１ａ、２１ｃが略デプレション型でも、チャネル領
域２１ｂがエンハンスメント型であるので、メモリセル
Ｍ₁₁〜Ｍ₂₂としてはエンハンスメント型である。

【００６０】また、この第３実施例でも、図４（ａ）か
らも明らかな様に、ドレイン１３側のゲート絶縁膜１４
ｂの膜厚の方がソース１２及びドレイン１３の中間部分
のゲート絶縁膜１４ａの膜厚よりも厚いので、ゲート絶
縁膜１４ｂの膜厚がゲート絶縁膜１４ａの膜厚と等しい
場合に比べて、ゲート絶縁膜１４ｂに印加される電界が
弱い。

【００６１】しかも、この第３実施例では、ソース１２
側のゲート絶縁膜１４ｃの膜厚もソース１２及びドレイ
ン１３の中間部分のゲート絶縁膜１４ａの膜厚より厚い
ので、ゲート絶縁膜１４ｃのうちでソース１２とのオー
バラップ部に印加される電界が弱い。

【００６２】このため、図６に示したメモリセルアレイ
のうちで例えばメモリセルＭ₁₁にデータを書き込む際
に、メモリセルＭ₁₁とワード線Ｗ₁もソース線Ｓ₁も共
有していないメモリセルＭ₂₂にデータが書き込まれてい
ても、上述のオーバラップ部を介して、メモリセルＭ₂₂
の浮遊ゲート１５からソース１２へ電子が引き抜かれる
ことがない。

【００６３】なお、この第３実施例では、ゲート絶縁膜
１４ｃの膜厚がゲート絶縁膜１４ｂの膜厚と等しくなっ
ているが、これらの膜厚が必ずしも互いに等しい必要は
なく、ゲート絶縁膜１４ｃの膜厚がゲート絶縁膜１４ａ
の膜厚よりも厚ければよい。

【００６４】ところで、上述の第１実施例では、図２の
製造工程からも明らかな様に、レジスト２５のパターニ
ングに際してアライメント誤差が生じると、ファウラ−
ノルドハイムトンネルを行うべきゲート絶縁膜１４ａの
面積が変動して、書き込み電圧Ｖ_W及び消去電圧−Ｖ_E
も変動する。

【００６５】しかし、この第３実施例では、チャネル領
域２１ｂ、２１ｃの夫々の長さをアライメント誤差以上
にしておけば、レジスト２７のパターニングに際してア
ライメント誤差が生じても、ファウラ−ノルドハイムト
ンネルを行うべきゲート絶縁膜１４ａの面積は変動しな
いので、書き込み電圧Ｖ_W及び消去電圧−Ｖ_Eが一定で
ある。

【００６６】ところで、以上の第１〜第３実施例では、
浮遊ゲート１５と制御ゲート１７との間の容量結合用の
絶縁膜１６としてＯＮＯ膜を用いているが、Ｂａ_0.5Ｓ
ｒ_0.5ＴｉＯ₃等の高誘電体膜をＯＮＯ膜の代わりに用
いてもよい。絶縁膜１６として高誘電体膜を用いると、
書き込み電圧Ｖ_Wが更に低くても、浮遊ゲート１５と制
御ゲート１７とを容量結合させることができる。このた
め、絶縁膜１６に印加する電界も更に弱くてよいので、
浮遊ゲート１５から絶縁膜１６を介して制御ゲート１７
へ電子が引き抜かれことを効果的に防止することができ
る。

【００６７】なお、耐熱性の低い高誘電体膜を絶縁膜１
６として用いる場合は、制御ゲート１７用のポリサイド
膜やソース１２及びドレイン１３等をアニールするため
に、局所加熱が可能なエキシマレーザアニールを行う。

【００６８】

【発明の効果】請求項１〜５の浮遊ゲート型不揮発性半
導体記憶装置では、データを書き込む際に、選択メモリ
セルと制御ゲートを共有している非選択メモリセルの浮
遊ゲートから制御ゲートへキャリアが引き抜かれてこの
非選択メモリセルが消去状態に反転することを防止する
ことができ、且つデータを読み出す際に当該メモリセル
が消去状態であると誤認されることを防止することもで
きるので、信頼性が高い。

【００６９】しかも、請求項４の浮遊ゲート型不揮発性
半導体記憶装置では、データを書き込む際に、選択メモ
リセルと制御ゲートもソースも共有していない非選択メ
モリセルの浮遊ゲートからソースへキャリアが引き抜か
れてこの非選択メモリセルが消去状態に反転することを
防止することもできるので、信頼性が更に高い。

【００７０】また、請求項６の浮遊ゲート型不揮発性半
導体記憶装置では、データを読み出す際にチャネルホッ
トキャリアが浮遊ゲートに注入されて当該メモリセルが
書き込み状態に反転することを防止することもできるの
で、信頼性が更に高い。

【図面の簡単な説明】

【図１】本願の発明の第１実施例を示しており、（ａ）
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図、（ｃ）はＶ_G−Ｉ_D特性のグラフであ
る。

【図２】第１実施例の製造方法を工程順に示す側断面図
である。

【図３】本願の発明の第２実施例の平面図である。

【図４】本願の発明の第３実施例を示しており、（ａ）
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。

【図５】第３実施例の製造方法を工程順に示す側断面図
である。

【図６】浮遊ゲート型不揮発性半導体記憶装置のメモリ
セルアレイの等価回路図である。

【図７】本願の発明の一従来例を示しており、（ａ）は
データの書き込みを説明するための側断面図、（ｂ）は
データの消去を説明するための側断面図、（ｃ）はＶ_G
−Ｉ_D特性のグラフである。

【図８】一従来例において浮遊ゲートから絶縁膜を介し
て制御ゲートへ電子が引き抜かれる場合を説明するため
の側断面図である。

【図９】一従来例において浮遊ゲートからゲート絶縁膜
を介してソースへ電子が引き抜かれる場合を説明するた
めの側断面図である。

【符号の説明】

１１半導体基板１２ソース１３ドレイン１４ゲート絶縁膜１４ａゲート絶縁膜１４ｂゲート絶縁膜１４ｃゲート絶縁膜１５浮遊ゲート１６絶縁膜１７制御ゲート２１チャネル領域２１ａチャネル領域２１ｂチャネル領域２１ｃチャネル領域２２チャネル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】浮遊ゲートが制御ゲートに容量結合さ
れ、半導体基板中のチャネルからゲート絶縁膜を介して
前記浮遊ゲートへキャリアを注入することによってデー
タを書き込み、前記浮遊ゲートから前記ゲート絶縁膜を
介して前記半導体基板へ前記キャリアを引き抜くことに
よって前記データを消去する浮遊ゲート型不揮発性半導
体記憶装置において、前記浮遊ゲートに前記キャリアが注入されていない状態
における閾値電圧が互いに異なる複数の領域からチャネ
ル領域が成っていることを特徴とする浮遊ゲート型不揮
発性半導体記憶装置。
【請求項２】前記チャネル領域のうちでソース側の第
１の領域における前記閾値電圧がドレイン側の第２の領
域における前記閾値電圧よりも低いことを特徴とする請
求項１記載の浮遊ゲート型不揮発性半導体記憶装置。
【請求項３】前記チャネル領域のうちでソース側で且
つゲート幅方向の一部の第１の領域における前記閾値電
圧が前記ソース側で且つ前記ゲート幅方向の残部とドレ
イン側との第２の領域における前記閾値電圧よりも低い
ことを特徴とする請求項１記載の浮遊ゲート型不揮発性
半導体記憶装置。
【請求項４】前記チャネル領域のうちでソース側とド
レイン側との中間の第１の領域における前記閾値電圧
が、ドレイン側の第２の領域における前記閾値電圧より
も低く、ソース側の第３の領域における前記閾値電圧以
上であり、前記第３の領域における前記ゲート絶縁膜の膜厚が少な
くとも前記第１の領域における前記ゲート絶縁膜の膜厚
よりも厚いことを特徴とする請求項１記載の浮遊ゲート
型不揮発性半導体記憶装置。
【請求項５】前記容量結合用の絶縁膜として高誘電体
膜が用いられていることを特徴とする請求項１〜４の何
れか１項に記載の浮遊ゲート型不揮発性半導体記憶装
置。
【請求項６】前記ゲート絶縁膜のうちでドレイン側の
第１の部分における膜厚が少なくともこの第１の部分に
接している第２の部分における膜厚よりも厚いことを特
徴とする請求項１〜５の何れか１項に記載の浮遊ゲート
型不揮発性半導体記憶装置。