KR20060097896A - 반도체 기억장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 다층터널접합 구조를 갖는 반도체 기억장치 및 그 제조방법을 개시한다. 본 발명에 의하면, 상부 트랜지스터와 하부 트랜지스터로 이루어진 기억장치에 있어서, 종래의 평판형 하부 트랜지스터 구조를 개선하였다. 즉, 하부 트랜지스터의 채널이 핀 형상으로 형성되도록 하고 상기 핀을 감싸도록 형성된 부유 게이트에 의하여 채널의 제어가 이루어져, 종래의 평판 트랜지스터가 단채널 효과 등에 크게 영향을 받았던 문제를 해소할 수 있다.

다층터널접합(MTJ; multiple tunnel junction), 핀(fin)

Description

반도체 기억장치 및 그 제조방법{Semiconductor memory device and method of fabrication the same}

도 1은 종래 기술에 따른 다층터널접합 구조를 갖는 반도체 기억장치 사시도이다.

도 2a는 본 발명의 실시예에 따른 다층터널접합 구조를 갖는 반도체 기억장치의 사시도, 도 2b는 도 2a의 반도체 기억장치에 대한 회로도, 도 2c는 도 2a의 I-I를 따라 취해진 단면이 나타난 사시도이다.

도 3a 내지 6a는 본 발명의 실시예에 따른 다층터널접합 구조를 갖는 반도체 기억장치의 제조방법을 나타낸 평면도이고, 도 3b 내지 도 6b는 각각 도 3a 내지 도 6a의 II-II를 따라 취해진 단면도이고, 도 3c 내지 도 6c는 각각 도 3a 내지 도 6a의 Ⅲ-Ⅲ를 따라 취해진 단면도이다.

♧도면의 주요부분에 대한 부호의 설명♧

10 -- 반도체기판 15 -- 핀

20 -- 부유 게이트 30 -- 비트라인

40 -- 다층터널접합부 50 -- 데이터 라인

60 -- 제어 라인

본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는 다층터널접합 구조를 갖는 반도체 기억장치 및 그 제조방법에 관한 것이다.

반도체 기억장치는 휘발성에 따라 램(RAM)과 롬(ROM)으로 구분된다. 상기 램에는 디램(DRAM)이나 에스램(SRAM)이 포함되는데 디램은 다른 기억장치들에 비하여 제한된 영역에서 높은 집적도를 얻을 수 있으며 빠른 동작 속도를 갖는 잇점이 있다. 그러나 기억된 데이터를 유지하기 위하여 주기적으로 리프래쉬(refresh)를 해주어야 하므로 대기 모드(stand-by mode)에서도 전력을 소모하는 단점이 있다. 이에 비해, 플래쉬 메모리와 같은 불휘발성 기억장치는 메모리 셀들은 리플래쉬 시켜 줄 필요가 없다. 그러나 플래쉬 메모리 셀들을 프로그램하거나 소거하는 경우 고전압이 요구되고 디램에 비하여 동작속도가 느리며 수명이 짧은 단점을 가지고 있다. 이에 따라, 디램과 플래시 메모리의 단점을 보완하고 장점을 결합시킨 새로운 기억장치가 제안되었다. 상기한 기억장치는, 다층터널접합(MTJ; multiple tunnel junction) 구조를 가지며, 데이터의 쓰기를 담당하는 상부 트랜지스터와 읽기를 담당하는 하부 트랜지스터를 포함하는데, 장시간의 데이터 유지·낮은 동작 전압·고속 동작 등이 가능하다.

도 1은, 종래 기술에 따른 다층터널접합 구조를 갖는 반도체 기억장치 사시도이다.

도 1을 참조하면, 반도체 기판(1)에 불순물이 주입된 비트라인(3)과 상기 비 트라인(3)의 사이에 부유 게이트(2)가 형성된다. 상기 부유 게이트(2)의 상부면으로는 다층터널접합부(4)가 형성된다. 또한 상기 다층터널접합부(4)의 상부를 상기 비트라인(3)과 나란한 방향으로 가로지르는 데이터 라인(5)과 상기 데이터 라인(5)의 상부를 수직으로 가로지르면서 상기 부유 게이트(2)와 다층터널접합부(4)의 양측면을 감싸는 제어 라인(6)이 형성된다. 여기서 상기 부유 게이트(2)와 상기 비트라인(3)을 게이트와 소오스/드레인 영역으로 하는 하부 트랜지스터가 형성된다. 또한 상기 제어 라인(6)을 제어 게이트로 하고 상기 데이터 라인(5)과 부유 게이트(2)를 소오스/드레인 영역으로 하는 수직 채널의 상부 트랜지스터가 형성된다.

상기한 종래의 다층터널접합 구조를 갖는 반도체 기억장치에 있어서, 상부 트랜지스터는 데이터의 쓰기/소거를, 하부 트랜지스터는 데이터의 읽기를 담당한다. 쓰기 모드에서는, 상기 데이터 라인(5)에 데이타 전압이 인가되고 상기 제어 라인(6)에 프로그램 전압이 인가된다. 이에 따라, 상기 데이터 라인(5) 및 상기 부유 게이트(2) 사이의 포텐셜 장벽 높이가 조절되고, 상기 다층터널접합부(4)를 구성하는 절연막들을 통하여 터널링 전류가 흐른다. 결과적으로 데이터 라인(5)에서 전하들이 이동하여 상기 부유 게이트(2)에 저장된다. 위와 같이 저장된 전하는 하부 트랜지스터의 문턱 전압을 변화시킨다. 가령 상기 부유 게이트(2)에 전자들이 저장되고 상기 하부 트랜지스터가 n형인 경우, 상기 하부 트랜지스터의 문턱전압은 증가하게 된다. 따라서 읽기 모드에서, 상기 제어 라인(6)에 읽기 전압을 인가하면서 상기 비트라인에 흐르는 전류를 판별함으로써 상기 부유 게이트(2)에 전하가 저장되었는지 여부를 감지할 수 있다.

그런데, 위와 같은 다층터널접합 구조를 갖는 반도체 기억장치에서, 도 1에 도시된 바와 같이, 하부 트랜지스터는 통상의 평판(planar) 트랜지스터이다. 이렇게 평판 트랜지스터를 이용하여 저장된 데이터를 감지하는 구조에서는, 반도체 소자가 지속적으로 고집적화 됨에 따라 채널 길이가 점점 짧아지면서 단채널 효과에 취약하여 정상적으로 동작하기 어렵고 트랜지스터의 수명이 단축될 수 있는 바, 이에 대한 구조상의 개선이 필요하다.

본 발명이 이루고자 하는 기술적 과제는, 집적도를 향상시키면서도 단채널 효과 등의 문제를 해소할 수 있는 다층터널접합 구조를 갖는 반도체 기억장치 및 이를 제조하는 방법을 제공하는데 있다.

상기한 기술적 과제를 달성하기 위한 다층터널접합 구조를 갖는 반도체 기억장치를 제공한다. 본 발명의 반도체 기억장치는 쓰기를 담당하는 상부 트랜지스터와 읽기를 담당하는 하부 트랜지스터로 이루어진다. 상기 상부 트랜지스터는, 반도체 기판상에 형성되는 부유 게이트, 상기 부유 게이트의 상부면에 형성되는 다층터널접합부, 상기 다층터널접합부의 상부를 가로지르는 데이터 라인 및, 상기 데이터 라인의 상부를 수직으로 가로지르면서 상기 부유 게이트와 다층터널접합부의 양측면을 감싸는 제어 라인을 포함한다. 또한 상기 하부 트랜지스터는, 반도체 기판이 상측으로 돌출된 핀이 채널로 동작하고 상기 핀의 양측으로 나란히 달리도록 형성된 비트라인을 포함한다.

이 때 상부 트랜지스터의 부유 게이트가 하부 트랜지스터의 핀을 덮어서 감싸도록 형성되므로, 채널의 모든 영역에서 하부 트랜지스터의 게이트 전극에 해당하는 부유 게이트에 의한 채널 제어가 이루어진다. 따라서 트랜지스터의 온,오프를 효과적으로 제어하고 종래의 평판 트랜지스터를 이용한 구조에 비하여 단채널 효과 등의 영향을 벗어날 수 있다.

또한 상기 채널이 형성되는 방향을 기준으로 핀의 길이가 부유 게이트 보다 길게 형성되도록 하여, 상기 핀의 양 끝단을 제어 라인이 덮도록 할 수 있다. 이는 부유 게이트와 제어 라인간의 커플링 커패시턴스를 증가시켜 동작성능을 향상시키기 위함이다.

위와 같은 본 발명의 반도체 기억장치의 제조 방법은, 상기 반도체 기판을 식각하여 상기 하부 트랜지스터의 채널에 해당하는 다수의 핀과 상기 핀의 양측으로 달리는 비트라인을 형성하는 단계와, 상기 다수의 핀을 분리시키되 상기 핀의 끝단을 외부로 노출시키는 소자분리막을 형성하는 단계와, 상기 핀의 끝단을 상부에서 덮어서 감싸는 상부 트랜지스터의 부유 게이트를 형성하는 단계를 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 2a는 본 발명의 실시예에 따른 다층터널접합 구조를 갖는 반도체 기억장치의 사시도이다.

도 2a를 참조하면, 본 발명의 반도체 기억장치는 하부 트랜지스터와 상부 트랜지스터를 포함한다. 하부 트랜지스터에 있어서는, 반도체 기판(10)상에 일방향, 예컨대 종방향으로 나란히 달리는 비트라인(30)과 상기 비트라인(30)의 사이에 형성된 부유 게이트(20)가, 소오스/드레인/게이트에 해당한다. 상기 비트라인(30)의 사이에는 외부로 드러나지는 않았지만 하부 트랜지스터의 채널로 동작하는 핀(fin)(15)(도 2c 참조)이 형성되며, 상기 핀(15)은 상기 부유 게이트(20)가 상부에서 덮어서 감싸고 있다. 즉, 하부 트랜지스터의 채널은 부유 게이트(20)에 의하여 3면에서 감싸진 상태로서 채널의 모든 면에서 게이트 전극에 의한 제어가 이루어져, 종래의 평판 트랜지스터를 이용한 구조에 비하여 단채널 효과 등의 영향을 극복할 수 있다. 이 때, 상기 비트라인(30)과 수직한 하부 트랜지스터의 채널이 형성되는 방향을 기준으로, 상기 핀(15)의 길이를 상기 부유 게이트(20)의 길이 보다 길게 형성한다. 이는 상기 핀(15)의 양 끝단을 제어 라인(60)이 덮도록 하여, 부유 게이트(20)와 제어 라인(60)간의 커플링 커패시턴스를 증가시켜 동작 성능을 향상 시키기 위함이다.

한편, 상기 부유 게이트(20)의 상부면으로는 다층터널접합부(40)가 형성되고, 상기 다층터널접합부(40)의 상부를 상기 비트라인(30)과 나란한 방향으로 가로지르는 데이터 라인(50)이 형성된다. 또한 상기 데이터 라인(50)의 상부를 수직으로 가로지르면서 상기 부유 게이트(20)와 다층터널접합부(40)의 양측면을 감싸는 제어 라인(60)이 형성된다. 여기서 상기 제어 라인(60)이 제어 게이트에 해당하고 상기 데이터 라인(50)과 부유 게이트(20)가 소오스/드레인 영역에 해당하는 수직 채널의 상부 트랜지스터가 형성된다. 상기 다층터널접합부(40)는 폴리실리콘막과 같은 반도체막과 실리콘 질화막과 같은 절연막을 수 회 교대로 적층시켜 형성한다.

상기한 다층터널접합 구조를 갖는 반도체 기억장치의 동작을 도 2b를 참조하여 살펴본다. 상기 상부/하부 트랜지스터는 데이터의 쓰기와 읽기를 담당한다. 쓰기 모드에서는, 상기 데이터 라인(50)에 데이터 전압이 인가되고 상기 제어 라인(60)에 프로그램 전압이 인가되어, 상기 데이터 라인(50) 및 상기 부유 게이트(20) 사이의 포텐셜 장벽 높이가 조절되면서 데이터 라인(50)에서 부유 게이트(20)로 전하들이 이동하여 저장된다. 또한 읽기 모드에서는, 상기 부유 게이트(20)의 전하 저장 상태에 따라 하부 트랜지스터의 문턱 전압이 변화됨을 이용하여, 상기 비트라인(30)에 흐르는 전류를 판별하여 데이터의 저장 상태를 감지한다.

도 2c는 도 2a의 Ⅰ-Ⅰ 면을 따라 취해진 단면이 나타난 사시도로, 도 2c에 도시된 바와 같이, 하부 트랜지스터의 핀(15)이 부유 게이트(20)를 관통하고 있음을 확인할 수 있다. 또한 하부 트랜지스터의 채널 방향을 기준으로, 상기 핀(15)의 길이가 상기 부유 게이트(20)의 길이 보다 길게 형성되어 있어서, 상기 핀(15)의 양 끝단은 제어 라인(60)에 의하여 덮여져 있음을 확인할 수 있다. 이로 인하여 부유 게이트(20)와 제어 라인(60)간의 커플링 커패시턴스가 증가되어 동작 성능이 향상된다.

위와 같은 다층터널접합 구조를 갖는 반도체 기억장치는 다음과 같은 공정 예로서 구현될 수 있다.

도 3a 내지 6a는 본 발명의 실시예에 따른 다층터널접합 구조를 갖는 반도체 기억장치의 제조방법을 나타낸 평면도이다. 도 3b 내지 도 6b는 각각 도 3a 내지 도 6a의 II-II를 따라 취해진 단면도이고, 도 3c 내지 도 6c는 각각 도 3a 내지 도 6a의 Ⅲ-Ⅲ를 따라 취해진 단면도이다.

도 3a, 3b 및 3c를 참조하면, 반도체 기판(10)의 소정 부분을 식각하여 하부 트랜지스터의 핀(15)과 상기 핀(15)의 양측에서 나란히 달리는 비트라인(30)을 형성한다. 이 때 식각 깊이는 후속 공정에서 소자분리막(16)으로 매립될 부분을 감안하여 실제 채널로 동작할 부분 보다 깊게 형성한다. 즉, 반도체 기판(10)을 식각하여 복수의 핀(15)을 형성한 후, 소자분리막(16)을 형성하는데 에치백(etch back) 등을 적용하여 소자분리막(16)의 상부면이 핀(15)의 상부면 보다 낮게 형성된다. 결과적으로 소자분리막(16)의 상부면 위로 드러난 핀(15)의 부분이 하부 트랜지스터의 채널로서 작동하게 된다.

도 4a, 4b 및 4c를 참조하면, 상기 핀(15)과 비트라인(30)이 형성된 결과물 상에 게이트 절연막(미도시)과 도전막 및 다층터널접합층을 순차적으로 적층한다. 상기 도전막은 도핑된 다결정 실리콘이나 또는 도핑된 비정질 실리콘 등을 사용할 수 있다. 상기 다층터널접합층은, 낮은 밴드갭을 갖는 반도체막과 높은 밴드갭을 갖는 절연막을 교대로 반복적으로 수회, 예컨대 1회 내지 10회 적층시키어 형성한다. 여기서 반도체막으로는 폴리 실리콘이나 금속 등을 사용할 수 있으며, 절연막으로는 실리콘 질화막, 실리콘 옥시나이트라이드막을 사용할 수 있다. 여기서 부유 게이트막을 형성하고 화학기계적연마(CMP; Chemical Mechanical Polishing) 등을 이용한 평탄화 공정을 진행한 후에 다층터널접합층을 증착할 수도 있고, 평탄화 없이 다층터널접합층까지 증착한 후 최상층에 대해서만 평탄화를 진행할 수도 있다. 한편, 상기 다층터널접합층(40)의 상측으로 상부 트랜지스터의 소오스 역할을 수행하는 별도의 도전막을 추가하거나 또는 이를 생략하고 후속 공정의 데이터 라인으로 상부 트랜지스터의 소오스 영역을 대체할 수 있다.

위와 같이 도전막과 다층터널접합층을 형성한 후에는, 이들을 식각하여 패터닝된 부유 게이트(20)와 다층터널접합부(40)를 형성한다. 이 때, 도 4b에 도시된 바와 같이, 상기 핀(15)에 의한 하부 트랜지스터의 채널 길이가 상기 부유 게이트(20) 보다 길게 형성되도록 하여, 핀(15)의 양 끝단 부분은 후속 공정에서 제어 라인에 의해 덮여지도록 한다. 이어서 식각된 부분을 매립하여 소자분리막(17)을 형성하는데, 이 때에는 절연물질을 매립하여 평탄화한 후 별도의 마스크를 이용한 식각을 진행하여 상기 소자분리막(17)은 전체적으로 도 4a와 같이 다층터널접합부(40) 사이의 특정 영역에만 형성된다. 본 단계의 소자분리막(17)은 상부 트랜지스 터에 대한 것이며, 도 3c의 핀(15)간에 형성되었던 소자분리막(16)이 하부 트랜지스터에 대한 것이라는 점에서 역할이 차이난다.

도 5a, 5b 및 5c를 참조하면, 상기 결과물의 전면 상에 배선막과 캐핑막(미도시)을 차례로 형성한다. 상기 배선막은 폴리실리콘막으로 형성할 수 있으며, 상기 캐핑막은 실리콘 질화막으로 형성할 수 있다. 상기 캐핑막상에 사진 식각 공정을 이용하여 상기 다층터널접합부(40)의 상부를 달리면서 종방향으로 평행한 복수개의 데이터 라인(50)들을 형성한다. 이 후, 상기 데이터 라인(50)상의 상기 캐핑막을 마스크로 불순물 이온을 주입하여 상기 비트라인(30)을 소오스/드레인의 도전성 영역으로 형성한다.

도 6a, 6b 및 6c를 참조하면, 상기 데이터 라인(50)이 형성된 결과물의 전면상에 절연막(미도시)과 도전막을 형성하고 이를 패터닝하여 제어 라인(60)을 형성한다. 또는 반도체 기판(10)의 전면에 절연막을 형성한 후, 상기 절연막을 패터닝하여 상기 데이터 라인(50)의 상부를 가로지르는 복수개의 그루브들을 형성하고, 그루부 내에 도전막을 채워 제어 라인(60)을 형성할 수도 있다.

이상으로, 본 발명의 일실시예에 따른 반도체 기억장치의 제조 방법을 살펴보았으나, 상기한 공정예는 본 발명에 의하여 제시된 구조를 형성하기 위한 실시 예로서 상기 실시예외에 다양한 공정이 가능함은 물론이다.

이상에서 살펴 본 바와 같이, 본 발명 반도체 기억장치에 의하면, 하부 트랜지스터 채널이 핀 형상으로 형성되도록 구조를 개선하여, 상기 핀을 감싸는 부유 게이트에 의하여 제어가 이루어진다. 따라서 게이트 제어 기능이 상실되는 단채널 효과 등의 영향을 극복하고 다층터널접합 구조를 갖는 반도체 기억장치의 안정적인 고집적화가 가능해진다.

또한 핀 채널의 트랜지스터에 있어서는, 궁극적으로 상기 핀을 감싸는 부유 게이트에 기록된 데이터에 따라 하부 트랜지스터의 문턱전압의 쉬프트가 증가하는 것으로 알려져 있으므로 읽기 모드에서의 동작 속도를 개선하는 효과도 있다.

Claims (7)

1. 반도체 기판의 소정 영역에 형성되는 하부 트랜지스터와 상부 트랜지스터를 포함하며;

   상기 하부 트랜지스터는, 채널로 동작하는 다수의 핀(fin)이 반도체 기판의 상측으로 돌출되어 형성되고;

   상기 상부 트랜지스터는, 상기 핀을 덮어서 감싸도록 반도체 기판상에 형성되는 부유 게이트와, 상기 부유 게이트의 상부면에 형성되는 다층터널접합부와, 상기 다층터널접합부의 상부를 가로지르는 데이터 라인 및, 상기 데이터 라인의 상부를 수직으로 가로지르며 상기 부유 게이트와 다층터널접합부의 양측면을 감싸는 제어 라인을 포함하는 것을 특징으로 하는 반도체 기억장치.
2. 제 1항에 있어서,

   상기 하부 트랜지스터는 상기 핀의 양측으로 나란히 달리도록 형성된 비트라인을 포함하는 것을 특징으로 하는 반도체 기억장치.
3. 제 1항 또는 제 2항에 있어서,

   상기 하부 트랜지스터의 채널이 형성되는 방향에 대해 상기 핀이 상기 부유 게이트 보다 길게 형성된 것을 특징으로 하는 반도체 기억장치.
4. 제 1항 또는 제 2항에 있어서,

   상기 다층터널접합부는 절연막과 반도체막을 교대로 적층시켜 형성된 것을 특징으로 하는 반도체 기억장치.
5. 반도체 기판의 소정 영역에 형성된 하부 트랜지스터와 상부 트랜지스터를 포함하는 반도체 기억장치의 제조방법에 있어서;

   상기 반도체 기판을 식각하여 상기 하부 트랜지스터의 채널 역할을 수행하는 다수의 핀과 상기 핀의 양측으로 나란히 달리는 비트라인을 형성하는 단계,

   상기 다수의 핀을 분리시키면서 상기 핀의 끝단을 외부로 노출시키는 소자분리막을 형성하는 단계,

   상기 소자분리막이 형성된 결과물에 상부 트랜지스터를 형성하되, 상부 트랜지스터의 부유 게이트가 상기 외부로 노출된 핀의 끝단을 상부에서 덮어서 감싸도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
6. 제 5항에 있어서,

   상기 상부 트랜지스터의 형성 단계는,

   반도체 기판의 전면으로 도전막과 다층터널접합층을 형성하되 상기 도전막이 상기 외부로 노출된 핀의 끝단을 상부에서 덮어서 감싸도록 하는 단계, 상기 도전막과 다층터널접합층을 패터닝하여 부유 게이트와 다층터널접합부를 형성하는 단계, 상기 다층터널접합부의 상부를 가로지르는 데이터 라인을 형성하는 단계 및, 상기 데이터 라인의 상부를 수직으로 가로지르며 상기 부유 게이트와 다층터널접합의 양측면을 감싸는 제어 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
7. 제 6항에 있어서,

   상기 데이터 라인을 형성한 후 상기 비트라인에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.

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