JP2008135744A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法 Download PDF

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Abstract

【課題】抵抗変化保存層を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】少なくとも一層以上の第１半導体層１１０は、基板１０５の一部分上に互いに離隔積層され、第１導電型を有し、複数の第１抵抗変化保存層１５５は、少なくとも一層以上の第１半導体層１１０それぞれの第１側壁を覆い、複数の第２半導体層１５０は、少なくとも一層以上の第１半導体層１１０それぞれの第１側壁と複数の第１抵抗変化保存層１５５との間に介在され、第１導電型の逆である第２導電型を有し、複数のビットライン電極は、複数の第１抵抗変化保存層１５５それぞれに連結される不揮発性メモリ素子である。
【選択図】図６Ｃ

Description

本発明は、半導体素子に係り、特に抵抗変化保存層を有する不揮発性メモリ素子及びその製造方法に関する。
最近、大容量の携帯用電子装置が注目されている。すなわち、かかる電子装置は、さらに小型化され、且つさらに高容量化されることが要求されている。かかる電子装置の小型化及び高容量化は、それらの電子装置に利用される不揮発性メモリ素子の高集積化及び高容量化を要求している。しかし、高集積パターンの形成を通じた不揮発性メモリ素子の高集積化は、フォトリソグラフィ技術の限界により速くその限界に達している。
例えば、抵抗変化保存層とダイオードスイッチとを利用した不揮発性メモリ素子は、その単位セル当たり面積が小さくて高集積化に有利である。かかる不揮発性メモリ素子は、例えばマイクロンテクノロジに譲渡された特許文献１を参照する。
しかし、この特許文献１による不揮発性メモリ素子の場合にも、単層構造ではその集積度の向上に限界がある。
国際出願公開第１９９６／０４１３８１号公報
本発明が解決しようとする課題は、高集積の不揮発性メモリ素子を提供するところにある。
本発明が解決しようとする他の課題は、高集積の不揮発性メモリ素子の経済的な製造方法を提供するところにある。
前記課題を解決するための本発明の一形態による不揮発性メモリ素子が提供される。少なくとも一層以上の第１半導体層は、基板の一部分上に互いに離隔積層され、第１導電型を有する。複数の第１抵抗変化保存層は、前記少なくとも一層以上の第１半導体層それぞれの第１側壁を覆う。複数の第２半導体層は、前記少なくとも一層以上の第１半導体層それぞれの第１側壁と前記複数の第１抵抗変化保存層との間に介在され、前記第１導電型の逆である第２導電型を有する。そして、複数のビットライン電極は、前記複数の第１抵抗変化保存層それぞれに連結される。
前記本発明の一側面によれば、前記第１及び第２半導体層は、単結晶構造のエピタキシャル層を備える。
前記本発明の他の側面によれば、前記不揮発性メモリ素子は、前記少なくとも一層以上の第１半導体層それぞれの第２側壁を覆う複数の第２抵抗変化保存層と、前記少なくとも一層以上の第１半導体層それぞれの第２側壁と前記複数の第２抵抗変化保存層との間に介在され、前記第２導電型を有する複数の第３半導体層と、をさらに備える。前記第１抵抗変化保存層及び前記第２抵抗変化保存層は、互いに交互に配置される。
前記他の課題を解決するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。基板の一部分上に第１導電型を有する少なくとも一層以上の第１半導体層を互いに離隔して形成する。前記少なくとも一層以上の第１半導体層それぞれの第１側壁を覆い、前記第１導電型の逆である第２導電型を有する複数の第２半導体層を形成する。前記複数の第２半導体層の側壁に複数の第１抵抗変化保存層を形成する。そして、前記複数の第１抵抗変化保存層それぞれに連結された複数のビットライン電極を形成する。
前記本発明の一側面によれば、前記少なくとも一層以上の第１半導体層を形成する工程は、前記基板上に少なくとも二層以上の第１半導体層及び複数の犠牲層を交互に積層する工程と、前記少なくとも二層以上の第１半導体層の第１側壁に沿って互いに離隔された複数の第１柱絶縁層を形成する工程と、を含む。
さらに、前記不揮発性メモリ素子の製造方法は、前記複数の第１柱絶縁層を形成する工程後、前記複数の犠牲層を除去する工程をさらに含む。
本発明による不揮発性メモリ素子は、第１半導体層を複層構造で配列することによって高い集積度を有する。したがって、不揮発性メモリ素子は、高容量のデータ処理に利用される。
また、本発明による不揮発性メモリ素子を利用すれば、一つまたはそれ以上の単位セルへのランダムアクセスが可能である。
本発明による不揮発性メモリ素子の製造方法は、複層構造の単位セルを一回に形成できて経済的である。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態に具現されるものであり、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面の構成要素は、説明の便宜のためにそのサイズが誇張されうる。
図６Ａないし図６Ｃ及び図７を参照して、本発明の一実施形態による不揮発性メモリ素子を説明する。
図６Ａないし図６Ｃ及び図７に示すように、不揮発性メモリ素子は、複数の第１抵抗変化保存層１５５を利用してデータを保存する。複数の第１半導体層１１０は、複数のワードライン電極の一部としてそれぞれ利用される。複数の第１半導体層１１０及び複数の第２半導体層１５０の接合構造は、ダイオードスイッチとして機能する。図７に示すように、第１抵抗変化保存層１５５は、複数のビットライン電極１７０にそれぞれ連結される。したがって、不揮発性メモリ素子において、ワードライン電極は、基板１０５上に複数の層で提供され、したがって、不揮発性メモリ素子の集積度が向上する。
さらに具体的に見れば、複数の第１半導体層１１０は、基板１０５上に積層される。例えば、第１半導体層１１０は、互いに離隔配置され、その間にはボイド１４５ａが限定される。例えば、第１半導体層１１０は、単結晶構造のエピタキシャル層を備える。基板１０５が単結晶構造のバルクシリコンである場合、第１半導体層１１０は、基板１０５上に成長されたシリコンエピタキシャル層でありうる。しかし、第１半導体層１１０の最下部層は、基板１０５の表面を含むこともできる。第１半導体層１１０の数は、不揮発性メモリ素子の容量によって適切に選択される。したがって、第１半導体層１１０は、単層または二層以上で提供され、その数は、本発明の範囲を制限しない。
選択的に、第１半導体層１１０の第１側壁は、複数の第１柱絶縁層１３５により支持される。第１柱絶縁層１３５は、第１半導体層１１０の第１側壁に沿って互いに離隔配置される。例えば、第１柱絶縁層１３５は、基板１０５上に上向き突出し、第１半導体層１１０の第１側壁に接するように配置される。
第１半導体層１１０の第２側壁は、第２柱絶縁層１３０により支持される。第１半導体層１１０の第２側壁は、第１側壁の反対側でありうる。第２柱絶縁層１３０は、第１半導体層１１０の第２側壁に沿って伸び、基板１０５上に上向き突出し、第１半導体層１１０の第２側壁に接するように配置される。
第２半導体層１５０は、少なくとも第１半導体層１１０の第１側壁を覆うように形成される。例えば、第２半導体層１５０は、第１柱絶縁層１３５の間の第１半導体層１１０の第１側壁部分上に形成される。さらに、第２半導体層１５０は、第１半導体層１１０の上面及び底面をさらに覆うように伸びる。第１半導体層１１０及び第２半導体層１５０は、ダイオード接合構造を有する。例えば、第１半導体層１１０は、第１導電型を有し、第２半導体層１５０は、第１導電型の逆である第２導電型を有する。例えば、第１導電型及び第２導電型は、ｎ型及びｐ型からそれぞれ選択されたいずれか一つでありうる。第２半導体層１５０は、シリコン−ゲルマニウムエピタキシャル層を備える。
第１抵抗変化保存層１５５は、第１半導体層１１０の第１側壁を横切ってそれぞれ伸びる。第１抵抗変化保存層１５５と第１半導体層１１０の第１側壁との間には、第２半導体層１５０が介在される。本発明の変形された例で、第１抵抗変化保存層１５５は、ボイド１４５ａの内部にさらに伸びることもある。
第１抵抗変化保存層１５５は、印加された電源の大きさによってその抵抗の大きさが変化し、電源の除去後にも変化した抵抗値を維持できる。また、第１抵抗変化保存層１５５の抵抗値は、所定の大きさの電源が印加されれば、元来の値に復元されることもある。したがって、第１抵抗変化保存層１５５の抵抗値を変化させてデータを保存し、その抵抗値を読み取ることによってデータを読み取る。一つの第１抵抗変化保存層１５５は、１ビットのデータを処理できる。
例えば、第１抵抗変化保存層１５５は、ＮｉＯ，Ｎｂ２Ｏ５，ＣｒドーピングされたＳｒＴｉＯ３，ＺｒＯｘ，ＧＳＴ（ＧｅＳｂｘＴｅｙ），ＴｉＯ２またはＨｆＯを含む。かかる抵抗変化保存層１５５は、抵抗値が変化するとき、状態変化を伴うこともあり、伴わないこともある。したがって、この実施形態による不揮発性メモリ素子は、相変化ＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）または抵抗ＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ：ＲＲＡＭ）と呼ばれることもある。
第１抵抗変化保存層１５５と第１半導体層１１０との間の第１及び第２半導体層１１０，１５０のダイオード接合構造は、スイッチとして機能してデータのフロー方向を制御できる。したがって、一つのダイオード接合構造及び一つの第１抵抗変化保存層１５５が単位セルを形成できる。
ビットライン電極１７０は、プラグ部１６０及びライン部１６５をそれぞれ備える。プラグ部１６０は、第１半導体層１１０の第１側壁を横切ってそれぞれ伸びるように基板１０５上に上向き配置される。プラグ部１６０は、第１抵抗変化保存層１５５の側壁とそれぞれ接するように配置される。ライン部１６５は、第１半導体層１１０の最上部を横切って伸びる。ライン部１６５と最上層の第１半導体層１１０の上面との間には、層間絶縁層（図示せず）がさらに介在される。プラグ部１６０と基板１０５との間及び第１抵抗変化保存層１５５の底面と基板１０５との間には、バッファ絶縁層１６２が介在される。
第１半導体層１１０は、第１柱絶縁層１３５及び第２柱絶縁層１３０により複数の行で提供される。この場合、隣接した行の第１半導体層１１０の間で、第１柱絶縁層１３５及び第２柱絶縁層１３０は互いに共有されることもある。また、同じ列に配置されたプラグ部１６０は、一つのビットライン電極１７０に共通に連結される。したがって、この実施形態の不揮発性メモリ素子は、ワードラインが行で配置され、ビットラインが列で配置されたアレイ構造を表す。
この実施形態の不揮発性メモリ素子は、複数の第１半導体層１１０を複層構造で配列することによって、積層構造のワードライン配置を有する。さらに、第１半導体層１１０の側壁に複数の第１抵抗変化保存層１５５を配列することによって、単位セルの面積を縮小できる。したがって、この実施形態の不揮発性メモリ素子は、単位セルの面積を縮小し、また、単位セルを積層することによって高い集積度を有する。したがって、この実施形態の不揮発性メモリ素子は、高容量のデータ処理に利用される。
この実施形態の不揮発性メモリ素子は、ビットライン電極１７０の一つまたはそれ以上を選択し、ワードライン、すなわち第１半導体層１１０の一つまたはそれ以上を選択することによって、単位セルまたは複数の単位セルに同時にアクセスできる。すなわち、この実施形態の不揮発性メモリ素子を利用すれば、一つまたはそれ以上の単位セルへのランダムアクセスが可能である。
図８は、本発明の他の実施形態による不揮発性メモリ素子を示す平面図である。この実施形態の不揮発性メモリ素子は、図６Ａの不揮発性メモリ素子の変形された例に該当する。したがって、二つの実施形態で重なった説明は省略する。また、この実施形態の不揮発性メモリ素子は、図６Ｂ、図６Ｃ及び図７をさらに参照する。
図８に示すように、第１半導体層１１０の第１側壁に沿って第１柱絶縁層１３５ａが配置され、その第２側壁に沿って第３柱絶縁層１３５ｂが配置される。第３柱絶縁層１３５ｂは、第１柱絶縁層１３５ａと交互に配置される。第１柱絶縁層１３５ａは、図６Ａの第１柱絶縁層１３５を参照する。そして、図６Ａで第２柱絶縁層１３０は、図８で第３柱絶縁層１３５ｂに代替される。
第１柱絶縁層１３５ａの間の第１半導体層１１０の第１側壁には、順次に第２半導体層１５０ａ、第１抵抗変化保存層１５５ａ及び第１プラグ部１６０ａが配置される。第２柱絶縁層１３５ｂの間の第１半導体層１１０の第２側壁には、順次に第３半導体層１５０ｂ、第２抵抗変化保存層１５５ｂ及び第２プラグ部１６０ｂが配置される。したがって、第１抵抗変化保存層１５５ａ及び第２抵抗変化保存層１５５ｂは互いに交互に配置され、第１プラグ部１６０ａ及び第２プラグ部１６０ｂは互いに交互に配置される。
第１プラグ部１６０ａは、ライン部（図７の１７０参照）にさらに連結され、第２プラグ部１６０ｂは、他のライン部（図示せず）にさらに連結される。この場合、第１プラグ部１６０ａに連結されたライン部と第２プラグ部１６０ｂに連結されたライン部とは、互いに直ちに接触しないように配置される。例えば、ライン部の線幅を減らすか、またはライン部を異なる層に配置することもある。
この実施形態の不揮発性メモリ素子によれば、その集積度は、図６Ａの不揮発性メモリ素子に比べて約２倍向上する。
本発明のさらに他の実施形態において、ボイド（図６Ｂ及び図６Ｃの１４５ａ）は、絶縁性犠牲層（図示せず）で満たされる。この場合、第２半導体層１５０は、第１半導体層１１０の側壁に限定される。例えば、絶縁性犠牲層は、酸化層を備える。
図１Ａないし図７を参照して、本発明の一実施形態による不揮発性メモリ素子の製造方法を説明する。
図１Ａ及び図１Ｂに示すように、基板１０５上に少なくとも一層以上の第１半導体層１１０及び少なくとも一層以上の犠牲層１１５を互いに一層ずつ交互に積層する。したがって、第１半導体層１１０は、犠牲層１１５により互いに離隔される。第１半導体層１１０及び犠牲層１１５は、一層ずつ積層されてもよく、二層以上が積層されてもよく、その層数は本発明の範囲を制限しない。
例えば、基板１０５は、単結晶構造のバルクシリコンでありうる。この場合、第１半導体層１１０は、シリコンエピタキシャル層を備え、犠牲層１１５は、シリコン−ゲルマニウムエピタキシャル層を備える。例えば、基板１０５上に第１半導体層１１０及び犠牲層１１５を交互にエピタキシとして成長させる。この場合、第１半導体層１１０及び犠牲層１１５は、単結晶構造を有するが、本発明の範囲が必ずしもかかる結晶構造に制限されるものではない。
図２Ａないし図２Ｃに示すように、第１半導体層１１０の第１側壁の一部分を露出する複数の第１ホール１２５を形成し、第２側壁を露出するようにトレンチ１２０を形成する。第１ホール１２５及びトレンチ１２０は、同時に形成することが経済的であるが、任意の順序で形成されてもよい。さらに、第１ホール１２５及びトレンチ１２０は、複数の行で配列されることもある。これにより、第１半導体層１１０は、行で部分的に配列される。この場合、隣接した行の第１半導体層１１０の側壁で第１ホール１２５及びトレンチ１２０は共有される。
例えば、第１ホール１２５及びトレンチ１２０は、通常的なリソグラフィ及びエッチング技術を利用して形成できる。第１ホール１２５は、第１半導体層１１０の第１側壁に沿って一定間隔ほど離隔して配置されることが望ましい。第２側壁は、トレンチ１２０により定義され、第１側壁は、第１ホール１２５により部分的に定義される。第１ホール１２５の配列方向に沿ってそのエッジを連結するラインが以後第１側壁と定義される。
次いで、第１ホール１２５及びトレンチ１２を通じて、第１半導体層１１０を第１導電型の不純物でドーピングできる。すなわち、イオン注入後に熱処理を行うことによって、第１半導体層１１０を均一に第１導電型の不純物でドーピングできる。しかし、この実施形態の変形された例で、第１半導体層１１０は、図２Ａ及び図２Ｂの蒸着ステップで第１導電型の不純物でドーピングされることもある。例えば、第１導電型は、ｎ型またはｐ型を含む。
図３Ａないし図３Ｃに示すように、第１ホール１２５をそれぞれ埋め込む第１柱絶縁層１３５及びトレンチ１２０を埋め込む第２柱絶縁層１３０を形成する。第１柱絶縁層１３５及び第２柱絶縁層１３０は、同時に形成することが経済的であるが、任意の順序で形成されてもよい。例えば、第１柱絶縁層１３５及び第２柱絶縁層１３０は、窒化膜を備える。
例えば、第１ホール１２５及びトレンチ１２０を埋め込むように窒化膜を形成し、それを平坦化することによって、第１柱絶縁層１３５及び第２柱絶縁層１３０を同時に形成できる。
図４Ａないし図４Ｃに示すように、第１柱絶縁層１３５の間に位置した第１半導体層１１０の部分を選択的にエッチングして第２ホール１４０を形成する。これにより、第１半導体層１１０の第１側壁が露出され、第１半導体層１１０は、行で離隔されるように配列される。第２ホール１４０は、第１柱絶縁層１３５の間に交互に配置され、第１半導体層１１０によりさらに限定される。
例えば、第２ホール１４０の部分を除いた第１半導体層１１０の部分をマスク層（図示せず）で塞ぐ。次いで、このマスク層、第１柱絶縁層１３５及び第２柱絶縁層１３０をエッチング保護膜として利用して、露出された第１半導体層１１０をエッチングすることによって第２ホール１４０を形成できる。
図５Ａないし図５Ｃに示すように、犠牲層１１５を選択的に除去する。例えば、犠牲層１１５の除去は、等方性エッチングを利用できる。第２ホール１４０を通じてエッチング液を浸透させることによって、第２ホール１４０により露出された犠牲層１１５の側壁から内部にエッチングが行われる。通常的にウェットエッチングを利用すれば、シリコンエピタキシャル層の第１半導体層１１０とシリコン−ゲルマニウムエピタキシャル層の犠牲層１１５とは、１：２００以上のエッチング選択比を有すると知られている。
犠牲層１１５が除去されるにつれて、第１半導体層１１０の間には、トンネル１４５が限定される。トンネル１４５の一面は、第２ホール１４０と連結され、反対側の他の面は、第２柱絶縁層１３０により塞がれている。
次いで、第１半導体層１１０の少なくとも第１側壁をそれぞれ覆うように第２半導体層１５０を形成する。例えば、第２半導体層１５０は、化学気相蒸着法を利用して形成でき、反応気体は、第２ホール１４５を通じて第１半導体層１１０の第１側壁に供給される。この場合、蒸着条件によって、第１半導体層１１０の上面及び底面を覆うように第２半導体層１５０がさらに伸びる。したがって、第１半導体層１１０の最上層の上面にも第２半導体層１５０がさらに形成されることもある。
例えば、第２半導体層１５０は、第１導電型の逆である第２導電型を有するシリコンエピタキシャル層として形成できる。これにより、第１半導体層１１０及び第２半導体層１５０は、ダイオード接合構造、例えばｐｎ接合またはｎｐ接合を形成できる。
図６Ａないし図６Ｃに示すように、第２半導体層１５０の側壁に第１抵抗変化保存層１５５を形成する。例えば、第１抵抗変化保存層１５５は、第２ホール１４０を通じて反応気体を供給することによって形成する。第１抵抗変化保存層１５５は、積層された第１半導体層１１０を横切ってそれぞれ伸びるように形成する。したがって、第１抵抗変化保存層１５５は、基板１０５から上向き突出するように配置され、第２半導体層１５０に接するように形成する。この実施形態の変形された例で、第１抵抗変化保存層１５５は、ボイド１４５ａの内部にさらに伸びることもある。
選択的に、第１抵抗変化保存層１５５を形成する前に、第２ホール１５５に露出された基板１０５上にバッファ絶縁層１６２をさらに形成する。
次いで、第１抵抗変化保存層１５５それぞれに連結されたプラグ部１６０をバッファ絶縁層１６２上に形成する。例えば、第１抵抗変化保存層１５５により狭くなった第２ホール１４０を埋め込むように導電層を形成した後、それを平坦化することによってプラグ部１６０を形成する。例えば、導電層は、ポリシリコン、金属または金属シリサイドを含む。プラグ部は、隣接した行の第１半導体層１１０の第１側壁の第１抵抗変化保存層１５５の間で共有される。
図７に示すように、プラグ部１６０に連結され、第１半導体層１１０の最上部を横切るライン部１６５を形成する。プラグ部１６０及びライン部１６５は、ビットライン電極１７０の一部分となる。ライン部１６５と第１半導体層１１０の最上部との間には、層間絶縁膜（図示せず）が介在される。
前述したこの実施形態の不揮発性メモリ素子の製造方法によれば、複層の単位セル構造が一回に形成される。したがって、この実施形態の不揮発性メモリ素子の製造方法は非常に経済的である。
さらに、この実施形態による不揮発性メモリ素子の製造方法は、図８の不揮発性メモリ素子の製造方法にも容易に適用される。この場合、図２Ａないし図２Ｃでトレンチ１２０は、複数の第３ホール（図示せず）に代替される。第３ホールは、第３柱絶縁層１３５ｂが形成される領域に対応し、第１ホール１２５と交互に配置される。以後工程は、図３Ａないし図６Ｃを参照する。ビットライン電極の形成は、図７を参照するが、単にビットライン電極は、プラグ部１６０ａ，１６０ｂをそれぞれ連結するように稠密に配置されるか、または複層で配列される。
さらに、この実施形態による不揮発性メモリ素子の製造方法において、犠牲層１１５は、絶縁層、例えば酸化層に代替される。例えば、図１Ａ及び図１Ｂで、犠牲層１１５及び第１半導体層１１０の積層構造の形成は、シリコンオンインシュレーター（ＳＯＩ）構造の形成方法を参照する。この場合、図５Ａないし図５Ｃで、犠牲層１１５を選択的にエッチングするステップは省略し、これにより、トンネル（図５Ｂの１４５）及びボイド（図６Ｂの１４５ａ）が定義されず、犠牲層１１５は残留し続ける。また、第２半導体層１５０は、第１半導体層１１０の側壁に限定される。
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であることは明白である。
本発明は、半導体素子関連の技術分野に適用可能である。
本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図１Ａの不揮発性メモリ素子のＢ−Ｂ’線の断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図２Ａの不揮発性メモリ素子のＢ−Ｂ’線の断面図である。 図２Ａの不揮発性メモリ素子のＣ−Ｃ’線の断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図３Ａの不揮発性メモリ素子のＢ−Ｂ’線の断面図である。 図３Ａの不揮発性メモリ素子のＣ−Ｃ’線の断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図４Ａの不揮発性メモリ素子のＢ−Ｂ’線の断面図である。 図４Ａの不揮発性メモリ素子のＣ−Ｃ’線の断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図５Ａの不揮発性メモリ素子のＢ−Ｂ’線の断面図である。 図５Ａの不揮発性メモリ素子のＣ−Ｃ’線の断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図６Ａの不揮発性メモリ素子のＢ−Ｂ’線の断面図である。 図６Ａの不揮発性メモリ素子のＣ−Ｃ’線の断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 本発明の他の実施形態による不揮発性メモリ素子を示す平面図である。
符号の説明
１０５ 基板
１１０ 第１半導体層
１３０ 第２柱絶縁層
１３５ 第１柱絶縁層
１４５ａ ボイド
１５０ 第２半導体層
１５５ 第１抵抗変化保存層
１６０ プラグ部
１６２ バッファ絶縁層

Claims (27)

  1. 基板の一部分上に互いに離隔積層され、第１導電型を有する少なくとも一層以上の第１半導体層と、
    前記少なくとも一層以上の第１半導体層それぞれの第１側壁を覆う複数の第１抵抗変化保存層と、
    前記少なくとも一層以上の第１半導体層それぞれの第１側壁と前記複数の第１抵抗変化保存層との間に介在され、前記第１導電型の逆である第２導電型を有する複数の第２半導体層と、
    前記複数の第１抵抗変化保存層それぞれに連結された複数のビットライン電極と、を備えることを特徴とする不揮発性メモリ素子。
  2. 前記第１及び第２半導体層は、単結晶構造のエピタキシャル層を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記基板は、バルクシリコンを含み、前記第１及び第２半導体層は、エピタキシャルシリコン層を備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
  4. 前記複数の第１抵抗変化保存層の間に介在された前記基板上の第１柱絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  5. 前記少なくとも一層以上の第１半導体層の第２側壁を覆う前記基板上の第２柱絶縁層をさらに備えることを特徴とする請求項４に記載の不揮発性メモリ素子。
  6. 前記複数の第２半導体層は、前記第１半導体層の上面及び底面にさらに伸びたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  7. 前記少なくとも一層以上の第１半導体層それぞれの第２側壁を覆う複数の第２抵抗変化保存層と、
    前記少なくとも一層以上の第１半導体層それぞれの第２側壁と前記複数の第２抵抗変化保存層との間に介在され、前記第２導電型を有する複数の第３半導体層と、をさらに備え、
    前記第１抵抗変化保存層及び前記第２抵抗変化保存層は、互いに交互に配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 前記複数の第２抵抗変化保存層の間に介在された前記基板上の第３柱絶縁層をさらに備えることを特徴とする請求項７に記載の不揮発性メモリ素子。
  9. 前記少なくとも一層以上の第１半導体層は、互いに離隔積層された複数の第１半導体層を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  10. 前記複数の第１半導体層の間には、ボイドが限定されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 前記複数の第１半導体層の間には、絶縁性犠牲層が介在されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
  12. 前記複数の第１抵抗変化保存層それぞれは、前記複数の第１半導体層の第１側壁を横切って伸びたことを特徴とする請求項９に記載の不揮発性メモリ素子。
  13. 前記複数のビットライン電極それぞれは、
    前記複数の第１抵抗変化保存層それぞれに連結されるように前記複数の第１半導体層の第１側壁を横切って伸びたプラグ部と、
    前記プラグ部と連結され、前記複数の第１半導体層の最上部を横切って伸びるライン部と、を備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
  14. 前記複数の第１抵抗変化保存層は、ＮｉＯ，Ｎｂ２Ｏ５，ＣｒドーピングされたＳｒＴｉＯ３，ＺｒＯｘ，ＧＳＴ（ＧｅＳｂｘＴｅｙ），ＴｉＯ２またはＨｆＯを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  15. 基板の一部分上に第１導電型を有する少なくとも一層以上の第１半導体層を互いに離隔して形成する工程と、
    前記少なくとも一層以上の第１半導体層それぞれの第１側壁を覆い、前記第１導電型の逆である第２導電型を有する複数の第２半導体層を形成する工程と、
    前記複数の第２半導体層の側壁に複数の第１抵抗変化保存層を形成する工程と、
    前記複数の第１抵抗変化保存層それぞれに連結された複数のビットライン電極を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
  16. 前記少なくとも一層以上の第１半導体層は、単結晶構造のエピタキシャル層で形成することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  17. 前記基板は、バルクシリコン基板を含み、前記第１半導体層は、シリコンエピタキシャル層で形成することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  18. 前記少なくとも一層以上の第１半導体層を形成する工程は、少なくとも二層以上の第１半導体層を形成する工程を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  19. 前記少なくとも二層以上の第１半導体層を形成する工程は、
    前記基板上に少なくとも二層以上の第１半導体層及び複数の犠牲層を交互に積層する工程と、
    前記少なくとも二層以上の第１半導体層の第１側壁に沿って互いに離隔された複数の第１柱絶縁層を形成する工程と、を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  20. 前記複数の第１柱絶縁層を形成する工程は、
    前記少なくとも二層以上の第１半導体層の第１側壁の一部分が露出されるように複数の第１ホールを形成する工程と、
    前記複数の第１ホールを前記複数の第１柱絶縁層で埋め込む工程と、
    前記複数の第１柱絶縁層の間にある前記少なくとも二層以上の第１半導体層の部分を選択的に除去する工程と、を含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  21. 前記複数の第２半導体層は、前記複数の第１柱絶縁層間の前記少なくとも二層以上の第１半導体層の側壁部分に形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  22. 前記複数の犠牲層は、酸化層を備えることを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  23. 前記複数の第１柱絶縁層を形成する工程後、前記複数の犠牲層を除去する工程をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  24. 前記複数の犠牲層を除去する工程は、前記複数の第１柱絶縁層の間にエッチング液を浸透させて行うことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
  25. 前記少なくとも二層以上の第１半導体層は、シリコンエピタキシャル層を備え、前記複数の犠牲層は、シリコン−ゲルマニウムエピタキシャル層を備えることを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
  26. 前記少なくとも二層以上の第１半導体層の第２側壁を露出するようにトレンチを形成する工程と、
    前記トレンチを埋め込む第２柱絶縁層を形成する工程と、をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  27. 前記少なくとも二層以上の第１半導体層の第２側壁に沿って互いに離隔され、前記複数の第１柱絶縁層と互いに交互に配置された複数の第３柱絶縁層を形成する工程と、
    前記複数の第３柱絶縁層間の前記少なくとも二層以上の第１半導体層の第２側壁に複数の第２抵抗変化保存層を形成する工程と、をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
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