KR101046228B1 - 상변화 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 의한 상변화 메모리 소자는 반도체 기판 상에 형성되는 복수의 상변화 패턴층, 복수의 상변화 패턴층 간에 매립되는 제 1 층간 절연층, 및 복수의 상변화 패턴층과 제 1 층간 절연층 상부에 형성된 캡핑막을 포함한다.
상변화 메모리 소자, 캡핑막, 중첩도

Description

상변화 메모리 소자 및 그 제조방법{Phase Change Randomm Access Memory Device and Manufacturing Method Thereof}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 메모리 소자는 전원이 차단되면 입력된 정보가 소거되는 휘발성 메모리인 RAM(Random Access Memory)과, 전원이 차단되더라도 입력된 정보가 계속 유지되는 비휘발성 메모리인 ROM(Read Only Memory)으로 구분된다. 현재 보편적으로 사용되는 RAM 소자로는 DRAM(Dynamic RAM), SRAM(Static RAM)을 들 수 있고, ROM 소자로는 플래쉬 메모리를 들 수 있다.
DRAM 및 SRAM은 소비 전력이 낮고 임의 접근이 가능한 이점이 있는 반면, 휘발성이며 높은 전하 저장 능력이 요구되어 커패시터의 용량을 높여야하는 단점이 있다. 캐시(Cash) 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이긴 하나, 두개의 게이트가 적층된 구조를 갖기 때문에 전원 전압에 비해 높은 동작 전압이 요구된다. 이에 따라, 기록 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화가 어렵고 동작 속도가 느린 단점이 있다.
이러한 메모리 소자들의 단점을 극복하기 위해 개발된 메모리 소자로 강유전 메모리 소자(Ferroelectric Random Access Memory; FRAM), 강자성 메모리 소자(Magnetic Random Access Memory; MRAM) 및 상변화 메모리 소자(Phase-change Random Access Memory; PRAM)를 들 수 있다.
이 중에서, PRAM은 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래시 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
상변화 물질은 온도에 따라 결정 상태 및 비정질 상태의 서로 다른 상태를 갖는 물질로, 결정 상태에서는 비정질 상태에 비해 낮은 저항치를 나타내며 질서 정연한 규칙적인 원자 배열을 지니고 있다. 상변화 물질의 대표적인 예로 칼코게나이드(Chalcogenide)계 물질을 들 수 있으며, 이는 게르마늄(Ge), 안티몬(Sb), 텔루리움(Te)으로 이루어진 GST 화합물이다.
PRAM 소자에서 하부 전극을 통해 전류를 인가하면 이에 의해 발생한 줄열(Joule Heat)에 의해 상변화 물질층의 온도가 변화되며, 인가되는 전류를 적절히 변화시켜 상변화 물질층의 결정 구조를 결정 상태 또는 비정질 상태로 변화시킬 수 있다. 즉, 줄 열에 의해 저항이 낮은 결정질(Crystalline) 상태(세트(SET) 상태)와 저항이 높은 비정질(Amorphous) 상태(리셋(Reset) 상태)로 상변화가 일어난다. 또한 쓰기 및 읽기 모드에서, 상변화 물질층을 통하여 흐르는 전류를 감지하여 상변 화 기억 셀에 저장된 정보가 세트 상태의 데이터(0)인지 또는 리셋 상태의 데이터(1)인지 판별한다.
그런데 PRAM이 동작함에 따라, 상변화 물질층은 수축과 팽창을 반복하게 되고, 이러한 부피 변화에 따라 상변화 물질층과 하부 전극 콘택(Bottom Electrode Contact; BEC)이 분리되는 현상이 발생할 수 있다.
따라서, 상변화 물질층 및 상부 전극을 형성한 후 상변화 물질층의 변화를 방지하기 위해 캡핑막를 형성하는 기술이 제안되었다.
도 1은 종래의 일반적인 상변화 메모리 소자의 공정 단면도이다.
도 1을 참조하면, 기판 구조물(10) 상부에 상변화 물질층(15) 및 실리콘 질산화막(SiON; 20)으로 이루어진 상변화 패턴층(25) 표면을 감싸는 캡핑막(30) 형성 공정은 복수의 상변화 패턴층(25)을 포함하는 상변화 메모리 셀 라인을 동시에 캡핑하는 형태로 진행되며, 각각의 상변화 메모리 셀 사이에는 고밀도 플라즈마(High Density Plasma; HDP) 절연막(40)을 증착하게 된다.
상기 상변화 메모리 셀 라인은 반도체 기판의 셀 영역에 상변화 메모리 셀이 일렬로 형성되는 라인을 의미한다.
그런데, 고밀도 플라즈마 절연막(40) 증착과정에서 보이드(35) 현상이 발생된다. 이러한 보이드(35)는 캡핑막(30)의 스텝커버리지 불량으로 인해 발생되는 것으로, 상변화 패턴층(25)에 증착된 캡핑막(30) 상부가 하부에 비해 더 두껍게 증착됨에 따라 발생된다. 이러한 보이드(35)는 상변화 메모리 소자의 열화를 초래시킨다.
또한, 상변화 패턴층(25) 표면을 감싸는 캡핑막(30)의 상부 좌우 대칭도 및 이동도에 따라 후속 상부 전극(50) 콘택 식각률 또한 달라지게 되어 상부 전극(50)과 상변화 패턴층(25)과의 중첩도 불량을 초래하게 된다.
따라서, 본 발명의 목적은 상변화 메모리 소자의 캡핑막 증착 공정을 개선하여 캡핑막에 의한 중첩도 불량 및 보이드 현상을 억제할 수 있는 상변화 메모리 소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 상변화 메모리 소자는, 반도체 기판 상에 형성되는 복수의 상변화 패턴층, 상기 복수의 상변화 패턴층 간에 매립되는 제 1 층간 절연층, 및 상기 복수의 상변화 패턴층과 상기 제 1 층간 절연층 상부에 형성된 캡핑막을 포함한다.
또한, 본 발명의 다른 목적인 상변화 메모리 소자의 제조방법은, 하부 구조가 형성된 반도체 기판을 제공하는 단계, 상기 반도체 기판 상에 복수의 상변화 패턴층을 형성하는 단계, 상기 복수의 상변화 패턴층 사이에 제 1 층간 절연층을 형성하는 단계, 및 상기 복수의 상변화 패턴층과 상기 제 1 층간 절연층을 포함하는 전체구조 상부에 캡핑막을 형성하는 단계를 포함한다.
본 발명에 의하면, 스텝커버리지 없는 캡핑막 공정에 의해 상부전극과 상변화 패턴층을 정확하게 정렬시킬 수 있다.
또한, 상변화 패턴층 사이를 절연층으로 매립한 상태에서 캡핑막을 형성함으로써, 상변화 패턴층 사이에서 발생되는 보이드를 억제 할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2a 및 도 2e는 본 발명에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와같이, 반도체 기판, 상변화 메모리 셀 라인이 형성된 실리콘 기판(100) 상에 불순물 영역(110a)을 형성한다. 상기 불순물 영역(110a)이 형성된 반도체 기판(100) 상부에 제 1 층간 절연층(110)을 형성한 다음, 제 1 층간 절연층(110) 내에 불순물 영역(110a)과 콘택되도록 스위칭 소자(120)를 형성한다. 본 발명의 실시예에서는 스위칭 소자(120)로서 PN 다이오드를 사용하였다.
상기 스위칭 소자(120) 상부에 오믹 콘택층(130)을 형성할 수 있고, 본 발명에서는 오믹 콘택층(130) 물질로 코발트실리사이드(CoSi2)를 사용하였다.
다음으로, 전체구조 상부에 제 2 층간 절연층(140)을 형성한 후, 상기 제 2 층간 절연층(140)을 부분적으로 식각하여, 오믹 콘택층(130)을 선택적으로 노출시키는 콘택홀(도시되지 않음)을 형성한다.
다음, 형성된 콘택홀 내부가 충진되도록 하부 전극 콘택용 도전층을 형성한다.
상기 콘택홀 내에 도전층을 매립하여 하부 전극 콘택(145)을 형성한다. 여기 서, 상기 하부 전극 콘택(145)은 불순물이 도핑된 폴리실리콘, 실리콘 게르마늄(Si-Ge), 또는 티타늄 질화막(TiN)이 이용될 수 있고, 상기 층간 절연층(110,140)은 예를들어, TEOS(Tetra Ethly Ortho Silicate), USG(Undoped Silcate Glass) 또는 HDP-CVD(High Density Plasma-CVD) 등을 이용한 산화물이거나, 혹은 산화물과 질화물의 복합층일 수 있다.
다음, 도 2b에 도시된 바와같이, 전체구조 상부에 상변화 물질층(160) 및 실리콘 질산화막(SiON)을 순착적으로 증착한 후, 실리콘 질산화막(160) 상부에 감광막 패턴(170)을 형성한 후, 식각 공정을 통해 상변화 패턴층(165)을 형성한다.
그 다음으로, 도 2c에 도시된 바와같이, 상변화 패턴층(165) 사이를 고밀도 플라즈마 절연 물질로 매립하여 제 3 층간 절연층(180)을 형성한다.
상기 상변화 물질층(150)은 게르마늄, 비소, 주석, 인듐, 게르마늄, 탄탈륨, 니오브 내지 바나듐 등과 같은 5A족-안티몬-텔루륨을 포함하며, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔레륨, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등으로 구성될 수 있다.
그리고 상기 상변화 물질층(150)은 물리 기상 증착(Physical Vapor Deposition; PVD) 방법, 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법, 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 형성 할 수 있다.
또한, 상기 제 3 층간 절연층(180)은 예를들어, TEOS(Tetra Ethly Ortho Silicate), USG(Undoped Silcate Glass) 또는 HDP-CVD(High Density Plasma-CVD) 등을 이용한 산화물이거나, 혹은 산화물과 질화물의 복합층일 수 있다.
그런다음, 도 2d에 도시된 바와같이, 전체구조 상부에 절연 물질로 이루어진 균일한 두께의 캡핑막(190) 및 고밀도 플라즈마 절연층인 제 4 층간 절연층(200)을 순차적으로 증착한다. 상기 제 4 층간 절연층(200)은 바람직하게는 플라즈마 인핸스드 화학 기상 증착(PE-CVD) 방식으로 증착할 수 있다. 이후, 상기 증착된 제 4 층간 절연층(200) 상부 표면을 평탄화 과정인 화학적 기계적 연마(Chemical Mechanic Polishing) 과정을 거쳐 평탄화 시킨다.
상기 캡핑막(190)은 상기 제 3 층간 절연층 및 제 4 층간 절연층(180,200)과 동일한 물질인 예컨대 실리콘 질화물, 실리콘산질화물, 산화알루미늄 등으로 형성된다. 이렇게 형성된 캡핑막은 이후 형성되는 금속배선 및 산화공정으로부터 상기 상변화 패턴층(165)의 변형을 방지한다.
이어서, 도 2e에 도시된 바와같이, 상기 제 4 층간 절연층(200) 상부에 상변화 패턴층(165) 상부표면이 드러나도록 상기 제 4 층간 절연층(200), 캡핑막(190)을 순차적으로 식각하여 콘택홀을 형성한다.
그리고 나서, 상기 콘택홀 내부을 전극성 물질로 충진하여 상부 전극(210)을 형성한다.
상기 상부 전극(210)은 질소 원소를 함유하는 도전성 물질, 금속 또는 실리사이드를 사용하여 형성된다. 여기서, 상기 질소 원소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄 실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-보론 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 턴스텐 보론 질화물, 지르코늄-알루미늄 질화물, 몰리브덴- 실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 또는 텅스텐 산질화물, 탄탈륨 산질화물을 포함한다. 그 외에도 도체로서 충분한 전류를 흘려줄 수 있는 전도성 물질이라면 사용이 가능하다.
본 발명에서는 상부전극(210) 물질로 전도성 도체인 텅스텐(W)을 이용하여 형성한다.
종래에는 상변화 패턴층(165) 각각을 직접 캡핑층(도 1의 30)으로 보호하였으나, 본 발명에서는 상변화 패턴층(165) 사이에 제 3 층간 절연층(180)을 형성한 후 메모리 셀 라인 단위로 캡핑막(190)을 형성함으로써, 스텝커버리지에 따른 문제점을 해결할 수 있다. 또한, 상변화 패턴층(165) 각각을 캡핑하는 경우 캡핑막(190)의 좌우 대칭도와 이동도가 상이하여 상변화 패턴층(165)과 상부 전극(210)의 중첩도가 각각 달라, 이를 개별적으로 제어할 수 없었다.
그러나 본 발명에서는 상변화 패턴층(165) 사이를 제 3 층간 절연층(180)으로 매립한 후 캡핑막(190)을 형성하기 때문에 캡핑막(190)이 이동되더라도 각각의 상변화 패턴층(165) 마다 동일한 이동도를 갖기 때문에 상부전극(210)의 형성 위치를 용이하게 제어할 수 있다. 이로 인해, 상변화 메모리 소자의 메모리 셀 얼라인(Align)을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당 업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 상변화 메모리 소자의 공정 단면도, 및
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 공정 단면도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 110a : 불순물 영역
110,140,180,200 : 절연층 120 : PN 다이오드
145 : 하부 전극 콘택 150 : 상변화 물질층
160 : 실리콘 산화질화막 165 : 상변화 패턴층
190 : 캡핑막 210 : 상부 전극

Claims (6)

  1. 반도체 기판 상에 형성되는 복수의 상변화 패턴층;
    상기 복수의 상변화 패턴층 간에 매립되는 제 1 층간 절연층; 및
    상기 복수의 상변화 패턴층과 상기 제 1 층간 절연층 상부에 형성된 캡핑막을 포함하는 상변화 메모리 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 복수의 상변화 패턴층은 메모리 셀 라인에 일렬로 형성되는 것을 특징으로 하는 상변화 메모리 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항 또는 제 2 항에 있어서,
    상기 캡핑막을 관통하여 상기 상변화 패턴층과 접속되는 상부 전극을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  4. 하부 구조가 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 복수의 상변화 패턴층을 형성하는 단계;
    상기 복수의 상변화 패턴층 사이에 제 1 층간 절연층을 형성하는 단계; 및
    상기 복수의 상변화 패턴층과 상기 제 1 층간 절연층을 포함하는 전체구조 상부에 캡핑막을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 캡핑막 상부에 제 2 층간 절연층을 형성하는 단계;
    상기 제 2 층간 절연층 및 상기 캡핑막이 패터닝되어 상기 상변화 패턴층 상부를 노출시키고, 상기 상변화 패턴층의 노출된 부분을 매립하도록 상부 전극을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 절연층 및 제 2 절연층은,
    고밀도 플라즈마 화학 기상 증착 방식으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
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