KR20100128219A - 도전 구조물, 이의 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
도전 구조물, 이의 형성 방법 및 이를 포함하는 반도체 소자 및 그 제조 방법에서, 도전 구조물은 기판 상에 형성되는 텅스텐 패턴을 포함한다. 상기 텅스텐 패턴 상부면의 적어도 일부 영역에는 상기 텅스텐 패턴이 표면이 산화됨으로써 생성된 텅스텐 산화물 패턴이 구비된다. 이와같이, 상기 도전 구조물은 하부의 텅스텐 패턴 상에 상기 텅스텐 패턴에 비해 높은 저항을 갖는 텅스텐 산화물 패턴이 포함되어 있다. 상기 도전 구조물에 포함되는 높은 저항을 갖는 텅스텐 산화물 패턴은 주울 히팅을 위한 가열 전극 또는 저항체 등으로 사용될 수 있다.
Description
본 발명은 도전 구조물, 이의 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 적층 구조를 갖는 도전 구조물, 이의 형성 방법, 이를 포함하는 상전이 메모리 소자 및 자기 메모리 소자 및 그 제조 방법에 관한 것이다.
고도로 집적화된 반도체 소자를 제조하기 위하여, 50㎚ 이하의 좁은 직경 또는 선폭을 갖는 도전 구조물을 형성하는 것이 요구되고 있다. 또한, 상기 도전 구조물은 상기 반도체 소자에서 요구하는 범위 내의 저항값을 가져야 한다.
최근의 차세대 저항 메모리 소자에서는 국부적인 영역에 주울 히팅을 통하여 열을 가함으로써 셀에 데이터를 직접 기록하거나 또는 셀에 데이터가 용이하게 기록되도록 한다. 상기 국부 영역에 열이 가해지도록 하기 위하여, 다소 높은 저항을 갖는 가열 전극이 형성되어야 한다. 즉, 상기 가열 전극으로 사용되기 위한 도전 구조물은 신호 전달을 위한 도전 라인에 비해 높은 저항을 가져야 한다. 또한, 상기 열이 가해지는 국부 영역이 작아질수록 히팅 효율이 높아지기 때문에, 상기 가열 전극으로 사용되는 도전 구조물은 상기 국부 영역과 접촉하는 상부면의 면적이 작은 것이 바람직하다. 그러므로, 반도체 메모리 소자에서 요구하는 수준의 저항값을 가지면서 고집적화된 도전 구조물 및 이의 형성 방법이 요구되고 있다.
본 발명의 목적은 원하는 저항값을 갖도록 조절하기에 용이하고 고집적화된 도전 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 도전 구조물의 형성 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 도전 구조물을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전 구조물은, 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막이 구비된다. 또한, 적어도 일부분이 상기 개구부 내에 구비되고, 상기 도전 영역과 전기적으로 연결되고, 텅스텐이 열산화되어 형성된 텅스텐 산화물 패턴이 구비된다. 또한, 상기 텅스텐 산화물 패턴의 저면과 접하는 텅스텐 패턴이 구비된다.
일 실시예에 따르면, 상기 텅스텐 산화물 패턴의 폭은 상기 개구부의 내부 폭보다 좁을 수 있다.
일 실시예에 따르면, 상기 도전 영역과 접촉하고, 상기 개구부 입구보다 낮은 상부면을 갖는 텅스텐 패턴을 포함할 수 있다. 또한, 상기 텅스텐 산화물 패턴은 상기 텅스텐 패턴 상에 구비될 수 있다.
상기 텅스텐 패턴은 실린더 형상을 가질 수 있고, 상기 텅스텐 산화물 패턴은 원통 형상을 가질 수 있다. 상기 실린더 형상을 갖는 텅스텐 패턴 상에, 상기 개구부 내부에 위치하고 도전 물질로 이루어지는 매립막 패턴이 구비될 수 있다. 상기 개구부와 텅스텐 패턴 사이에 베리어 금속막 패턴이 구비될 수 있다. 상기 텅스텐 패턴은 상기 개구부 내부로부터 상기 개구부 위로 돌출될 수 있다.
일 실시예에 따르면, 상기 텅스텐 패턴의 상부면은 도전 영역으로 제공되되고, 상기 텅스텐 산화물 패턴은 상기 텅스텐 물질로 이루어진 도전 영역과 접촉될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전 구조물의 형성 방법으로, 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막을 형성한다. 상기 개구부에 의해 적어도 일부의 상부면이 노출되는 예비 텅스텐 패턴을 형성한다. 또한, 텅스텐을 열산화시켜, 적어도 일부분이 상기 개구부 내에 구비되고, 상기 도전 영역과 전기적으로 연결되는 텅스텐 산화물 패턴을 형성한다.
일 실시예에 따르면, 상기 개구부 측벽 및 저면을 따라 베리어 금속막을 형성할 수 있다.
상기 예비 텅스텐 패턴을 형성하기 위하여, 상기 베리어 금속막 상에 상기 개구부를 채우는 텅스텐막을 형성한다. 다음에, 상기 층간 절연막의 상부면이 노출되도록 상기 텅스텐막 및 베리어 금속막을 연마하여, 예비 텅스텐 패턴 및 베리어 금속막 패턴을 각각 형성한다.
상기 텅스텐을 열산화시키는 공정에서 상기 예비 텅스텐 패턴을 열산화시켜, 텅스텐 패턴 및 상기 텅스텐 패턴 상부면과 수직하게 연장되고 상기 개구부 위로 돌출되는 텅스텐 산화 패턴을 각각 형성한다.
상기 예비 텅스텐 패턴을 형성하기 위하여, 상기 베리어 금속막 상에 상기 개구부 측벽 및 저면을 따라 텅스텐막을 형성한다. 상기 텅스텐막 상에 상기 개구부 내부를 채우는 매립막을 형성한다. 상기 층간 절연막의 상부면이 노출되도록 상기 텅스텐막, 베리어 금속막 및 매립막을 연마하여, 예비 텅스텐 패턴, 베리어 금속막 패턴 및 매립막 패턴을 각각 형성한다.
상기 텅스텐을 열산화시키는 공정에서 상기 예비 텅스텐 패턴을 열산화시켜, 실린더형의 텅스텐 패턴 및 상기 텅스텐 패턴 상부면과 수직하게 연장되고 상기 개구부 위로 돌출되는 원통 형상의 텅스텐 산화물 패턴을 각각 형성할 수 있다.
일 실시예에 따르면, 상기 기판 상에 텅스텐 패턴을 형성하는 공정을 수행할 수 있다. 또한, 상기 텅스텐 패턴이 저면에 노출되도록 상기 층간 절연막 내에 개구부를 형성할 수 있다.
일 실시예에 따르면, 상기 텅스텐 산화물 패턴의 상부면을 덮는 상부 층간 절연막을 형성한다. 다음에, 상기 텅스텐 산화물 패턴 상부면이 선택적으로 노출되 도록 상기 상부 층간 절연막의 상부 표면을 연마한다.
일 실시예에 따르면, 상기 텅스텐의 열산화는 플라즈마 공정 또는 급속 열처리 공정을 통해 수행될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막이 구비된다. 적어도 일부분이 상기 개구부 내에 구비되고, 상기 도전 영역과 전기적으로 연결되고, 텅스텐이 열산화되어 형성된 텅스텐 산화물 패턴이 구비된다. 상기 텅스텐 산화물 패턴 저면과 접하는 텅스텐 패턴이 구비된다. 또한, 상기 텅스텐 산화물 패턴 상에 열에 의해 전기적 특성이 가변되는 가변 저항체가 구비된다.
일 실시예에 따르면, 상기 가변 저항체는 MTJ 구조물을 포함하고, 상기 텅스텐 산화물 패턴 상에 MTJ 구조물 내의 자유막 패턴이 대향하게 배치된다.
일 실시예에 따르면, 상기 가변 저항체는 상전이 구조물을 포함된다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막을 형성한다. 상기 개구부에 의해 적어도 일부의 상부면이 노출되는 예비 텅스텐 패턴을 형성한다. 상기 예비 텅스텐 패턴을 열산화시켜, 적어도 일부분이 상기 개구부 내에 구비되고, 상기 도전 영역과 전기적으로 연결되는 텅스텐 산화 패턴 및 상기 텅스텐 산화물 패턴 저면과 접하는 텅스텐 패턴을 형성한다. 또한, 상기 텅스텐 산화물 패턴 상에 열에 의해 전기적 특성이 가변되는 가변 저항체를 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 도전 구조물의 단면도이다. 도 2는 도 1에 도시된 도전 구조물의 사시도이다.
도 1 및 2를 참조하면, 기판(50) 상에 층간 절연막(52)이 구비된다. 상기 층간 절연막(52)에는 상기 기판(50)의 일부 표면을 노출하는 개구부(54)가 포함된다. 상기 개구부(54)의 저면에 노출되는 기판 영역은 도전 영역이다. 도시하지는 않았지만, 상기 기판(50)에 도전성 패턴이 구비되고, 상기 개구부(54) 저면에는 상기 도전성 패턴이 노출될 수도 있다.
본 실시예에서는, 상기 개구부(54)는 콘택홀의 형상을 갖는다. 그러나, 상기 개구부(54)는 형성하고자 하는 도전 구조물의 형상에 따라 다양한 형상을 가질 수 있다. 때문에, 상기 개구부(54)의 형상을 한정하지는 않는다. 본 실시예와 달리, 상기 개구부(54)는 트렌치 형상을 가질 수도 있다.
상기 개구부(54)의 측벽 및 저면을 따라, 실린더 형상을 갖는 베리어 금속막 패턴(56a)이 구비된다. 상기 베리어 금속막 패턴(56a)은 티타늄, 티타늄 질화물등을 포함할 수 있으며, 이들은 단독으로 형성되거나, 2층 이상 적층될 수 있다. 일 예로, 상기 베리어 금속막 패턴(56a)은 티타늄 및 티타늄 질화물이 적층된 형상을 가질 수 있다. 상기 베리어 금속막 패턴(56a)은 금속 물질이 층간 절연막으로 확산되는 것을 방지하는 역할을 한다. 상기 베리어 금속막 패턴(56a)이 구비됨으로써, 콘택 플러그 저면의 접촉 면적이 증가되어 콘택 저항이 감소된다. 또한, 상기 베리어 금속막 패턴(56a)은 텅스텐에 비해 산화 반응이 느리거나, 산화 반응이 거의 일어나지 않는 물질로 형성되는 것이 바람직하다.
상기 베리어 금속막 패턴(56a) 상부면에, 상기 개구부(54) 내부의 일부를 채우는 텅스텐 패턴(58b)이 구비된다. 따라서, 상기 베리어 금속막 패턴(56a) 및 텅스텐 패턴(58b)은 하부의 도전 영역과 전기적으로 연결되는 도전 패턴의 역할을 한다.
상기 텅스텐 패턴(58b) 상부면과 접촉하고, 상기 개구부(54)의 폭보다 좁은 폭을 갖는 텅스텐 산화물 패턴(WOx, 60)이 구비된다. 상기 텅스텐 산화물 패턴(60)은 하부에 위치하는 텅스텐 표면이 산화되어 생성된 것이다. 상기 텅스텐 산화물 패턴(60)은 상기 개구부(54)의 상부면 위로 돌출되는 형상을 갖는다. 상기 개구부 상부면으로부터 돌출되는 텅스텐 산화물 패턴(60)의 두께는 상기 개구부(54) 내부 에 위치하는 텅스텐 산화물 패턴(60)의 두께보다 작다. 또한, 상기 텅스텐 산화물 패턴(60)은 텅스텐 패턴(58b)과 실질적으로 동일한 폭을 갖는다.
상기 텅스텐 산화물 패턴(60)은 상기 텅스텐 패턴(58b)에 비해 높은 저항을 갖는다. 또한, 상기 텅스텐 산화물 패턴(60)의 두께는 텅스텐의 표면 산화 조건을 변경함으로써 조절이 가능하며, 이로 인해 상기 텅스텐 산화물 패턴(60)의 저항을 조절할 수 있다.
상기 텅스텐 산화물 패턴(60)은 사진 공정의 한계 폭보다 좁은 폭을 가질 수 있다. 즉, 상기 베리어 금속막 패턴(56a)의 두께를 증가시킴으로써 상기 텅스텐 산화물 패턴(60)의 폭이 작아지도록 조절할 수 있다. 일 예로, 상기 텅스텐 산화물 패턴(60)은 50㎚이하의 좁은 폭을 가질 수도 있다.
이와같이, 상기 텅스텐 산화물 패턴(60)이 다소 높은 저항을 가지면서 좁은 폭을 가지므로, 상기 텅스텐 산화물 패턴(60)은 전류를 인가하였을 때 주울 히팅이 발생하므로 가열 전극으로 사용되기에 적합하다. 이와는 달리, 상기 텅스텐 산화물 패턴(60)은 낮은 저항을 요구하지 않으면서 사진 공정의 한계 폭 이하의 직경을 갖는 콘택 플러그로 사용될 수 있다. 또는, 상기 텅스텐 산화물 패턴이 라인 형상을 갖는 경우, 사진 공정의 한계 폭 이하의 선폭을 갖는 배선 라인으로 사용될 수도 있다.
도 3 내지 도 5는 도 1에 도시된 도전 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(50) 상에 층간 절연막(52)을 형성한다. 상기 층간 절연막(52)은 실리콘 산화물로 이루어질 수 있다.
상기 층간 절연막(52)의 일부분을 사진 식각 공정을 통해 제거함으로써, 상기 기판(50)의 일부 표면을 노출하는 개구부(54)를 형성한다. 상기 개구부(54)의 저면에 노출되는 기판 부위는 도전 영역이 된다. 본 실시예에서, 상기 개구부(54)는 콘택홀의 형상을 갖는다. 상기 개구부(54)는 사진 식각 공정을 통해 형성하므로, 사진 공정의 한계 선폭과 동일하거나 상기 한계 선폭보다 큰 폭을 갖게 된다.
상기 개구부(54)의 측벽, 저면 및 상기 층간 절연막(52)의 상부면을 따라 베리어 금속막(56)을 형성한다. 상기 베리어 금속막(56)은 후속에 형성되는 텅스텐막에 포함된 금속 원자들이 상기 층간 절연막(52)으로 확산되는 것을 방지하는 역할을 할 수 있다. 상기 베리어 금속막은 텅스텐에 비해 산화 반응이 느리거나, 산화 반응이 거의 일어나지 않는 물질로 형성하는 것이 바람직하다. 상기 베리어 금속막(56)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있으며, 이들은 단독으로 사용되거나 2 층이상으로 적층하여 사용할 수 있다.
상기 베리어 금속막(56)은 상기 개구부(54) 내부를 완전히 채우지 않고 개구부(54)의 표면 프로파일을 따라 컨포멀(conformal)하게 형성된다. 그러므로, 상기 베리어 금속막(56)이 증착된 상태에서의 개구부(54)는 상기 베리어 금속막(56)의 증착 두께의 약 2배만큼 폭이 감소된다. 따라서, 상기 베리어 금속막(56)의 증착 두께를 조절하여 상기 베리어 금속막(56)이 증착된 상태에서의 개구부(54)의 폭을 조절할 수 있다.
상기 베리어 금속막(56) 상에 상기 개구부(54) 내부를 완전히 채우는 텅스텐막(58)을 형성한다. 상기에서 설명한 것과 같이, 상기 개구부(54)의 내부 폭은 상기 베리어 금속막(56)의 두께에 따라 달라지므로, 상기 베리어 금속막(56)의 두께에 따라 상기 텅스텐막(58)의 증착 두께도 달라지게 된다.
도 4를 참조하면, 상기 층간 절연막(52)의 상부면이 노출되도록 상기 텅스텐막(58) 및 베리어 금속막(56)을 화학 기계적 연마 공정을 통해 연마한다. 이로써, 상기 개구부(54) 내부에 베리어 금속막 패턴(56a) 및 예비 텅스텐 패턴(58a)을 각각 형성한다.
상기 화학 기계적 연마 공정을 수행할 때, 상기 텅스텐막(58)에 비해 상기 층간 절연막(52)이 다소 빠르게 연마되도록 한다. 따라서, 상기 층간 절연막(52)의 상부면에 비해 상기 예비 텅스텐 패턴(58a) 및 베리어 금속막 패턴(56a)의 상부면이 돌출되도록 한다. 이 때, 상기 예비 텅스텐 패턴(58a) 및 베리어 금속막 패턴(56a)의 상부면은 상기 층간 절연막(52) 상부면에 비해 10Å이상의 두께만큼 미세하게 돌출되도록 하면 된다. 그러므로, 상기 예비 텅스텐 패턴(58a)을 돌출시키기 위한 별도의 공정은 요구되지 않으며, 상기 화학 기계적 연마 공정만으로 도시된 것과 같이 상기 예비 텅스텐 패턴(58a)의 상부면이 돌출되는 구조를 갖도록 할 수 있다.
그러나, 상기 설명한 것과 달리, 상기 예비 텅스텐 패턴(58a)의 상부면이 돌출되는 구조를 갖도록 하기 위하여, 서로 다른 조건으로 2회 이상의 연마 공정을 수행할 수도 있다. 즉, 최초에는 텅스텐막(58) 및 베리어 금속막(56)이 빠르게 연마되는 연마 조건으로 연마하여 상기 텅스텐막(58) 및 베리어 금속막(56)을 일부 제거한 다음에, 상기 층간 절연막(52)이 상대적으로 빠르게 연마되는 조건으로 연마할 수도 있다.
도 5를 참조하면, 상기 예비 텅스텐 패턴(58a)을 산소 분위기에서 열처리함으로써, 텅스텐 패턴(58b) 및 텅스텐 산화물 패턴(60)을 형성한다.
구체적으로, 상기 예비 텅스텐 패턴(12)을 산소 분위기에서 열처리하면, 상기 예비 텅스텐 패턴(12)의 상부면이 산소와 반응하여 열적 팽창이 이루어져 상기 개구부(54) 상부로 융기하면서 텅스텐 산화물 패턴(60)이 생성된다.
이 때, 상기 예비 텅스텐 패턴(58a)의 구조에 따라 열처리 후 생성되는 텅스텐 산화물 패턴(60)의 형상이 달라진다.
상기 예비 텅스텐 패턴(58a)의 상부면이 주변의 층간 절연막(52)의 상부면에 비해 높게 위치하면, 상기 예비 텅스텐 패턴(58a)의 상부면으로부터 이방성으로 상기 텅스텐 산화물 패턴(60)이 성장하게 된다. 그러므로, 상기 텅스텐 산화물 패턴(60)은 상기 예비 텅스텐 패턴(58a)의 폭과 실질적으로 동일한 폭을 가지게 된다.
이와는 달리, 상기 예비 텅스텐 패턴의 상부면이 주변의 층간 절연막(52) 상부면에 비해 낮게 위치하면, 상기 예비 텅스텐 패턴의 상부면으로부터 등방성으로 상기 텅스텐 산화물 패턴이 성장하게 된다. 그러므로, 상기 텅스텐 산화물 패턴은 상기 예비 텅스텐 패턴의 폭보다 더 넓은 폭을 갖는 부위가 생기게된다.
도 4에 도시된 것과 같이, 본 실시예에서는, 상기 예비 텅스텐 패턴(58a)의 상부면이 주변의 층간 절연막(52)의 상부면보다 높게 위치하므로, 상기 예비 텅스텐 패턴(58a)의 상부면으로부터 이방성으로 상기 텅스텐 산화물 패턴(60)이 성장한다. 즉, 상기 텅스텐 산화물 패턴(60)은 상기 예비 텅스텐 패턴(58a)과 동일한 폭을 가지면서 상기 예비 텅스텐 패턴(58a)의 상부면과 수직한 방향으로 성장하게 된다. 따라서, 상기 텅스텐 산화물 패턴(60)은 상기 개구부(54)보다 좁은 폭을 가지며, 실질적으로 상기 예비 텅스텐 패턴(58a)과 동일한 폭을 갖는다. 한편, 상기 텅스텐 산화물 패턴(60)의 폭이 감소되면, 상기 텅스텐 산화물 패턴(60)의 표면 거칠기 특성이 양호해진다. 즉, 상기 텅스텐 산화물 패턴(60)의 폭이 50㎚ 정도로 감소되는 경우, 상기 텅스텐 산화물 패턴(60)의 표면 거칠기가 수 Å 정도이며, 구체적으로 1Å 이하로 낮아질 수 있다. 그러므로, 상기 텅스텐 산화물 패턴(60)의 표면 요철로 인한 불량 발생을 감소시킬 수 있다. 또한, 사진 공정을 통해 넓은 폭을 갖는 개구부를 형성하더라도, 상기 베리어 금속막 패턴(56a)의 두께를 조절함으로써 50㎚ 이하의 좁은 폭을 갖는 텅스텐 산화물 패턴(60)을 형성할 수 있다.
상기 텅스텐 산화물 패턴(60)은 상기 예비 텅스텐 패턴(58a)의 상부면과 반응하면서 상기 개구부(54) 내부의 상부에도 생성된다. 따라서, 상기 텅스텐 산화물 패턴(60)은 상기 개구부(54) 내부로부터 상기 개구부(54) 외부로 돌출되는 형상을 갖는다. 그리고, 상기 텅스텐 산화물 패턴(60)이 생성됨에 따라, 상기 개구부(54) 내부에는 상기 예비 텅스텐 패턴(58a)보다 높이가 감소된 텅스텐 패턴(58b)이 형성된다.
상기 텅스텐 산화물 패턴(60)은 상기 텅스텐 패턴(58b)에 비해 높은 저항을 갖는다.
이하에서는, 상기 예비 텅스텐 패턴(58a)을 산소 분위기에서 열처리하는 공정에 대해 상세하게 설명한다. 상기 열처리 공정의 예로는 플라즈마 처리, 급속 열처리(RTA, rapid thermal anneal) 등을 들 수 있다. 즉, 상기 열처리 공정은 플라즈마 처리 및 급속 열처리 중 어느 하나로 수행될 수 있다. 이와는 달리, 상기 열처리 공정은 플라즈마 처리와 급속 열처리가 각각 수행될 수도 있다.
상기 텅스텐 패턴(58b) 및 텅스텐 산화물 패턴(60) 각각의 두께는 상기 열처리 조건을 변화시킴으로써 조절할 수 있다. 또한, 상기 텅스텐 패턴(58b) 및 텅스텐 산화물 패턴(60)의 폭은 이전 공정에서 베리어 금속막의 증착 두께를 조절함으로써 용이하게 조절할 수 있다. 그러므로, 상기 텅스텐 패턴(58b) 및 상기 텅스텐 산화물 패턴(60)의 저항을 용이하게 조절할 수 있다.
상기 열처리를 급속 열처리 공정으로 수행할 경우, 산소 분위기에서 400 내지 600℃의 온도 하에서, 1 내지 10분 정도 진행할 수 있다. 이와는 달리, 상기 열처리를 플라즈마 공정으로 수행할 경우, 산소 분위기에서 20 내지 100W의 파워로 1 내지 10분 정도 진행할 수 있다. 상기 산화 공정에 사용되는 공정 가스는 산소 가스(O2 gas) 또는 오존 가스(O3 gas)등을 포함할 수 있다. 상기 산화 공정시에, 산소 가스는 약 500 sccm 이상의 유입량으로 공급될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상술된 상기 산화 공정의 공정 조건들은 다른 조건들로 수행될 수도 있다.
한편, 상기 산화 공정을 수행하더라도 상기 베리어 금속막 패턴(56a)은 산화가 거의 일어나지 않거나, 산화 반응이 느려서 산화된 부위의 높이가 상기 텅스텐 산화물 패턴에 비해 현저하게 낮다. 특히, 본 실시예에서와 같이, 티타늄/ 티타늄 질화물로 이루어지는 베리어 금속막 패턴(56a)은 실질적으로 산화가 일어나지 않는다.
상기 텅스텐 산화물 패턴을 형성한 후, 상기 텅스텐 산화물 패턴을 표면 처리하는 공정이 더 포함될 수 있다. 일 예로, 상기 텅스텐 산화물 패턴을 질화물 분위기에서 급속 열처리하는 공정(RTN)이 수행될 수도 있다. 다른 예로, 상기 텅스텐 산화물을 텅스텐으로 환원시키는 공정이 수행될 수도 있다. 상기 표면 처리를 통해 상기 텅스텐 산화물 패턴의 저항이 다소 변하게 되므로, 상기 표면 처리를 수행함으로써 상기 도전 구조물이 원하는 수준의 저항을 갖도록 할 수도 있다.
상기 설명한 방법에 의하면, 상기 텅스텐 산화물을 증착하거나 식각하는 공정 등을 수행하지 않으면서 텅스텐 산화물 패턴(60)을 형성할 수 있다. 특히, 상기 텅스텐 산화물 패턴(60)은 사진 공정의 한계 선폭보다 좁은 폭을 갖도록 형성할 수 있다. 또한, 상기 텅스텐 산화물 패턴(60) 하부에는 상기 텅스텐 산화물 패턴(60)보다 더 넓은 폭을 가지면서 낮은 저항을 갖는 플러그가 구현된다. 특히, 상기 텅스텐 패턴(58b) 및 텅스텐 산화물 패턴(60)의 두께 및 폭을 용이하게 조절할 수 있어서 원하는 수준의 저항을 갖는 도전 구조물을 용이하게 형성할 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 자기 메모리 소자의 단면도이다.
도 6에 도시된 자기 메모리 소자의 셀 내에는 도 1에 도시된 도전 구조물이 포함된다.
도 6을 참조하면, 반도체 기판(400) 상에 셀 선택을 위한 MOS 트랜지스터가 구비된다. 상기 MOS 트랜지스터는 게이트 산화막(402), 게이트 전극(404) 및 불순물 영역(406)을 포함한다. 상기 게이트 전극(404)은 워드 라인으로 제공될 수 있으며, 제1 방향으로 연장되는 형상을 가질 수 있다. 스핀 트랜스터 토크(spin transfer torque) 자기 메모리 소자는 자기 터널 접합 구조체에 양 방향으로 전류를 공급해야 하므로, 스위칭 소자로서 트랜지스터를 채용하는 것이 바람직하다.
상기 반도체 기판(400) 상에는 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(408)이 구비된다. 상기 제1 층간 절연막(408)은 실리콘 산화물로 이루어질 수 있다. 상기 제1 층간 절연막(408)을 관통하여 상기 불순물 영역(406)과 접촉하는 콘택 플러그(410)가 구비된다.
상기 콘택 플러그(410) 상에는 도전 패턴(412)이 구비된다. 상기 도전 패턴(412)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 도전 패턴(412)은 금속 물질로 이루어질 수 있다. 일 예로, 상기 도전 패턴(412)은 텅스텐을 포함할 수 있다.
상기 제1 층간 절연막(408) 상에 상기 도전 패턴(412)을 덮는 제2 층간 절연막(414)이 구비된다. 상기 제2 층간 절연막(414)은 실리콘 산화물로 이루어질 수 있다. 상기 제2 층간 절연막(414)에는 상기 도전 패턴(412) 상부면의 일부분을 노 출하는 개구부(415)가 구비된다. 상기 개구부(415)는 콘택홀의 형상을 갖는다. 상기 개구부(415)는 규칙적으로 배치되어 복수개가 구비될 수 있으며, 하나의 단위 셀에 하나의 개구부(415)가 마련된다.
상기 개구부(415) 측벽 및 저면을 따라 제1 베리어 금속막 패턴(416)이 구비된다. 상기 제1 베리어 금속막 패턴(416) 상에 상기 개구부(415) 내부의 일부를 채우는 텅스텐 패턴(418)이 구비된다. 또한, 상기 텅스텐 패턴(418) 상부면에, 텅스텐 표면이 산화되어 생성되고 상기 개구부(415) 상부면보다 돌출되는 텅스텐 산화물 패턴(420)이 구비된다. 상기 텅스텐 패턴(418) 및 텅스텐 산화물 패턴(420)은 실질적으로 동일한 폭을 갖는다. 즉, 상기 제1 베리어 금속막 패턴(416), 텅스텐 패턴(418) 및 텅스텐 산화물 패턴(420)은 도 1에서 도시된 패턴 구조물과 동일한 형상을 갖는다.
상기 패턴 구조물에서, 상기 텅스텐 패턴(418) 및 제1 베리어 금속막 패턴(416)은 하부 전극 콘택으로 제공된다. 또한, 상대적으로 높은 저항을 갖는 텅스텐 산화물 패턴(420)은 MTJ 구조물 내의 자유막 패턴을 가열시키는 가열 전극으로 제공된다.
상기 제2 층간 절연막(414) 상에는 상기 텅스텐 산화물 패턴(420)들 사이의 갭을 채우는 제3 층간 절연막(422)이 구비된다. 상기 제3 층간 절연막(422)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 일 예로, 상기 제3 층간 절연막(422)은 고밀도 플라즈마 공정을 통해 형성된 실리콘 산화물 또는 원자층 적층법을 통해 형성된 실리콘 산화물로 이루어질 수 있 다. 상기 제3 층간 절연막(422)의 상부면은 상기 텅스텐 산화물 패턴(420)의 상부면과 실질적으로 동일한 평면에 위치한다. 또한, 상기 제1 베리어 금속막 패턴(416)의 상부면은 상기 제3 층간 절연막(422)에 의해 덮혀있어 상기 제3 층간 절연막(422) 표면으로 노출되지 않는다.
상기 제3 층간 절연막(422)의 상부면에, 자기 터널 접합(magnetic tunnel junction; MTJ) 구조물이 구비된다. 상기 MTJ 구조물은 외부에서 전기신호를 인가해 주었을 때 전자가 두 층의 강자성 박막 사이에 끼워져 있는 매우 얇은 터널 산화막을 통해, 터널링(tunneling)을 일으킬 수 있는 샌드위치 형태의 다층박막으로 이루어질 수 있다. 즉, 상기 MTJ 구조물은 스위칭 전류에 의해 자화 방향이 변화되는 자유막 패턴(426, free layer pattern), 터널 산화막 패턴(428) 및 두 층의 강자성박막에서 고정된 자기 분극과 동일한 자화 방향을 보이는 스핀을 갖는 고정막 패턴(430a, 430b, 430c, 432, pinned layer pattern)을 포함하는 적층 구조를 갖는다. 상기 자기 터널 접합체의 자유막 패턴(426) 저면의 적어도 일부분은 상기 텅스텐 산화물 패턴(420)의 상부면과 접촉된다. 상기 자기 터널 접합체는 상기 자유막 패턴(426), 터널 산화막 패턴(428) 및 고정막 패턴(430a, 430b, 430c, 432)을 포함하는 다양한 형상의 적층 구조를 가질 수 있으므로, 상기 자기 터널 접합체의 구조를 한정하지는 않는다.
본 실시예에서, 상기 자유막 패턴(426)은 코발트-철-붕소(CoFeB)를 포함할 수 있다. 상기 제3 층간 절연막(422) 상부면과 자유막 패턴(426) 사이에는 전도성을 갖는 제2 베리어 금속막 패턴(424)이 구비된다. 상기 제2 베리어 금속막 패 턴(424)은 상기 자유막 패턴(426)에 포함되는 금속의 이상 성장을 방지하기 위하여 제공된다. 상기 제2 베리어 금속막 패턴(424)의 예로는 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물 등을 들 수 있다. 상기 터널 산화막 패턴(428)은 마그네슘 산화막(MgO)을 포함할 수 있다. 상기 고정막 패턴은 제1 고정막(430a, 430b, 430c) 및 제2 고정막(432)이 적층된 구조를 가질 수 있다. 상기 터널 산화막 패턴(428)과 직접 접촉하는 제1 고정막(430a, 430b, 430c)은 하부 강자성층(430a), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer, (430b), 및 상부 강자성층(430c)이 적층된 합성 반강자성층(synthetic anti-ferromagnetic layer) 구조를 가질 수 있다. 상기 하부 강자성층(430a)은 코발트-철-붕소(CoFeB)를 포함할 수 있고, 상기 상부 강자성층(430c)은 코발트-철(CoFe)을 포함할 수 있고, 반강자성 커플링 스페이서층(430b)은 루테늄을 포함할 수 있다. 또한, 상기 제1 고정막(430a, 430b, 430c) 상에 위치하는 제2 고정막(432)은 백금-망간층(PtMn)을 포함할 수 있다.
설명한 것과 같이, 상기 MTJ 구조물에 포함되는 자유막 패턴(426)의 저면은 상기 텅스텐 산화물 패턴(420) 상에 위치한다. 또한, 상기 텅스텐 산화물 패턴(420)은 상기 자유막 패턴(426)에 열을 가하기 위한 가열막 패턴의 기능을 한다. 특히, 상기 텅스텐 산화물 패턴(420)의 상부면의 폭이 제1 층간 절연막(408) 내의 개구부(415)의 폭에 비해 더 작기 때문에, 상기 텅스텐 산화물 패턴(420)의 저항이 높아져 상기 자유막 패턴(426)의 가열 효율이 더욱 높아지게 된다.
한편, 평탄도가 열악한 면 상에 MTJ 구조물이 형성되는 경우에, 닐 커플 링(Neel coupling) 현상에 의해 MTJ 구조물의 특성이 열화될 수 있다. 하지만, 본 발명의 실시예에 따른 자기 메모리 소자의 경우, 매우 우수한 평탄도의 평탄면을 갖는 텅스텐 산화물 패턴 상에 상기 MTJ 구조물이 구비됨으로써, 우수한 동작 특성을 가질 수 있다.
상기 자유막 패턴(426)의 온도가 상승하는 경우, 셀 내에 데이터를 저장할 때 상기 자유막 패턴(426)의 보자력(coercive force)이 감소된다. 따라서, 스핀 주입 메커니즘을 이용하는 자기 메모리 소자(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM)에서 쓰기 전류 또는 임께 전류가 감소되어 소자의 전력 소모를 감소시킬 수 있다. 도시하지는 않았지만, 상기 MTJ 구조물 상에는 하드 마스크 패턴이 구비될 수 있다.
상기 제3 층간 절연막(422) 상에 상기 MTJ 구조물 사이의 갭을 채우는 제4 층간 절연막(434)이 구비된다. 상기 제4 층간 절연막(434) 상에는 제5 층간 절연막(436)이 구비된다. 상기 제5 층간 절연막(436) 내에는 상부 전극(438)이 배치된다. 상기 상부 전극(438)은 상기 MTJ 구조물의 최상층에 배치되는 고정막 패턴과 접촉한다. 상기 상부 전극(438)은 저저항을 갖는 금속 물질로 이루어질 수 있다. 일 예로, 상기 상부 전극(438)은 텅스텐 물질로 이루어질 수 있다.
상기 제5 층간 절연막(436) 상에는, 상기 상부 전극(438)과 전기적으로 연결되는 비트 라인(440)이 배치된다. 상기 비트 라인(440)은 상기 워드 라인의 연장 방향과 수직하는 제2 방향으로 연장된다.
이하에서, 본 발명의 일 실시예에 따른, 자기 메모리 소자의 데이터 저장 방법을 설명한다.
도 6을 다시 참조하면, 트랜지스터의 게이트 전극(404)에 워드 라인 신호를 인가하고, 동시에 상기 비트 라인(440)에 비트라인 쓰기 신호를 인가한다. 상기 워드 라인 신호는 소정의 시간 동안 상기 트랜지스터의 문턱전압보다 높은 워드라인 전압을 갖는 전압 펄스 신호(voltage pulse signal)일 수 있다. 따라서 상기 워드 라인에 접속된 상기 트랜지스터는 상기 워드 라인 전압이 인가되는 동안 턴 온(turn on)된다. 또한, 상기 비트 라인 쓰기 신호는 상기 워드 라인 신호가 인가되는 동안 상기 비트 라인(440)에 전류를 가하는 전류 펄스 신호일 수 있다. 그 결과, 상기 자기 터널 접합 구조체 및 이에 직렬 접속된 상기 트랜지스터를 통하여 쓰기 전류가 흐른다.
상기 쓰기 전류는 상기 자유막 패턴(426)으로부터 상기 제2 고정막(432)을 향하여 흐르는 제1 쓰기 전류이거나 상기 제2 고정막(432)으로부터 상기 자유막 패턴(426)을 향하여 흐르는 제2 쓰기 전류일 수 있다. 본 발명의 일 실시예에서, 상기 제1 쓰기 전류는 상기 자기 터널 접합 구조체 내에서 양의 Y축 방향을 향하여 흐르고, 상기 제2 쓰기 전류는 음의 Y축 방향을 향하여 흐른다. 다시 말해서, 상기 제1 쓰기 전류가 흐르는 동안 전자들(electrons)은 상기 음의 Y축 방향을 향하여 흐르고, 상기 제2 쓰기 전류가 흐르는 동안 전자들은 상기 양의 Y축 방향을 향하여 흐른다.
상기 제1 쓰기 전류가 상기 자기 터널 접합 구조체를 통하여 흐르면, 상기 자유막 패턴(426) 내로 전자들이 주입된다. 상기 전자들은 업 스핀 전자들 및 다운 스핀 전자들을 포함한다. 상기 제2 고정막(432) 내의 고정된 자기 분극들의 대부분이 업 스핀을 갖는다면, 상기 자유막 패턴(426) 내로 주입된 상기 업 스핀 전자들만이 상기 터널 절연막 패턴(428)을 지나서 상기 제2 고정막(432)에 도달하고 상기 자유막 패턴(426) 내로 주입된 상기 다운 스핀 전자들은 상기 자유막 패턴(426) 내에 축적된다. 상기 자유막 패턴(426) 내로 주입되는 상기 업 스핀 전자들 및 상기 다운 스핀 전자들의 수량은 상기 제1 쓰기 전류의 전류밀도에 비례한다. 따라서 상기 제1 쓰기 전류밀도를 증가시키면, 상기 자유막 패턴(426) 내에 축적된 다운 스핀 전자들에 의하여 상기 자유막 패턴(426)은 초기의 자화방향에 관계없이 상기 제2 고정막(432)의 자화방향에 반 평행한 다수의 자기 분극들(majority magnetic polarizations)을 가지게 된다. 결과적으로, 상기 제1 쓰기 전류밀도가 제1 임계 전류밀도(critical current density)보다 큰 경우에, 상기 자기 터널 접합 구조체는 최대 저항값을 갖도록 스위칭 될 수 있다. 상기 제1 쓰기 전류가 공급됨에 따라, 상기 텅스텐 산화물 패턴(420)은 상기 자유막 패턴(426)을 가열하여 자유막 패턴(426)의 보자력을 감소시키며. 상기 제1 임계 전류밀도를 낮출 수 있다. 이에 따라, 상기 제1 쓰기 전류가 감소되며, 자기 메모리 소자의 소모 전력을 최소화할 수 있다.
한편, 상기 제2 쓰기 전류가 상기 자기 터널 접합 구조체를 통하여 흐르면, 상기 제2 고정막(432)을 통과하는 전자들의 대부분은 상기 제2 고정막(432) 내의 고정된 자기 분극들(fixed magnetic polarizations)과 동일한 자화 방 향(magnetization direction)을 보이는 스핀을 갖는다. 예를 들어, 상기 제2 고정막 (432) 내의 다수의 자기 분극들(majority magnetic polarizations)이 업 스핀(up-spin)을 갖는 경우에, 상기 제2 고정막(432)을 지나는 전자들의 대부분은 업 스핀을 갖는다. 특히, 상기 제2 고정막(432)이 합성 반강자성층이면, 상기 전자들의 대부분은 상기 합성 반강자성 고정막 패턴의 상기 상부 강자성층(430a)과 동일한 자화방향을 보이는 스핀을 갖는다. 상기 업 스핀 전자들(up-spin electrons)은 상기 터널 절연막 패턴(428)을 지나서 상기 자유막 패턴(426)에 도달한다. 상기 자유막 패턴(426)에 도달하는 상기 업 스핀 전자들의 수는 상기 제2 쓰기 전류의 전류밀도에 비례한다. 따라서 상기 제2 쓰기 전류 밀도를 증가시키면, 상기 자유막 패턴(426)은 초기의 자화 방향에 관계없이 상기 제2 고정막(432) 내의 고정된 자기 분극들에 평행한 다수의 자기 분극들을 가질 수 있다. 이는 상기 자유막 패턴(426) 내로 주입된 상기 업 스핀 전자들에 기인한다. 결과적으로, 상기 제2 쓰기 전류밀도가 제2 임계 전류밀도(critical current density)보다 크면, 상기 자기 터널 접합 구조체는 낮은 저항값을 갖도록 스위칭 될 수 있다. 상기 제2 쓰기 전류가 공급됨에 따라, 상기 텅스텐 산화물 패턴은(420)은 상기 자유막 패턴(426)을 가열하여 자유막 패턴(426)의 보자력을 감소시키며. 상기 제2 임계 전류밀도를 낮출 수 있다. 이에 따라, 상기 제2 쓰기 전류가 감소되며, 자기 메모리 소자의 소모 전력을 최소화할 수 있다.
도 7 내지 도 10은 도 6에 도시된 자기 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 7을 참조하면, 반도체 기판(400) 상에 셀 선택을 위한 MOS 트랜지스터를 형성한다. 상기 MOS 트랜지스터를 형성하기 위하여, 반도체 기판(400) 상에 게이트 산화막(402) 및 게이트 전극막을 형성한다. 이 후, 상기 게이트 전극막을 패터닝하여 게이트 전극(404)을 형성한다. 다음에, 상기 게이트 전극(404) 양측의 반도체 기판 표면 아래에 불순물을 주입시켜 불순물 영역(406)을 형성한다. 상기 게이트 전극(404)은 워드 라인으로 제공될 수 있으며, 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 반도체 기판(402) 상에 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(408)을 형성한다. 상기 제1 층간 절연막(408)을 관통하여 상기 불순물 영역(406)과 접촉하는 콘택 플러그(410)들을 형성한다. 또한, 상기 제1 층간 절연막 (408)상에 상기 콘택 플러그(410)들과 전기적으로 연결되는 도전 패턴(412)을 형성한다. 상기 콘택 플러그(410) 및 도전 패턴(412)은 저저항을 갖는 금속 물질로 형성될 수 있다.
상기 콘택 플러그(410) 및 도전 패턴(412)을 형성하기 위하여, 상기 제1 층간 절연막(408)의 일부분을 사진 식각 공정을 통해 식각하여 콘택홀을 형성하고, 상기 콘택홀을 채우면서 제1 층간 절연막(408) 상부면을 덮는 도전막을 형성한 다음 상기 도전막을 패터닝할 수 있다. 이와는 달리, 상기 콘택 플러그(410)를 먼저 형성한 다음, 상기 제1 층간 절연막(408) 상에 증착 및 패터닝 공정을 수행하여 도전 패턴을 형성할 수도 있다. 이와는 달리, 상기 콘택 플러그(410) 및 도전 패 턴(412)은 다마신 공정을 통해 형성할 수도 있다.
도 8을 참조하면, 상기 제1 층간 절연막(408) 상에 상기 도전 패턴(412)을 덮는 제2 층간 절연막(414)을 형성한다. 상기 제2 층간 절연막(414)의 일부분을 사진 식각 공정을 통해 제거함으로써 상기 도전 패턴(412)의 상부면을 노출하는 개구부(415)를 형성한다. 상기 개구부(415)는 콘택홀의 형상을 갖는다.
다음에, 도 3 내지 5를 참조로 설명한 것과 동일한 공정을 수행함으로써, 상기 개구부(415) 내부를 채우면서 상기 개구부(415) 상부면 위로 돌출되는 도전 구조물을 형성한다. 상기 도전 구조물은 상기 개구부(415) 측벽 및 저면을 따라 형성되는 제1 베리어 금속막 패턴(416), 상기 개구부(415) 내부를 일부 채우는 텅스텐 패턴(418) 및 상기 텅스텐 패턴(418) 상에 구비되고 상기 개구부(415) 상부면 위로 돌출되는 텅스텐 산화물 패턴(420)을 포함한다. 본 실시예에서, 상기 도전 구조물에 포함되는 텅스텐 패턴(418) 및 제1 베리어 금속막 패턴(416)은 하부 전극으로 사용된다. 또한, 상기 텅스텐 산화물 패턴(420)은 가열 전극으로써 사용된다.
도 9를 참조하면, 상기 제2 층간 절연막(414) 상에 상기 텅스텐 산화물 패턴(420)을 덮는 제3 층간 절연막(422)을 형성한다. 상기 제3 층간 절연막(422)을 화학 기계적 연마 공정을 통해 연마하여 상기 텅스텐 산화물 패턴(420)이 노출되도록 한다.
상기 제3 층간 절연막(422)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 일 예로, 상기 제3 층간 절연막(422)은 고밀도 플라즈마 공정을 통해 형성된 실리콘 산화물 또는 원자층 적층법 을 통해 형성된 실리콘 산화물로 형성될 수 있다. 상기 제3 층간 절연막(422)이 높은 치밀도를 가짐으로써, 상기 화학 기계적 연마 공정을 수행한 이 후에 상기 제3 층간 절연막(422) 및 텅스텐 산화물 패턴(420)의 표면이 요철없이 균일하게 형성될 수 있다.
도 10을 참조하면, 상기 제3 층간 절연막(422) 및 텅스텐 산화물 패턴(420) 상에 MTJ 구조물로 제공되는 박막들을 차례로 적층한다. 본 실시예에서는, 제2 베리어 금속막, 자유막, 터널 산화막, 제1 고정막 및 제2 고정막을 차례로 적층한다. 상기 제1 고정막은 하부 강자성층, 반강자성 커플링 스페이서층, 상부 반자성층으로 이루어진다. 구체적으로, 상기 제2 베리어 금속막은 상기 자유막 패턴에 포함되는 금속의 이상 성장을 방지하기 위하여 제공되며, 비정질의 금속 물질을 포함한다. 상기 제2 베리어 금속막의 예로는 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등을 들 수 있다. 상기 자유막은 코발트-철-붕소(CoFeB)를 포함할 수 있다. 상기 터널 산화막은 마그네슘 산화막(MgO)을 포함할 수 있다. 제1 고정막에 포함되는 상기 하부 강자성층(244)은 코발트-철-붕소(CoFeB)를 포함할 수 있고, 상기 상부 강자성층(248)은 코발트-철(CoFe)을 포함할 수 있고, 반강자성 커플링 스페이서층은 루테늄을 포함할 수 있다. 또한, 상기 제1 고정막 상에 위치하는 제2 고정막은 백금-망간층(PtMn)을 포함할 수 있다.
상기 MTJ 구조물로 제공되는 박막들을 차례로 패터닝함으로써, 제2 베리어 금속막 패턴(424), 자유막 패턴(426), 터널 산화막 패턴(428), 제1 고정막(430a, 430b, 430c) 및 제2 고정막(432)이 적층된 MTJ 구조물을 형성한다. 상기 MTJ 구조 물은 상기 텅스텐 산화물 패턴(420)과 접촉하는 형상을 가지면서 고립된 패턴 형상을 갖는다. 도시하지는 않았지만, 상기 제2 고정막(432) 상에 상기 MTJ 구조물을 형성하기 위한 식각 마스크로 사용되는 하드 마스크 패턴이 형성될 수도 있다.
다음에, 다시 도 6을 참조하면, 상기 MTJ 구조물 사이의 갭을 채우는 제4 층간 절연막(434)을 형성한다. 또한, 상기 제4 층간 절연막(434) 상에 제5 층간 절연막(436)을 형성한다.
상기 제5 층간 절연막(436)의 일부 영역을 식각하여 상기 MTJ 구조물 상부면을 노출하는 제2 콘택홀을 형성한다. 즉, 상기 제2 콘택홀의 저면에는 상기 제2 고정막(432) 상부면이 노출된다. 상기 제2 콘택홀 내부에 도전 물질을 채우고, 상기 제5 층간 절연막(436)의 상부면이 노출되도록 상기 도전 물질을 연마함으로써 상부 전극(438)을 형성한다. 상기 상부 전극(438)은 텅스텐 물질을 포함할 수 있다.
상기 제5 층간 절연막(436) 및 상기 상부 전극(438) 상에 도전막을 형성하고 패터닝함으로써, 비트 라인(440)을 형성한다.
설명한 것과 같이, 간단한 공정을 통해 낮은 저항을 가지면서 좁은 폭을 갖고 자유막 패턴을 가열하기 위한 전극으로 사용하기에 적합한 텅스텐 산화물 패턴을 형성할 수 있다. 또한, 상기 텅스텐 산화물 패턴이 포함됨으로써, 낮은 보자력을 갖는 자기 메모리 소자를 구현할 수 있다.
실시예 3
도 11은 본 발명의 실시예 3에 따른 상전이 메모리 소자의 단면도이다.
도 11에 도시된 상전이 메모리 소자의 셀 내에는 도 1에 도시된 도전 구조물이 포함된다.
도 11을 참조하면, 소자 분리 영역 및 액티브 영역이 구분되는 기판(490)이 마련된다. 상기 액티브 영역의 기판 상에는 인, 비소와 같은 N 타입의 불순물이 도핑된 불순물 영역(490a)이 포함된다. 상기 소자 분리 영역의 기판(490)에는 소자 분리용 트렌치가 생성되어 있고, 상기 소자 분리용 트렌치 내에 소자 분리막 패턴(492)이 구비된다.
상기 기판(490) 상에 제1 층간 절연막(494)이 구비된다. 상기 제1 층간 절연막(494)에는 상기 불순물 영역(490a)을 노출하는 제1 개구부(496)가 포함된다. 상기 제1 개구부(496) 내에는 상기 불순물 영역(490a)과 전기적으로 연결된 P-N 다이오드(500)가 구비된다. 상기 P-N 다이오드(500)는 N형 불순물이 도핑된 실리콘막 패턴(500a) 및 P형 불순물이 도핑된 실리콘막 패턴(500b)을 포함한다. 상기 P-N 다이오드(500)로 제공되는 실리콘막 패턴 상부면에는 금속 실리사이드가 구비될 수도 있다.
상기 제1 층간 절연막(494) 및 P-N다이오드(500)를 덮는 제2 층간 절연막(504)이 구비된다. 상기 제2 층간 절연막(504)에는 상기 P-N 다이오드(500)의 상부면 일부를 노출하는 제2 개구부(505)가 생성되어 있다. 상기 제2 개구부(505)는 콘택홀의 형상을 갖는다.
상기 제2 개구부(505) 내부에는 도 1에 도시된 도전 구조물과 동일한 형상을 갖는 도전 구조물이 구비된다. 상기 도전 구조물은 베리어 금속막 패턴(506), 텅스 텐 패턴(508) 및 텅스텐 산화물 패턴(510)을 포함한다. 상기 도전 구조물은 상전이 메모리 셀의 하부 전극 콘택으로 사용된다. 또한, 상기 도전 구조물에서 상대적으로 높은 저항을 갖는 텅스텐 산화물 패턴(510)은 상전이 구조물을 가열시키는 역할을 한다.
상기 제2 층간 절연막(504) 상에는 상기 텅스텐 산화물 패턴(510)들 사이의 갭을 채우는 제3 층간 절연막(512)이 구비된다. 상기 제3 층간 절연막(512)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 일 예로, 상기 제3 층간 절연막(512)은 고밀도 플라즈마 공정을 통해 형성된 실리콘 산화물 또는 원자층 적층법을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 제3 층간 절연막(512)의 상부면은 상기 텅스텐 산화물 패턴(510)의 상부면과 실질적으로 동일한 평면에 위치한다.
상기 텅스텐 산화물 패턴(510) 상에, 상전이 구조물(514)이 구비된다. 상기 텅스텐 산화물 패턴(510)이 사진 공정의 한계 선폭보다 좁은 폭을 가지므로, 상기 텅스텐 산화물 패턴(510)과 상전이 구조물 간의 접촉 면적이 감소된다. 때문에, 상기 상전이 구조물(514)이 주울 히팅에 의해 용이하게 상전이 될 수 있다.
상기 상전이 구조물(514)은 열을 가함에 따라 비정질 상태와 결정질의 상태로 바뀌는 칼코게나이드 물질로 이루어진다. 상기 칼코게나이드 물질은 결정질 상태에서 광학적 반사도가 높고 전기 저항이 낮은 반면, 비정질 상태에서는 반사도가 낮고 전기 저항이 높다. 상기 칼코게나이드 물질은 GeSbTe 합금을 포함한다.
상기 상전이 구조물(514)상에 상부 전극(516)이 구비된다. 상기 상부 전 극(516)은 티타늄 질화물로 이루어질 수 있다.
상기 상부 전극(516)을 덮는 제4 층간 절연막(518)이 구비된다. 상기 제4 층간 절연막(518)에는 상기 상부 전극(516)의 일부분을 노출하는 콘택홀이 구비된다. 상기 콘택홀 내부에는 상부 전극 콘택(522)이 구비된다. 상기 상부 전극 콘택(522)은 텅스텐으로 이루어질 수 있다.
본 실시예에 따른 상전이 메모리 소자에서 상전이 구조물과 접하는 부위에 상대적으로 높은 저항을 갖고 좁은 폭을 갖는 텅스텐 산화물 패턴이 구비된다. 이로인해, 상기 상전이 구조물의 주울 히팅 효율이 높아지고 리셋 전류가 감소된다. 또한, 상기 상전이 메모리 소자는 셋 상태 및 리셋 상태에서의 상전이 구조물의 저항 산포가 감소되어, 셋 상태 및 리셋 상태가 분명하게 구분된다.
도 12는 도 11에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 12를 참조하면, 기판(490)에 N형 불순물을 주입하여 불순물 영역(490a)을 형성한다. 상기 기판(490)의 일부 영역을 식각하여 제1 방향으로 연장되는 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부를 채우도록 소자 분리막을 형성하고, 이를 평탄화함으로써 소자 분리막 패턴(492)을 형성한다.
상기 기판(490) 상에 제1 층간 절연막(494)을 형성한다. 상기 제1 층간 절연막(494)을 부분적으로 식각하여 불순물 영역(490a)을 노출시키는 제1 개구부(496)를 형성한다. 상기 제1 개구부(496)를 채우도록 실리콘막을 형성한 다음, 상기 제1 층간 절연막(494)의 상부면이 노출되도록 상기 실리콘막을 연마하여 제1 개구부(496) 내부에 실리콘막 패턴을 형성한다.
이후, 상기 P형 불순물을 상기 실리콘막 패턴의 상부에 주입하고, N형 불순물을 상기 실리콘막 패턴의 하부에 주입한다. 이로써, 상기 제1 개구부(496) 내부에 N형 불순물이 도핑된 실리콘막 패턴(500a) 및 P형 불순물이 도핑된 실리콘막 패턴(500b)을 포함하는 P-N 다이오드(500)가 형성된다.
상기 P-N 다이오드(500) 상에 금속 실리사이드 패턴(도시안함)을 형성하는 공정을 더 수행할 수도 있다.
상기 제1 층간 절연막(494) 및 P-N다이오드(500) 상에 제2 층간 절연막(504)을 형성한다.
상기 제2 층간 절연막(504)의 일부분을 식각함으로써, 상기 도전 패턴(502)의 상부면 일부를 노출하는 제2 개구부(505)를 형성한다.
다음에, 도 3 내지 5를 참조로 설명한 것과 동일한 공정을 수행함으로써, 상기 제2 개구부(505) 내부를 채우면서 상기 제2 개구부(505) 위로 돌출되는 도전 구조물을 형성한다. 상기 도전 구조물은 상기 제2 개구부(505) 측벽 및 저면을 따라 형성되는 베리어 금속막 패턴(506), 상기 제2 개구부(505) 내부를 일부 채우는 텅스텐 패턴(508) 및 상기 텅스텐 패턴(508) 상에 구비되고 상기 제2 개구부(505) 상부면 위로 돌출되는 텅스텐 산화물 패턴(510)을 포함한다. 또한, 상기 텅스텐 산화물 패턴(510)은 상기 제2 개구부(505)의 폭보다 좁은 폭을 갖는다.
이 후, 상기 제2 층간 절연막(504) 상에 상기 텅스텐 산화물 패턴(510)을 덮는 제3 층간 절연막(512)을 형성한다. 상기 제3 층간 절연막(512)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 일 예로, 상기 제3 층간 절연막(512)은 고밀도 플라즈마 공정을 통해 형성된 실리콘 산화물 또는 원자층 적층법을 통해 형성된 실리콘 산화물로 형성될 수 있다. 상기 제3 층간 절연막(512)을 화학 기계적 연마 공정을 통해 연마하여 상기 텅스텐 산화물 패턴이 노출되도록 한다.
다음에, 다시 도 11을 참조하면, 상기 제3 층간 절연막(512) 상에 상전이막을 형성한다. 상기 상전이막은 칼코게나이드 화합물인 GeSbTe 합금을 증착시켜 형성한다. 상기 상전이막 상에 상부 전극막을 형성한다. 상기 상부 전극막은 티타늄 질화물을 증착시켜 형성할 수 있다. 다음에, 상기 상부 전극막 및 상전이막을 패터닝함으로 상전이 구조물(514) 및 상부 전극(516)을 형성한다.
상기 상부 전극(516)을 덮는 제4 층간 절연막(518)을 형성한다. 상기 제4 층간 절연막(518)의 일부분을 식각함으로써, 상기 상부 전극(516)의 상부면을 일부 노출하는 콘택홀(520)을 형성한다. 상기 콘택홀(520) 내부에 도전 물질을 증착함으로써, 상부 전극 콘택(522)을 형성한다. 상기 상부 전극 콘택(522)은 금속 물질로 형성할 수 있다. 구체적으로, 상기 상부 전극 콘택(522)은 텅스텐으로 형성할 수 있다.
설명한 것과 같이, 간단한 공정을 통해 낮은 저항을 가지면서 좁은 폭을 갖고 상전이 구조물을 가열하기 위한 전극으로 사용하기에 적합한 텅스텐 산화물 패턴을 형성할 수 있다. 또한, 하부 전극에 상기 텅스텐 산화물 패턴이 포함됨으로 써, 리셋 전류가 감소되고, 저항 산포가 크지 않아 데이터 구분이 용이한 상전이 메모리 소자를 구현할 수 있다.
실시예 4
도 13은 본 발명의 실시예 4에 따른 상전이 메모리 소자의 단면도이다.
실시예 4에 따른 상전이 메모리 소자의 셀 내에는 도 1에 도시된 도전 구조물이 포함된다. 또한, 실시예 4에 따른 상전이 메모리 소자는 상전이 구조물의 형상을 제외하고는 도 11에 도시된 상전이 메모리 소자와 동일한 구성을 갖는다.
도 13을 참조하면, 도 11에 도시된 것과 같이, 기판(490) 상에 제1 층간 절연막(494), P-N 다이오드(500), 제2 층간 절연막(504)이 구비된다. 상기 제2 층간 절연막(504)에는 P-N 다이오드(500)의 상부면을 노출하는 제2 개구부(505)가 마련된다. 상기 제2 개구부(505) 내부에는 도 1에 도시된 도전 구조물과 동일한 형상을 갖는 베리어 금속막 패턴(506), 텅스텐 패턴(508) 및 텅스텐 산화물 패턴(510a)이 구비된다.
상기 제2 층간 절연막(504) 상에는 제3 층간 절연막(512)이 구비된다. 상기 제3 층간 절연막(512)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 상기 제3 층간 절연막(512)의 상부면은 상기 텅스텐 산화물 패턴(510a)들의 상부면보다 높게 위치한다. 상기 제3 층간 절연막(512)에는 상기 텅스텐 산화물 패턴(510a)들의 상부면을 노출하는 제3 개구부(515)가 구비된다. 상기 제3 개구부(515)의 폭은 상기 텅스텐 산화물 패턴(510a) 의 폭과 실질적으로 동일하다.
상기 텅스텐 산화물 패턴(510a) 상에 상기 제3 개구부(515) 내부를 채우면서 상기 제3 개구부(515) 위로 돌출되는 상전이 구조물(514a)이 구비된다. 즉, 도시된 것과 같이, 상기 상전이 구조물(514a)은 상기 제3 개구부(515) 내부에서 좁은 폭을 갖고, 상기 제3 개구부(515) 위로 돌출되는 부위에서는 상대적으로 더 넓은 폭을 갖는다. 상기 상전이 구조물(514a)과 상기 텅스텐 산화물 패턴(510a)은 상기 제3 개구부(515) 내에서 서로 접촉되어 있어, 상기 텅스텐 산화물 패턴(510a)에 의해 상기 상전이 구조물(514a)이 가열되는 영역이 상기 제3 개구부(515) 내부로 한정된다.
상기 상전이 구조물(514a)상에 상부 전극(516)이 구비된다. 상기 상부 전극(516)을 덮는 제4 층간 절연막(518)이 구비된다. 상기 제4 층간 절연막(518)을 관통하여 상기 상부 전극(516)과 전기적으로 연결되는 상부 전극 콘택(522)이 구비된다.
도 14는 도 13에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
먼저, 도 12를 참조하여 설명한 것과 같이, 기판(490)상에 소자 분리막 패턴(492), 제1 층간 절연막(494) 및 P-N 다이오드(500)를 형성한다. 또한, 제2 층간 절연막(504) 및 상기 P-N다이오드(500)의 상부면을 노출하는 제2 개구부(505)를 형성한다.
다음에, 도 3 내지 5를 참조로 설명한 것과 동일한 공정을 수행함으로써, 상기 제2 개구부(505) 내부를 채우면서 상기 제2 개구부(505) 상부면 위로 돌출되는 예비 도전 구조물을 형성한다. 상기 예비 도전 구조물은 상기 제2 개구부(505) 측벽 및 저면을 따라 형성되는 베리어 금속막 패턴(506), 상기 제2 개구부(505) 내부를 일부 채우는 텅스텐 패턴(508) 및 상기 텅스텐 패턴(508) 상에 구비되고 상기 제2 개구부(505) 상부면 위로 돌출되는 예비 텅스텐 산화물 패턴(도시안됨)을 포함한다. 상기 예비 텅스텐 산화물 패턴은 최종적으로 형성하고자 하는 텅스텐 산화물 패턴의 높이보다 더 높게 형성한다. 구체적으로, 상기 예비 텅스텐 산화물 패턴의 높이는 최종적으로 형성하고자 하는 텅스텐 산화물 패턴의 높이와 상대적으로 좁은 폭을 갖는 하부 상전이 구조물의 높이의 합과 동일하다.
이 후, 상기 제2 층간 절연막(504) 상에 상기 예비 텅스텐 산화물 패턴을 덮는 제3 층간 절연막(512)을 형성한다. 상기 제3 층간 절연막(512)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 상기 제3 층간 절연막(512)을 화학 기계적 연마 공정을 통해 연마하여 상기 예비 텅스텐 산화물 패턴이 노출되도록 한다.
상기 설명한 공정을 수행하면, 도 12에 도시된 것과 동일한 구조가 완성된다.
다음에, 도 14를 참조하면, 상기 예비 텅스텐 산화물 패턴의 상부를 일부 제거하여 텅스텐 산화물 패턴(510a)을 형성한다. 이 때, 상기 텅스텐 산화물 패턴(510a)은 상기 제2 층간 절연막(504)의 상부면 위로 돌출되도록 하여 상기 베리 어 금속막 패턴(506)이 노출되지 않도록 하는 것이 바람직하다. 상기 텅스텐 산화물 패턴(510a)을 형성하면, 상기 제3 층간 절연막(512)에는 상기 예비 텅스텐 산화물 패턴이 제거된 부위에 제3 개구부(515)가 생성된다. 상기 제3 개구부(515)의 저면에는 상기 텅스텐 산화물 패턴(510a)이 노출되고, 상기 제3 개구부(515)의 내부 폭은 실질적으로 상기 텅스텐 산화물 패턴(510a)의 폭과 동일하다.
다음에, 다시 도 13을 참조하면, 상기 제3 개구부(515) 내부를 채우면서 상기 제3 층간 절연막(512) 상에 상전이막을 형성한다. 상기 상전이막은 칼코게나이드 화합물인 GeSbTe 합금을 증착시켜 형성한다. 상기 상전이막 상에 상부 전극막(도시안됨)을 형성한다. 상기 상부 전극막은 티타늄 질화물을 증착시켜 형성할 수 있다. 다음에, 상기 상부 전극막 및 상전이막을 패터닝함으로 상전이 구조물(514a) 및 상부 전극(516)을 형성한다. 상기 공정을 수행하여 형성된 상전이 구조물(514a)은 상기 제3 개구부(515) 내에서는 좁은 폭을 갖고, 상기 제3 개구부 위로 돌출된 부위에서는 상대적으로 넓은 폭을 갖는다.
상기 상부 전극(515)을 덮는 제4 층간 절연막(518)을 형성하고, 상기 제3 층간 절연막(518)을 관통하여 상기 상부 전극(516)과 전기적으로 연결되는 상부 전극 콘택(522)을 형성한다.
실시예 5
도 15는 본 발명의 실시예 5에 따른 상전이 메모리 소자의 단면도이다.
실시예 5에 따른 상전이 메모리 소자의 셀 내에는 도 1에 도시된 도전 구조 물이 포함된다. 또한, 실시예 5에 따른 상전이 메모리 소자는 상전이 구조물의 형상을 제외하고는 도 13에 도시된 상전이 메모리 소자와 동일한 구성을 갖는다.
도 15를 참조하면, 상기 제2 층간 절연막(504)에 포함된 상기 제2 개구부(505) 내부에는 도 1에 도시된 도전 구조물과 동일한 형상을 갖는 제1 베리어 금속막 패턴(506), 텅스텐 패턴(508) 및 텅스텐 산화물 패턴(510a)이 구비된다.
상기 제2 층간 절연막(504) 상에는 제3 층간 절연막(512a)이 구비된다. 상기 제3 층간 절연막(512a)에는 상기 텅스텐 산화물 패턴(510a)들의 상부면을 노출하는 제3 개구부(513)가 구비된다. 상기 제3 개구부(513)의 폭은 상기 텅스텐 산화물 패턴(510a)의 폭과 실질적으로 동일하다.
상기 제3 개구부(513) 내부에 상전이 구조물(514b)이 구비된다. 즉, 도시된 것과 같이, 상기 상전이 구조물(514b)은 상기 제3 개구부(513) 내부에만 형성되며 상기 제3 개구부(513) 위로 돌출되지 않는다. 그러므로, 상기 제3 개구부(513)의 깊이는 상전이 구조물(514b)의 높이와 동일하다.
상기 제3 층간 절연막(512a) 상에 상기 상전이 구조물(514b)과 접하는 상부 전극(516)이 구비된다. 상기 상부 전극(516)을 덮는 제4 층간 절연막(518)이 구비된다. 상기 제4 층간 절연막(518)을 관통하여 상기 상부 전극(516)과 전기적으로 연결되는 상부 전극 콘택(522)이 구비된다.
도 15에 도시된 상전이 메모리 소자는 다음의 방법으로 형성할 수 있다.
먼저, 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 도 14에 도시된 구조를 형성한다.
다음에, 다시 도 15를 참조하면, 상기 제3 개구부(513) 내부를 채우면서 상기 제3 층간 절연막(512a) 상에 상전이막을 형성한다. 상기 제3 층간 절연막(512a)의 상부면이 노출되도록 상기 상전이막을 화학 기계적 연마 공정을 통해 연마함으로써, 상기 제3 개구부(513) 내부에 상전이 구조물(514b)을 형성한다.
상기 상전이 구조물(514b) 및 제3 층간 절연막(512a) 상에 상부 전극막을 형성하고, 이를 패터닝함으로 상부 전극(516)을 형성한다. 상기 상부 전극(516)을 덮는 제4 층간 절연막(518)을 형성하고, 상기 제4 층간 절연막(518)을 관통하여 상기 상부 전극(516)과 전기적으로 연결되는 상부 전극 콘택(522)을 형성한다.
실시예 6
도 16은 본 발명의 실시예 6에 따른 도전 구조물의 단면도이다.
도 16을 참조하면, 기판(50) 상에 층간 절연막(52)이 구비된다. 상기 층간 절연막(52) 내에는 상기 기판(50)의 일부 표면을 노출하는 개구부(54)가 포함된다.
상기 개구부(54)의 측벽에 절연 물질로 이루어지는 스페이서(62)가 구비된다. 일 예로, 상기 스페이서(62)는 실리콘 질화물로 이루어질 수 있다. 상기 스페이서(62)가 구비됨으로써, 텅스텐 패턴(59a)에 포함된 텅스텐 원자가 층간 절연막으로 확산되는 것을 방지할 수 있다. 도시된 것과 같이, 상기 개구부(54)의 측벽에는 베리어 금속막 패턴이 구비되지 않을 수 있다. 그러나, 이와는 달리, 상기 스페이서 및 기판 저면을 따라 베리어 금속막 패턴이 구비될 수도 있다.
상기 기판(50) 상에 상기 개구부(54) 내부의 일부를 채우는 텅스텐 패턴(59a)이 구비된다. 상기 텅스텐 패턴(59a) 상부면과 접촉하고, 상기 개구부(54)의 폭보다 좁은 폭을 갖는 텅스텐 산화물 패턴(60)이 구비된다. 상기 텅스텐 산화물 패턴(60)은 하부의 텅스텐 표면이 산화되어 생성된 것이다. 상기 텅스텐 산화물 패턴(60)은 상기 개구부(54)의 상부면보다 높게 돌출되는 형상을 갖는다.
상기 텅스텐 산화물 패턴(60)은 사진 공정의 한계 폭보다 좁은 폭을 가질 수 있다. 즉, 상기 스페이서(62)의 두께를 증가시킴으로써 상기 텅스텐 산화물 패턴(60)의 폭이 작아지도록 조절할 수 있다.
도 17은 도 16에 도시된 도전 구조물을 형성하는 방법을 나타내는 단면도이다.
도 17을 참조하면, 기판(50) 상에 개구부(54)를 포함하는 층간 절연막(52)을 형성한다. 상기 개구부(54)의 저면에는 도전 영역이 노출된다.
상기 개구부(54)의 측벽, 저면 및 상기 층간 절연막의 상부면을 따라 절연 물질로 이루어지는 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 스페이서막을 이방성으로 식각하여 상기 개구부 측벽에 스페이서(62)를 형성한다. 상기 스페이서(62)가 증착된 상태에서의 개구부(54)는 상기 스페이서막의 증착 두께의 약 2배만큼 내부 폭이 감소된다. 상기 스페이서(62)가 형성된 기판 상에 상기 개구부(54) 내부를 완전히 채우는 텅스텐막(59)을 형성한다.
다시, 도 16을 참조하면, 상기 층간 절연막(52)의 상부면이 노출되도록 상기 텅스텐막(59)을 화학 기계적 연마 공정을 통해 연마한다. 이로써, 상기 개구부(54) 내부에 예비 텅스텐 패턴을 형성한다. 이 때, 상기 예비 텅스텐 패턴의 상부면은 상기 층간 절연막 및 스페이서에 비해 다소 높게 되도록 상기 연마 공정이 수행되는 것이 바람직하다. 즉, 상기 예비 텅스텐 패턴의 상부면은 상기 층간 절연막 및 스페이서 상부면에 비해 10Å 이상의 두께만큼 미세하게 돌출되도록 하면 된다.
계속하여, 상기 예비 텅스텐 패턴을 산소 분위기에서 열처리함으로써, 텅스텐 패턴(59a) 및 텅스텐 산화물 패턴(60)을 형성한다. 상기 열처리 공정은 도 5를 참조로 설명한 것과 동일하다.
상기 설명한 공정을 수행함으로써, 도 16에 도시된 도전 구조물을 형성할 수 있다. 또한, 도시하지는 않았지만, 도 16에 도시된 도전 구조물을 실시예 2에 따른 자기 메모리 소자, 실시예 3에 따른 상전이 메모리 소자 및 실시예 4에 따른 상전이 메모리 소자에 각각 적용하여 실시예 2 내지 4와는 다른 구조를 갖는 각각의 자기 메모리 소자, 상전이 메모리 소자들을 구현할 수 있다.
실시예 7
도 18은 본 발명의 실시예 7에 따른 도전 구조물의 단면도이다. 도 19는 도 18에 도시된 도전 구조물의 사시도이다. 도 20은 도 18에 도시된 도전 구조물의 평면도이다.
도 18 내지 20을 참조하면, 기판(64) 상에 층간 절연막(66)이 구비된다. 상 기 층간 절연막(66) 내에는 도전 영역을 노출시키는 개구부(68)가 포함된다. 상기 개구부(68)의 저면에는 기판 또는 도전성을 갖는 패턴이 노출될 수 있다. 상기 개구부(68)의 형상은 한정되지 않으며, 일 예로, 콘택홀의 형상 또는 트렌치 형상을 가질 수도 있다. 본 실시예에서, 상기 개구부(68)는 콘택홀을 갖는다.
상기 개구부(68)의 측벽 및 저면을 따라 실린더 형상의 베리어 금속막 패턴(70a)이 구비된다. 상기 베리어 금속막 패턴(70a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등을 포함할 수 있으며, 이들은 단독으로 사용되거나 적층하여 사용할 수 있다. 상기 베리어 금속막 패턴(70a)은 금속 물질의 확산을 방지하는 역할을 한다. 또한, 상기 베리어 금속막 패턴(70a)이 구비됨으로써, 콘택 플러그 저면의 접촉 면적이 증가되어 접촉 저항이 감소된다.
상기 베리어 금속막 패턴(70a) 상부면을 따라, 실린더 형상을 갖는 텅스텐 패턴(72b)이 구비된다. 즉, 상기 텅스텐 패턴(72b)의 상부면은 링 형상을 갖는다. 상기 텅스텐 패턴(72b)의 상부면은 상기 베리어 금속막 패턴(70a)의 상부면보다 낮게 위치하게 된다. 따라서, 상기 텅스텐 패턴(72b)은 상기 개구부(68) 내부에만 위치하게 된다.
상기 텅스텐 패턴(72b) 상부면과 접촉하면서 상기 텅스텐 패턴(72b)의 상부면 위로 연장되는 형상을 갖는 텅스텐 산화물 패턴(76)이 구비된다. 상기 텅스텐 산화물 패턴(76)은 상기 텅스텐 패턴(72b)에 비해 높은 저항을 갖는다.
상기 텅스텐 산화물 패턴(76)의 상부면은 상기 텅스텐 패턴(72b)의 상부면과 동일하게 링 형상을 갖는다. 상기 텅스텐 산화물 패턴(76) 상부면의 링의 폭은 상 기 텅스텐 패턴(72b)의 상부면의 링의 폭과 실질적으로 동일하다. 상기 텅스텐 산화물 패턴(76)은 상기 텅스텐 패턴의 표면이 산화되어 생성된 것이다. 상기 텅스텐 산화물 패턴(76)의 상부면은 상기 층간 절연막(66)의 상부면 위로 돌출된다.
상기 텅스텐 산화물 패턴(76)의 상부면이 링 형상을 가지므로, 상기 텅스텐 산화물 패턴(76)의 상부면의 면적이 매우 감소된다. 또한, 상기 텅스텐 산화물 패턴(76)으로 이루어지는 링의 직경은 상기 개구부(68)의 직경보다 더 좁다.
상기 텅스텐 패턴(72b) 상에 상기 개구부(68) 내부를 채우는 매립막 패턴(74a)이 구비된다. 즉, 상기 매립막 패턴(74a)의 상부면은 상기 층간 절연막(66)의 상부면과 동일한 평면 상에 위치한다. 상기 매립막 패턴(74a)은 상기 텅스텐 패턴(72b)에 비해 산화 반응이 느리거나 산화가 거의 발생되지 않는 도전 물질로 이루어질 수 있다. 일 예로, 상기 매립막 패턴(74a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물로 이루어질 수 있다. 이와는 다른 실시예로, 상기 매립막 패턴(74a)은 절연 물질로 이루어질 수도 있다.
상기 설명한 도전 구조물에서, 상기 베리어 금속막 패턴(70a), 텅스텐 패턴(72b) 및 매립막 패턴(74a)은 하부의 도전 영역과 전기적으로 연결되는 도전 패턴의 역할을 한다. 반면에, 상기 텅스텐 산화물 패턴(76)은 상대적으로 높은 저항을 가지면서 상부면이 좁은 면적을 가지므로 가열 전극으로 사용될 수 있다.
도 21 및 도 22는 도 18에 도시된 도전 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 기판(64) 상에 층간 절연막(66)을 형성한다. 상기 층간 절연막(66)의 일부분을 사진 식각 공정을 통해 제거함으로써, 도전 영역의 표면을 노출하는 개구부(68)를 형성한다.
상기 개구부(68)의 측벽, 저면 및 상기 층간 절연막(66)의 상부면을 따라 베리어 금속막(70)을 형성한다. 상기 베리어 금속막(70)이 증착된 상태에서의 개구부(68)는 상기 베리어 금속막(70)의 증착 두께의 약 2배만큼 폭이 감소된다. 따라서, 상기 베리어 금속막(70)의 두께를 조절하여 상기 베리어 금속막이 증착된 상태에서의 개구부(68)의 폭을 조절할 수 있다. 상기 개구부(68)의 폭을 조절함으로써, 텅스텐 패턴 및 텅스텐 산화물 패턴의 직경을 조절할 수 있다.
상기 베리어 금속막(70)의 표면 프로파일을 따라 컨포멀하게 텅스텐막(72)을 형성한다. 상기 텅스텐막(72)의 증착 두께는 텅스텐 패턴 상부면의 링의 폭이 된다. 그러므로, 상기 텅스텐막(72)의 증착 두께를 조절하여 상기 텅스텐 패턴 상부면의 링의 폭을 용이하게 조절할 수 있다.
상기 텅스텐막(72) 상에 상기 개구부(68) 내부를 완전히 채우도록 매립막(74)을 형성한다. 상기 매립막(74)은 상기 텅스텐막(72)에 비해 산화 반응이 느리거나 산화가 거의 일어나지 않는 도전 물질을 증착하여 형성할 수 있다. 일 예로, 상기 매립막(74)은 상기 베리어 금속막(70)과 동일한 물질로 형성할 수 있다.
이와는 다른 예로, 상기 매립막(74)은 절연 물질로 이루어질 수도 있다.
도 22를 참조하면, 상기 층간 절연막(66)의 상부면이 노출되도록 상기 텅스텐막(72), 베리어 금속막(70) 및 매립막(74)을 화학 기계적 연마 공정을 통해 연마 한다. 이로써, 상기 개구부(68) 내부에 베리어 금속막 패턴(70a), 예비 텅스텐 패턴(72a) 및 매립막 패턴(74)을 각각 형성한다. 상기 베리어 금속막 패턴(70a) 및 예비 텅스텐 패턴(72a)은 실린더 형상을 갖는다. 또한, 상기 매립막 패턴(74)은 상기 예비 텅스텐 패턴(72a)이 형성되어 있는 개구부 내부를 채우는 형상을 갖는다.
상기 화학 기계적 연마 공정을 수행할 때, 상기 텅스텐막(72)에 비해 상기 층간 절연막이 다소 빠르게 연마되도록 한다. 따라서, 상기 층간 절연막(66)의 상부면에 비해 상기 예비 텅스텐 패턴(72a), 베리어 금속막 패턴(70a) 및 매립막 패턴(74a)의 상부면이 돌출되도록 한다. 이 때, 상기 예비 텅스텐 패턴(72a), 베리어 금속막 패턴(70a) 및 매립막 패턴(74a)의 상부면은 상기 층간 절연막(66) 상부면에 비해 10Å이상의 두께만큼 미세하게 돌출되도록 하면 된다.
다시, 도 18을 참조하면, 상기 예비 텅스텐 패턴(72a)을 산소 분위기에서 열처리함으로써, 텅스텐 패턴(72b) 및 텅스텐 산화물 패턴(76)을 형성한다. 상기 예비 텅스텐 패턴을 열처리하는 공정은 도 5를 참조로 설명한 것과 동일하다.
상기 공정을 수행하면, 예비 텅스텐 패턴(72a)의 상부면이 산화되어 상기 예비 텅스텐 패턴(72a)보다 낮은 높이를 갖는 텅스텐 패턴(72b)이 형성된다. 그러므로, 텅스텐 패턴(72b)은 층간 절연막(66) 상부면보다 낮은 높이를 갖는 실린더 형상을 갖는다. 또한, 상기 텅스텐 산화물 패턴(76)은 상기 텅스텐 패턴(72b)의 상부면으로부터 연장되는 원통 형상을 갖는다. 그러므로, 상기 텅스텐 산화물 패턴(76)의 상부면은 링 형상을 갖고, 상기 층간 절연막의 상부면 위로 돌출되는 형상을 갖는다. 이 때, 상기 예비 텅스텐 패턴(72a)의 표면 산화 정도를 조절함으로써, 상기 텅스텐 산화물 패턴(76)의 높이 조절이 가능하다.
상기 설명한 방법에 의하면, 상기 텅스텐 산화물을 증착하거나 식각하는 공정 등을 수행하지 않으면서 원통 형상의 텅스텐 산화물 패턴을 형성할 수 있다. 또한, 상기 텅스텐 산화물 패턴 하부에는 상기 텅스텐 산화물 패턴보다 낮은 저항을 갖는 플러그가 구현된다. 특히, 상기 텅스텐 패턴 및 텅스텐 산화물 패턴의 두께 및 폭을 용이하게 조절할 수 있어서 원하는 수준의 저항을 갖는 도전 구조물을 용이하게 형성할 수 있다.
실시예 8
도 23은 본 발명의 실시예 8에 따른 자기 메모리 소자의 단면도이다.
도 23에 도시된 자기 메모리 소자의 셀 내에는 도 18에 도시된 도전 구조물이 포함된다. 또한, 도 23에 도시된 자기 메모리 소자는 도전 구조물을 제외하고 나머지 구성이 실시예 2의 자기 메모리 소자와 동일하다.
도 23을 참조하면, 반도체 기판(400) 상에 MOS 트랜지스터 및 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(408)이 구비된다. 상기 제1 층간 절연막(408)을 관통하여 불순물 영역(406)과 접촉하는 콘택 플러그(410)가 구비된다. 상기 콘택 플러그(410) 상에는 도전 패턴(412)이 구비된다.
상기 제1 층간 절연막(408) 상에 상기 도전 패턴(412)을 덮는 제2 층간 절연막(414)이 구비된다. 상기 제2 층간 절연막(414)에는 상기 도전 패턴(412) 상부면의 일부분을 노출하는 개구부(415)가 구비된다. 상기 개구부(415)는 콘택홀의 형상 을 갖는다.
상기 개구부 내부에는 도 18에 도시된 도전 구조물과 동일한 형상의 도전 구조물이 구비된다. 즉, 상기 개구부(415) 측벽 및 저면을 따라 실린더 형상을 갖는 제1 베리어 금속막 패턴(610)이 구비된다. 상기 제1 베리어 금속막 패턴(610)의 상부면을 따라 형성되어 실린더 형상을 갖는 텅스텐 패턴(612)이 구비된다. 상기 텅스텐 패턴(612)이 형성된 상기 개구부(415) 내부를 채우는 매립막 패턴(614)이 구비된다. 또한, 상기 텅스텐 패턴(614) 상부면으로부터 연장되어 상기 개구부(415) 상부면보다 돌출되고, 텅스텐이 산화되어 생성된 텅스텐 산화물 패턴(616)이 구비된다.
상기 도전 구조물에서, 상기 텅스텐 패턴(612), 제1 베리어 금속막 패턴(610) 및 매립막 패턴(614)은 하부 전극 콘택으로 제공된다. 또한, 상대적으로 높은 저항을 갖는 텅스텐 산화물 패턴(616)은 MTJ 구조물 내의 자유막 패턴을 가열시키는 가열 전극으로 제공된다.
상기 제2 층간 절연막(414) 상에는 상기 텅스텐 산화물 패턴(616)들 사이의 갭을 채우는 제3 층간 절연막(618)이 구비된다. 상기 제3 층간 절연막(618)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 상기 제3 층간 절연막(618)의 상부면은 상기 텅스텐 산화물 패턴(616)의 상부면과 실질적으로 동일한 평면에 위치한다. 또한, 상기 제1 베리어 금속막 패턴(610)의 상부면은 상기 제3 층간 절연막(618)에 의해 덮혀있어 상기 제3 층간 절연막(618) 표면으로 노출되지 않는다.
상기 제3 층간 절연막(618)의 상부면에, 자기 터널 접합(magnetic tunnel junction; MTJ) 구조물이 구비된다. 상기 MTJ 구조물은 도 6을 참조로 설명한 것과 동일한 구조를 갖는다. 상기 MTJ 구조물에 포함되는 자유막 패턴(426)의 저면은 상기 텅스텐 산화물 패턴(616) 상에 위치한다. 상기 텅스텐 산화물 패턴(616)의 상부면이 링 형상을 가짐으로써, 상기 텅스텐 산화물 패턴(616)과 자유막 패턴(426)이 대향하는 부위의 면적이 감소된다. 이로인해, 상기 자유막 패턴(426)의 가열 효율이 더욱 높아지게 된다. 또한, 상기 텅스텐 산화물 패턴의 상부면 면적이 감소됨에 따라 상기 텅스텐 산화물 패턴의 상부면 평탄도가 더욱 우수하다.
또한, 도 6을 참조로 설명한 것과 동일하게, 상기 제3 층간 절연막(618) 상에 제4 층간 절연막(434), 제5 층간 절연막(436), 상부 전극(438) 및 비트 라인(440)이 각각 구비된다.
도 24 및 도 25는 도 23에 도시된 자기 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 23에 도시된 자기 메모리 소자는 도전 구조물을 제외하고 나머지 구성이 실시예 2의 자기 메모리 소자와 동일하다. 그러므로, 도 23에 도시된 자기 메모리 소자는 상기 도전 구조물을 형성하는 공정을 제외하고는 도 7 내지 도 10을 참조로 설명한 공정을 동일하게 수행하여 형성할 수 있다.
먼저, 도 7을 참조로 설명한 것과 동일한 공정을 수행하여, 기판(400) 상에 트랜지스터, 제1 층간 절연막(408), 콘택 플러그(410) 및 도전 패턴(412)을 각각 형성한다.
도 24를 참조하면, 상기 제1 층간 절연막(408) 상에 상기 도전 패턴(412)을 덮는 제2 층간 절연막(414)을 형성한다. 상기 제2 층간 절연막(414)의 일부분을 사진 식각 공정을 통해 제거함으로써 상기 도전 패턴(412)의 상부면을 노출하는 개구부(415)를 형성한다.
다음에, 도 21 및 도 22를 참조로 설명한 것과 동일한 공정을 수행함으로써, 상기 개구부(415) 내부를 채우면서 상기 개구부(415) 상부면 위로 돌출되는 도전 구조물을 형성한다. 상기 도전 구조물은 실린더 형상의 베리어 금속막 패턴(610), 실린더 형상의 텅스텐 패턴(612), 상기 텅스텐 패턴(612)이 형성된 개구부(415) 내부를 채우는 매립막 패턴(614) 및 상기 텅스텐 패턴(612) 상부면 위로 연장되는 텅스텐 산화물 패턴(616)을 포함한다.
도 25를 참조하면, 상기 제2 층간 절연막(414) 상에 상기 텅스텐 산화물 패턴(616)을 덮는 제3 층간 절연막(618)을 형성한다. 상기 제3 층간 절연막(618)은 높은 치밀도를 갖고, 컨포멀한 증착 특성을 갖는 절연 물질로써 이루어지는 것이 바람직하다. 일 예로, 상기 제3 층간 절연막(618)은 고밀도 플라즈마 공정을 통해 형성된 실리콘 산화물 또는 원자층 적층법을 통해 형성된 실리콘 산화물로 형성될 수 있다.
상기 제3 층간 절연막(618)을 화학 기계적 연마 공정을 통해 연마하여 상기 텅스텐 산화물 패턴(616)이 노출되도록 하는 것이 바람직하다. 이 때, 상기 베리어 금속막 패턴(610)은 상기 제3 층간 절연막 표면에 노출되지 않도록 하여야 한다. 상기 제3 층간 절연막(618)이 높은 치밀도를 가짐으로써, 상기 화학 기계적 연마 공정을 수행한 이 후에 상기 제3 층간 절연막(618) 및 텅스텐 산화물 패턴(616)의 표면이 요철없이 균일하게 형성될 수 있다.
다시, 도 23을 참조하면, 상기 제3 층간 절연막(618) 및 텅스텐 산화물 패턴(616) 상에 MTJ 구조물을 형성한다. 또한, 상기 제3 층간 절연막(618) 상에 제4 층간 절연막(434), 제5 층간 절연막(436), 상부 전극(438) 및 비트 라인(440)을 각각 형성한다. 상기 MTJ 구조물을 형성하는 공정 및 그 이 후의 공정들은 도 10을 참조로 설명한 것과 동일한 공정으로 진행될 수 있다.
실시예 9
도 26은 본 발명의 실시예 9에 따른 상전이 메모리 소자의 단면도이다.
도 26에 도시된 상전이 메모리 소자의 셀 내에는 도 22에 도시된 도전 구조물이 포함된다. 또한, 도 26에 도시된 상전이 메모리 소자는 도전 구조물을 제외하고 나머지 구성이 실시예 3의 상전이 메모리 소자와 동일하다.
도 26을 참조하면, 기판(490) 상에 제1 층간 절연막(494), P-N 다이오드(500), 제2 층간 절연막(504)이 구비된다. 상기 제2 층간 절연막(504)에는 P-N 다이오드(500)의 상부면을 노출하는 제2 개구부(505)가 마련된다.
상기 제2 개구부(505) 내부에는 도 18에 도시된 도전 구조물에 포함된 것과 동일한 형상을 갖는 제1 베리어 금속막 패턴(650), 텅스텐 패턴(652), 매립막 패턴(654) 및 텅스텐 산화물 패턴(656)이 구비된다. 상기 텅스텐 산화물 패턴(656)은 상전이 구조물을 가열하는 역할을 한다.
상기 제2 층간 절연막(604) 상에는 상기 텅스텐 산화물 패턴(656)들 사이의 갭을 채우는 제3 층간 절연막(660)이 구비된다.
상기 텅스텐 산화물 패턴(656) 및 제3 층간 절연막(660)상에, 상기 텅스텐 산화물 패턴(656) 상부면과 접촉하는 상전이 구조물(514)이 구비된다. 상기 텅스텐 산화물 패턴(656)의 상부면이 링 형상을 가지므로, 상기 텅스텐 산화물 패턴(656)과 상전이 구조물(514) 간의 접촉 면적이 감소된다. 때문에, 상기 상전이 구조물(514)이 주울 히팅에 의해 용이하게 상전이 될 수 있다.
상기 상전이 구조물(514) 상에 상부 전극(516), 제4 층간 절연막(518) 및 상부 전극 콘택(522)이 구비된다.
본 실시예에 따른 상전이 메모리 소자는 상기 상전이 구조물의 주울 히팅 효율이 높아지고 리셋 전류가 감소된다. 또한, 상기 상전이 메모리 소자는 셋 상태 및 리셋 상태에서의 상전이 구조물의 저항 산포가 감소되어, 셋 상태 및 리셋 상태가 분명하게 구분된다.
도 26에 도시된 상전이 메모리 소자의 제조 방법을 간단히 설명한다.
먼저, 도 12를 참조로 설명한 것과 동일한 공정을 수행하여, 기판(490) 상에 제1 층간 절연막(494), P-N 다이오드(500), 제2 층간 절연막(504) 및 제2 개구부(505)를 각각 형성한다. 이 후, 도 21 및 도 22를 참조로 설명한 것과 동일한 공정을 수행함으로써, 상기 제2 개구부(505) 내부를 채우면서 상기 제2 개구 부(505) 상부면 위로 돌출되는 도전 구조물을 형성한다.
다음에, 상기 제2 층간 절연막(504) 상에 상기 텅스텐 산화물 패턴(656)을 덮는 제3 층간 절연막(660)을 형성하고, 화학 기계적 연마 공정을 통해 상기 제4 층간 절연막(660)을 연마하여 상기 텅스텐 산화물 패턴을 노출시킨다.
계속하여, 도 11을 참조로 설명한 것과 동일한 공정을 수행하여, 상전이 구조물(514), 상부 전극(516), 제5 층간 절연막(518) 및 상부 전극 콘택(522)을 각각 형성한다.
실시예 10
도 27은 본 발명의 실시예 10에 따른 도전 구조물의 단면도이다.
도 27을 참조하면, 기판(64) 상에 층간 절연막(66)이 구비된다. 상기 층간 절연막(66) 내에는 도전 영역 표면을 노출하는 개구부(68)가 포함된다.
상기 개구부(68)의 측벽에 절연 물질로 이루어지는 스페이서(80)가 구비된다. 일 예로, 상기 스페이서(80)는 실리콘 질화물로 이루어질 수 있다. 한편, 상기 개구부(68)의 측벽에는 베리어 금속막 패턴이 구비되지 않을 수 있다. 그러나, 이와는 달리, 상기 스페이서 및 상기 개구부 저면을 따라 베리어 금속막 패턴이 구비될 수도 있다.
상기 스페이서(80)가 형성된 개구부(68)의 측벽 및 기판 표면을 따라 실린더 형상을 갖는 텅스텐 패턴(82)이 구비된다. 상기 텅스텐 패턴(82)이 상부면과 접촉하고, 상기 개구부(68) 내부를 채우는 매립막 패턴(84)이 구비된다. 또한, 상기 텅 스텐 패턴(82) 상부면 위로 연장되고, 텅스텐이 산화되어 생성된 텅스텐 산화물 패턴(86)이 구비된다. 상기 텅스텐 패턴(82), 텅스텐 산화물 패턴(86) 및 매립막 패턴(84)은 도 18에 도시된 도전 구조물에 포함된 텅스텐 패턴, 텅스텐 산화물 패턴 및 매립막 패턴과 동일한 구성을 갖는다.
도 27에 도시된 도전 구조물을 형성하는 방법을 간단히 설명한다.
먼저, 기판(64) 상에 층간 절연막(66)을 형성한다. 상기 층간 절연막(66)의 일부분을 사진 식각 공정을 통해 제거함으로써, 상기 기판(64)의 일부 표면을 노출하는 개구부(68)를 형성한다. 상기 개구부(68)의 측벽에 스페이서(80)를 형성한다.
상기 스페이서(80)의 표면, 개구부(68) 저면 및 층간 절연막(66)의 표면을 따라 컨포멀하게 텅스텐막을 형성한다. 상기 텅스텐막이 형성된 개구부 내부를 채우도록 매립막을 형성한다.
이 후, 상기 층간 절연막(66)의 상부면이 노출되도록 상기 텅스텐막 및 스페이서를 화학 기계적 연마 공정을 통해 연마한다. 이로써, 상기 개구부(68) 내부에 예비 텅스텐 패턴을 형성한다. 계속하여, 상기 예비 텅스텐 패턴을 산소 분위기에서 열처리함으로써, 텅스텐 패턴(82) 및 텅스텐 산화물 패턴(86)을 형성한다. 상기 열처리 공정은 도 5를 참조로 설명한 것과 동일하다.
상기 설명한 공정을 수행함으로써, 도 27에 도시된 도전 구조물을 형성할 수 있다.
또한, 도시하지는 않았지만, 도 27에 도시된 도전 구조물을 실시예 2에 따른 자기 메모리 소자, 실시예 3에 따른 상전이 메모리 소자 및 실시예 4에 따른 상전이 메모리 소자에 각각 적용하여 실시예 2 내지 4와는 다른 구조를 갖는 각각의 자기 메모리 소자, 상전이 메모리 소자들을 구현할 수 있다.
실시예 11
도 28은 본 발명의 실시예 11에 따른 상전이 메모리 소자의 단면도이다.
도 28을 참조하면, 도 11에 도시된 것과 유사하게, 기판(490) 상에 제1 층간 절연막(494), P-N 다이오드(500)가 구비된다. 상기 제1 층간 절연막(494)에는 P-N 다이오드(500d)와 전기적으로 연결되는 텅스텐 패턴(530a)이 구비된다. 또한, 상기 텅스텐 패턴(530a)을 덮는 제2 층간 절연막(505)이 구비된다.
상기 텅스텐 패턴(530a) 표면으로부터 수직한 방향으로 연장되는 원통 형상의 텅스텐 산화물 패턴(536)이 구비된다. 상기 텅스텐 산화물 패턴(536)의 내측벽에는 절연막 패턴(534)이 구비된다. 상기 절연막 패턴(534)은 실리콘 산화물로 이루어질 수 있다. 이와는 다른 예로, 상기 절연막 패턴(534)은 실리콘 질화물 및 실리콘 산화물이 적층되어 있을 수 있다.
상기 원통 형상의 텅스텐 산화물 패턴(536)의 상부면과 접하면서 상기 절연막 패턴(534) 및 제2 층간 절연막(505) 상에 상전이 구조물(514)이 구비된다. 상기 상전이 구조물(514) 상에 상부 전극(516) 및 상부 전극 콘택(522)이 구비된다.
도 29는 도 28에 도시된 상전이 메모리 소자의 제조 방법을 설명하는 단면도 들이다.
도 29를 참조하면, 먼저, 도 12를 참조하여 설명한 것과 같이, 기판(490)상에 소자 분리막 패턴(492), 제1 층간 절연막(494) 및 P-N 다이오드(500)를 형성한다.
상기 P-N 다이오드(500)와 접하는 예비 텅스텐 패턴(530)을 형성한다. 상기 예비 텅스텐 패턴(530)을 덮는 제2 층간 절연막(504)을 형성한다. 상기 제2 층간 절연막(504)의 일부를 식각하여 상기 예비 텅스텐 패턴(530) 상부면을 노출하는 제2 개구부(505)를 형성한다.
상기 제2 개구부(505)의 측벽 및 저면을 따라 제1 절연막(도시안됨)을 형성한다. 다음에, 상기 제1 절연막을 이방성으로 식각하여 상기 제2 개구부의 측벽에 이너 스페이서를 형성한다. 상기 이너 스페이서가 형성된 상기 제2 개구부(505) 내부를 완전히 매립하는 제2 절연막을 형성한다. 상기 제1 및 제2 절연막은 식각 선택비를 갖는 물질로 이루어진다. 일 예로, 상기 제1 절연막은 실리콘 질화물로 형성하고, 상기 제2 절연막은 실리콘 산화물로 형성한다. 이 후, 제2 층간 절연막(504) 및 상기 이너 스페이서의 상부면이 노출되도록 상기 제2 절연막을 연마한다.
다음에, 상기 이너 스페이서를 제거하여 원통 형상을 갖는 제3 개구부(532)가 포함된 절연막 패턴(534)을 형성한다. 상기 이너 스페이서는 등방성 식각 또는 이방성 식각 공정을 통해 제거될 수 있다. 이 경우, 상기 절연막 패턴(534)은 실리콘 산화물로 형성된다. 또한, 상기 제1 절연막의 증착 두께는 상기 제3 개구 부(532)의 원통의 폭을 결정한다.
다시, 도 28을 참조하면, 상기 제3 개구부(532) 저면에 노출되어 있는 예비 텅스텐 패턴(530)을 산화시켜 상기 제3 개구부(532) 내부를 채우는 텅스텐 산화물 패턴(536)을 형성한다. 또한, 상기 텅스텐 산화물 패턴(536) 저면과 접하고, 산화에 의해 상기 예비 텅스텐 패턴(530)의 상부 표면이 소모된 형상을 갖는 텅스텐 패턴(530a)이 형성된다.
상기 제2 층간 절연막(504)의 상부면이 노출되도록 상기 텅스텐 패턴(530a) 및 텅스텐 산화물 패턴(536)을 연마한다. 계속하여, 상기 텅스텐 산화물 패턴(536) 및 제2 층간 절연막(504) 상에 상기 텅스텐 산화물 패턴(536)과 접하는 상전이 구조물(514)을 형성한다. 또한, 상부 전극(516) 및 상부 전극 콘택(522)을 형성한다.
도 30은 도 28에 도시된 상전이 메모리 소자의 다른 제조 방법을 설명하는 단면도들이다.
이하에서 설명하는 방법에 의하면, 상기 절연막 패턴은 일부 영역에서 실리콘 질화물 및 실리콘 산화물이 적층되어 있다.
도 30을 참조하면, 먼저 도 29를 참조로 설명한 것과 동일하게 공정을 수행하여, 기판(490)상에 소자 분리막 패턴(492), 제1 층간 절연막(494) 및 P-N 다이오드(500)를 형성한다. 또한, 상기 P-N 다이오드(500)와 접하는 예비 텅스텐 패턴(530), 상기 예비 텅스텐 패턴(530)을 덮는 제2 층간 절연막(504) 및 상기 예비 텅스텐 패턴(530) 상부면을 노출하는 제2 개구부(505)를 형성한다.
상기 제2 개구부(505)의 측벽 및 저면을 따라 제1 절연막(도시안함)을 형성한다. 또한, 상기 제1 절연막 상에 상기 제2 개구부 내부를 완전히 매립하는 제2 절연막(도시안함)을 형성한다. 상기 제1 및 제2 절연막은 식각 선택비를 갖는 물질로 이루어진다. 이 후, 제2 층간 절연막의 상부면이 노출되도록 상기 제1 및 제2 절연막을 연마한다.
다음에, 상기 제1 절연막을 이방성 식각하여 원통 형상을 갖는 제3 개구부가 포함된 절연막 패턴(534)을 형성한다. 이 경우, 제1 절연막 일부가 식각되지 않고 남아있게되어, 상기 절연막 패턴(534)은 실리콘 질화물 및 실리콘 산화물이 적층된 형상을 갖는다.
이 후에, 수행되는 공정은, 상기에서 도 28을 참조로 설명한 것과 동일하다.
실시예 12
도 31은 본 발명의 실시예 12에 따른 상전이 메모리 소자의 단면도이다.
도시된 것과 같이, 실시예 12에 따른 상전이 메모리 소자는 상전이 구조물의 형상을 제외하고 나머지 부분은 실시예 11에 따른 상전이 메모리 소자와 동일하다.
도 31을 참조하면, 상전이 메모리 소자에 포함되는 상전이 구조물(514a)의 하부는 상기 텅스텐 산화물 패턴(536a)의 상부면으로부터 연장되어 원통 형상을 갖는다. 또한, 상기 상전이 구조물(514a)은 상기 제2 층간 절연막(504) 위로 돌출된다.
도 31에 도시된 상전이 메모리 소자를 형성하는 공정은 실시예 11에서 설명 한 것과 거의 동일하다. 다만, 상기 제3 개구부(532) 저면에 노출되어 있는 예비 텅스텐 패턴을 산화시켜 텅스텐 산화물 패턴(536a) 및 텅스텐 패턴(530a)을 형성하는 공정에서, 상기 텅스텐 산화물 패턴(536a)이 상기 제3 개구부(532)의 일부만을 채우도록 한다. 또한, 연마 공정을 수행하지 않는다는 점에서 차이가 있다.
그리고, 상기 텅스텐 산화물 패턴(536a)에 의해 일부만 채워져 있는 상기 제3 개구부(532) 내부를 완전히 채우면서, 상기 제2 층간 절연막(504) 상에 상전이 구조물(514a)을 형성한다.
도시하지는 않았지만, 실시예 11에서 가열 전극으로 사용되는 도전 구조물을 자기 메모리 소자에도 동일하게 사용할 수 있다. 즉, 실시예 2의 자기 메모리 소자에서, MTJ 구조물 저면과 접하는 도전 구조물을 실시예 11의 도전 구조물로 사용할 수 있다.
실시예 13
도 32는 본 발명의 실시예 13에 따른 도전 구조물의 단면도이다.
도 32를 참조하면, 기판(90) 상에 텅스텐 패턴(92a)이 구비된다. 상기 텅스텐 패턴(92a)의 상부면의 일부 영역은 중심 부위가 움푹 패여진 형상을 갖는다. 따라서, 상기 텅스텐 패턴(92a)의 상기 일부 영역에서는, 상기 텅스텐 패턴(92a)의 가장자리 부위의 높이가 상기 텅스텐 패턴(92a)의 중심 부위의 높이보다 더 높은 형상을 갖는다.
상기 기판(90) 상에 텅스텐 패턴(92a)을 덮는 층간 절연막(94)이 구비된다. 상기 층간 절연막(94)에는 상기 텅스텐 패턴(92a)의 패여진 부위의 상부면을 노출하는 개구부(96)가 구비된다.
상기 텅스텐 패턴(92a)의 상부면 및 상기 개구부(96) 내부에 텅스텐 산화물 패턴(98)이 구비된다. 상기 텅스텐 산화물 패턴(98)은 텅스텐이 산화됨으로써 생성된 것이다. 상기 텅스텐 산화물 패턴(98)의 상부면은 상기 개구부(96)의 상부면과 동일한 평면 상에 위치한다.
도 33은 도 32에 도시된 도전 구조물의 제조 방법을 나타내는 단면도이다.
도 33을 참조하면, 기판(90) 상에 텅스텐막을 형성하고 패터닝하여 예비 텅스텐 패턴(92)을 형성한다. 상기 기판(90) 상에 상기 예비 텅스텐 패턴(92)을 덮는 층간 절연막(94)을 형성한다. 상기 층간 절연막(94)의 일부를 사진 식각 공정을 통해 식각함으로써, 상기 예비 텅스텐 패턴(92)의 상부면의 적어도 일부를 노출하는 개구부(96)를 형성한다.
다시, 도 32를 참조하면, 상기 개구부(96)의 저면에 노출되어 있는 상기 예비 텅스텐 패턴(92)을 산소 분위기에서 열처리함으로써 텅스텐 산화물 패턴(98) 및 텅스텐 패턴(92a)을 형성한다. 상기 열처리 공정을 수행하면, 상기 예비 텅스텐 패턴(92a)이 산소와 반응하여 열적 팽창이 이루어짐으로써 상기 개구부(96) 내부를 채우는 텅스텐 산화물 패턴(98)이 형성된다. 또한, 상기 열처리 공정을 통해 상기 예비 텅스텐 패턴(92)의 상부면이 산화됨으로써, 상부면 중심부가 패여진 형상의 텅스텐 패턴(92a)이 형성된다.
이 후, 상기 텅스텐 산화막 패턴(98) 및 층간 절연막(94)의 상부면이 평탄해지도록 상기 텅스텐 산화막 패턴(98) 및 층간 절연막(94)을 화학 기계적 연마 공정을 통해 연마한다.
실시예 14
도 34는 본 발명의 실시예 12에 따른 자기 메모리 소자의 단면도이다.
도 34에 도시된 자기 메모리 소자의 셀 내에는 도전 패턴 및 하부 전극 콘택이 포함되고, 상기 도전 패턴 및 하부 전극 콘택은 도 29에 도시된 도전 구조물과 동일한 구성을 갖는다. 또한, 도 30에 도시된 자기 메모리 소자는 도전 패턴 및 하부 전극 콘택을 제외하고 나머지 구성이 실시예 2의 자기 메모리 소자와 동일하다.
도 34를 참조하면, 제1 층간 절연막(408) 및 콘택 플러그(410) 상에 도 29에 도시된 도전 구조물이 구비된다.
즉, 상기 콘택 플러그(410) 상에 텅스텐 패턴(450)이 구비된다. 상기 텅스텐 패턴(450)의 상부면에서 하부 전극 콘택과 접촉되는 부위는 중심 부위가 움푹 패여진 형상을 갖는다. 상기 텅스텐 패턴(450)을 덮는 제2 층간 절연막(452)이 구비된다. 상기 제2 층간 절연막(452)에는 상기 텅스텐 패턴(450)의 상부면의 적어도 일부를 노출하는 개구부(453)가 구비된다. 상기 개구부(453) 내부 및 상기 텅스텐 패턴(450)의 상부면에는 텅스텐 산화물 패턴(454)이 구비된다. 상기 텅스텐 산화물 패턴(454)은 상기 텅스텐 패턴(450)이 산화되어 생성된 것이다. 상기 텅스텐 산화 물 패턴(454)은 MTJ 구조물을 가열시키기 위한 가열 전극으로 제공된다. 또한, 상기 텅스텐 산화물 패턴(454)은 하부 전극 콘택으로 제공된다.
상기 제2 층간 절연막(452) 상에, MTJ 구조물, 제3 층간 절연막(434a), 제4 층간 절연막(436), 상부 전극(438) 및 비트 라인(440)이 각각 구비된다.
도 34에 도시된 자기 메모리 소자는 도전 패턴 및 하부 전극 패턴을 제외하고 나머지 구성이 실시예 2의 자기 메모리 소자와 동일하다. 그러므로, 상기 자기 메모리 소자는 상기 도전 패턴 및 하부 전극 콘택을 형성하는 공정을 제외하고는 도 7 내지 도 10을 참조로 설명한 공정을 동일하게 수행하여 형성할 수 있다. 또한, 상기 도전 패턴(450) 및 하부 전극 콘택은 도 32를 참조로 설명한 공정을 동일하게 수행하여 형성할 수 있다.
실시예 15
도 35는 본 발명의 실시예 15에 따른 자기 메모리 소자의 단면도이다.
도 35에 도시된 자기 메모리 소자는 도전 패턴 및 하부 전극 콘택 부위를 제외하고 나머지 구성이 실시예 2의 자기 메모리 소자와 동일하다. 또한, 상기 자기 메모리 소자에 포함되는 상기 도전 패턴 및 하부 전극 콘택은 실시예 11의 도전 구조물과 동일한 구성을 가지며, 다만, 텅스텐 산화물 패턴의 측방으로 스페이서가 더 구비된다.
도 35에 도시된 것과 같이, 제2 층간 절연막(452)에 포함되어 있는 개구 부(453)의 측벽에 스페이서(455)가 구비된다. 따라서, 상기 스페이서(455)에 의해 상기 개구부(453)의 내부 폭이 감소되고, 이로인해, 상기 텅스텐 산화물 패턴(456)의 상부면의 폭이 더욱 감소된다.
도 35에 도시된 자기 메모리 소자를 형성하는 공정은 상기 제2 층간 절연막(452)에 개구부(453)를 형성한 후, 상기 개구부(453)의 측벽에 스페이서(455)를 형성하는 공정이 더 포함된다. 그 외에는, 실시예 14의 자기 메모리 소자를 형성하는 공정과 동일하다.
실시예 16
도 36은 본 발명의 실시예 16에 따른 상전이 메모리 소자의 단면도이다.
도 36을 참조하면, 기판(490) 상에 제1 층간 절연막(494) 및 P-N 다이오드(500)가 구비된다. 상기 제1 층간 절연막(494) 상에는 P-N 다이오드(500)의 상부면과 접하는 텅스텐 패턴(502a)이 구비된다. 상기 텅스텐 패턴(502a)의 상부면에서 하부 전극 콘택과 접촉되는 부위는 중심 부위가 움푹 패여진 형상을 갖는다.
상기 기판(500) 상에 텅스텐 패턴(502a)을 덮는 제2 층간 절연막(550)이 구비된다. 상기 제2 층간 절연막(550)에는 상기 텅스텐 패턴(502a)의 상부면의 적어도 일부를 노출하는 개구부(553)가 구비된다. 상기 개구부(553)의 측벽에는 절연 물질로 이루어지는 스페이서(552)가 구비된다. 상기 스페이서(552)가 구비됨으로써 상기 개구부(553)의 내부폭이 감소된다.
상기 스페이서(552)가 형성된 개구부(553)의 내부에는 텅스텐 산화물 패 턴(554)이 구비된다. 상기 텅스텐 산화물 패턴(554)은 텅스텐이 산화됨으로써 생성된 것이다. 상기 텅스텐 산화물 패턴(554)의 상부면은 상기 개구부(553) 상부면보다 낮게 위치한다. 상기 텅스텐 산화물 패턴(554)은 하부 전극 콘택으로 제공된다.
상기 텅스텐 산화물 패턴(554)의 상부면과 접하고, 상기 개구부(553) 내부를 채우면서 상기 개구부(553) 위로 돌출되는 상전이 구조물(556)이 구비된다. 상기 개구부(553) 내부에 위치하는 상기 상전이 구조물(556)의 하부는 상기 개구부 위로 돌출되는 상기 상전이 구조물(556)의 상부에 비해 더 좁은 폭을 갖는다.
상기 상전이 구조물(556) 상에 상부 전극(516), 제3 층간 절연막(518a) 및 상부 전극 콘택(522)이 구비된다.
실시예 17
도 37은 본 발명의 실시예 17에 따른 도전 구조물의 단면도이다.
도 37에 도시된 도전 구조물은 텅스텐 산화물 패턴(98a)이 상기 개구부(96) 내부의 일부만을 채우는 것을 제외하고는 실시예 11의 도전 구조물과 동일하다.
실시예 17의 도전 구조물은 텅스텐 산화물 패턴(98a)을 형성하기 위하여 예비 텅스텐 패턴을 산화시키는 공정을 조절하여 상기 텅스텐 산화물 패턴(98a)이 개구부 내부에 위치하도록 하는 것을 제외하고는 실시예 11의 도전 구조물의 형성 방법과 동일한 방법으로 형성할 수 있다.
실시예 18
도 38은 본 발명의 실시예 18에 따른 상전이 메모리 소자의 단면도이다.
도 38을 참조하면, 기판(8) 상에 제1 층간 절연막(10) 및 P-N 다이오드(11)가 구비된다. 상기 P-N다이오드(11)와 접하면서 금속으로 이루어지는 도전 패턴(12a)이 구비된다. 상기 도전 패턴(12a)은 저저항을 갖는 금속 물질로 이루어진다. 상기 도전 패턴(12a)으로 사용되는 금속의 일 예로는 텅스텐을 들 수 있다.
상기 도전 패턴(12a)을 덮는 제2 층간 절연막 패턴(14)이 구비된다. 상기 제2 층간 절연막 패턴(14)에는 상기 도전 패턴(12a)의 상부면 일부를 노출하는 제1 개구부(16)가 생성되어 있다. 상기 제2 층간 절연막 패턴(14)은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있다.
상기 제1 개구부(16)와 대향하는 상기 도전 패턴(12a)의 상부는 하방으로 움푹 패여진 형상을 갖는다.
상기 제1 개구부(16) 내부에는 상기 도전 패턴(12a)을 이루고 있는 금속을 포함하는 금속 산화물로 이루어진 하부 전극 콘택(18)이 구비된다. 상기 하부 전극 콘택(18)은 상기 제1 개구부(16)의 하부를 채우는 형상을 갖는다.
상기 하부 전극 콘택(18)은 상기 도전 패턴(12a)을 이루는 금속이 산화되면서 상기 제1 개구부(16) 내부로 융기되어 생성된 것이다. 그러므로, 설명한 것과 같이, 상기 하부 전극 콘택(18)과 접촉되는 부위의 하부 전극 콘택(18) 상부면이 움푹 패여진 형상을 갖게되며, 상기 도전 패턴(12a)의 상기 패여진 부분의 상부면과 접하도록 상기 하부 전극 콘택(18)이 위치한다. 따라서, 상기 도전 패턴(12a) 상부면과 상기 하부 전극 콘택(18)의 상부면 사이의 거리가 서로 멀어지게 된다. 이로인해, 상전이 구조물(22a)과 상기 하부 전극 콘택(18)이 접촉된 부위에서 발생되는 열이 상기 도전 패턴(12a)으로 빠져나가는 것을 억제시킬 수 있어 주울 히팅 효율이 더욱 양호해진다.
본 실시예에서는, 상기 도전 패턴(12a)이 텅스텐으로 이루어지고, 상기 하부 전극 콘택(18)은 텅스텐 산화물로 이루어진다.
상기 하부 전극 콘택(18) 상의 상기 제1 개구부(16)의 내부 측벽에는 스페이서(20)가 구비된다. 상기 스페이서(20)에 의해 상기 제1 개구부(16) 상부의 내부 폭이 감소된다. 따라서, 상기 하부 전극 콘택(18)과 상전이 구조물(22a)의 접촉 면적이 감소된다. 상기 스페이서(20)는 실리콘 질화물로 이루어질 수 있다.
상기 하부 전극 콘택(18) 상에는 상기 제1 개구부(16)의 나머지 부분을 채우는 형상을 갖는 상전이 구조물(22a)이 구비된다. 상기 스페이서(20)가 구비됨으로써, 상기 하부 전극 콘택(18)과 상전이 구조물(22a)이 접촉되는 부위의 면적이 감소된다. 상기 상전이 구조물(22a)은 열을 가함에 따라 비정질 상태와 결정질의 상태로 바뀌는 칼코게나이드 물질로 이루어진다. 상기 칼코게나이드 물질은 결정질 상태에서 광학적 반사도가 높고 전기 저항이 낮은 반면, 비정질 상태에서는 반사도가 낮고 전기 저항이 높다. 상기 칼코게나이드 물질은 GeSbTe 합금을 포함한다. 상기 상전이 구조물(22a)은 상기 제1 개구부(16) 내부를 채우면서 상기 제2 층간 절연막 패턴(14)의 상부면 위로 돌출되는 형상을 가질 수 있다.
상기 상전이 구조물(22a)상에 상부 전극(24)이 구비된다. 상기 상부 전극(24)은 티타늄 질화물로 이루어질 수 있다. 상기 제2 층간 절연막 패턴(14) 상으 로 돌출되는 상전이 구조물(22a)의 상부와 상기 상부 전극(24)은 서로 동일한 폭을 가진다.
상기 상부 전극(24)을 덮는 제3 층간 절연막 패턴(26)이 구비된다. 상기 제3 층간 절연막 패턴(26)에는 상기 상부 전극(24)의 일부분을 노출하는 제2 개구부(28)가 구비된다. 상기 제2 개구부(28) 내부에는 상부 전극 콘택(30)이 구비된다. 상기 상부 전극 콘택(30)은 텅스텐으로 이루어질 수 있다.
본 실시예에 따른 상전이 메모리 소자에서 하부 전극 콘택은 상기 도전 패턴(12a)과 동일한 금속을 포함하는 금속 산화물로 이루어진다. 그러므로, 본 실시예에 따른 상전이 메모리 소자는 상기 하부 전극 콘택의 저항이 높다. 이로인해, 전류에 의한 히팅 효과가 더 향상되어 리셋 전류가 감소된다.
또한, 상기 상전이 메모리 소자는 셋 상태 및 리셋 상태에서의 상전이 구조물의 저항 산포가 작아서, 셋 상태 및 리셋 상태가 분명하게 구분된다.
더구나, 상기 상전이 메모리 소자는 제1 개구부 하부에 하부 전극 콘택이 구비됨으로써, 상전이 구조물이 채워지는 부위의 제1 개구부의 종횡비가 감소된다. 그러므로, 상기 상전이 구조물에 시임 또는 보이드 발생이 감소되고, 이로인해 상기 상전이 메모리 소자의 동작 불량이 감소된다.
도 39 내지 도 44는 도 38에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 39를 참조하면, 기판(8) 상에 소자 분리막 패턴 및 불순물 영역(8a)을 형 성한다. 상기 기판(8)을 덮는 제1 층간 절연막(10)을 형성한다. 또한, 상기 제1 층간 절연막(10)을 관통하여 상기 불순물 영역(8a)과 접하는 P-N다이오드(11)를 형성한다.
상기 제1 층간 절연막(10) 상에 상기 P-N 다이오드(11)와 접하고, 금속으로 이루어지는 예비 도전 패턴(12)을 형성한다. 상기 예비 도전 패턴(12)은 저저항을 갖고, 산화되었을 때에도 도전성을 가지며, 산화 시에 상부로 팽창되는 특성을 갖는 물질로 이루어질 수 있다. 상기 예비 도전 패턴(12)으로 사용되는 금속의 일 예로는 텅스텐을 들 수 있다.
상기 예비 도전 패턴(12)을 덮는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다.
다음에, 상기 제2 층간 절연막의 일부분을 식각함으로써, 상기 예비 도전 패턴(12)의 상부면 일부를 노출하는 제1 개구부(16)를 형성한다. 상기 제1 개구부(16)는 콘택홀의 형상을 갖는다. 이로써, 상기 제1 개구부(16)를 포함하는 제2 층간 절연막 패턴(14)이 완성된다.
도 40을 참조하면, 상기 제1 개구부(16)의 저면에 노출되어 있는 상기 예비 도전 패턴(12)을 산소 분위기에서 열처리함으로써, 상기 제1 개구부(16) 내부의 일부를 채우는 하부 전극 콘택(18)을 형성한다. 구체적으로, 상기 하부 전극 콘택(18)은 상기 예비 도전 패턴(12)이 산소와 반응함과 동시에 열적 팽창이 이루어져 상기 제1 개구부(16)로 융기하면서 생성된다. 따라서, 상기 하부 전극 콘택(18)은 상기 예비 도전 패턴(12)을 이루는 금속 물질을 포함하는 금속 산화물로 이루어 진다. 상기 금속 산화물은 상기 예비 도전 패턴(12)을 이루는 금속에 비해 높은 저항을 갖는다.
한편, 상기와 같이 산소 분위기에서 열처리하면, 상기 제1 개구부(16)와 대향하고 있는 상기 예비 도전 패턴(12)이 반응함으로써 상기 예비 도전 패턴(12)의 상부면 아래로도 금속 산화물이 생성된다. 때문에, 상기 예비 도전 패턴(12)은 상기 제1 개구부(16)와 대향하는 부위가 하방으로 움푹 패여진 형상을 갖는 도전 패턴(12a)으로 변하게 된다.
상기 열처리를 수행하면 상기 패여진 부분을 갖는 도전 패턴(12a) 및 상기 하부 전극 콘택(18)이 각각 형성된다. 그러므로, 상기 하부 전극 콘택(18)의 상부면으로부터 상기 도전 패턴(12a) 상부면까지의 거리가 길어지게 된다.
상기 열처리는 플라즈마 처리, 급속 열처리(RTA, rapid thermal anneal) 등을 들 수 있다. 상기 열처리는 플라즈마 처리 및 급속 열처리 중 어느 하나로 수행될 수 있다. 이와는 달리, 상기 열처리는 플라즈마 처리와 급속 열처리가 각각 수행될 수도 있다. 상기 하부 전극 콘택(18)이 상기 제1 개구부(16) 저면으로부터의 융기되는 두께는 상기 열처리 조건을 변화시킴으로써 조절할 수 있다. 일 예로, 상기 하부 전극 콘택(18)은 상기 제1 개구부(16)의 저면으로부터 200 내지 600Å의 두께로 형성할 수 있다.
본 실시예에서, 상기 도전 패턴(12a)은 텅스텐으로 형성된다. 또한, 상기 하부 전극 콘택(18)은 텅스텐 산화물로 형성된다. 상기 텅스텐은 산소 분위기에서 열처리하면 산화가 이루어지면서, 부피 팽창이 빠르게 일어나는 특성을 갖는다. 또 한, 상기 텅스텐 산화물은 텅스텐에 비해서 높은 저항을 가지며, 습식 세정액에 의한 식각율이 낮다. 때문에, 상기 도전 패턴(12a) 및 상기 하부 전극 콘택(18)은 각각 텅스텐 및 텅스텐 산화물로 형성되는 것이 매우 적합하다.
이 때, 상기 열처리를 급속 열처리 공정으로 수행할 경우, 산소 분위기에서 400 내지 600℃의 온도 하에서, 1 내지 10분 정도 진행할 수 있다. 이와는 달리, 상기 열처리를 플라즈마 공정으로 수행할 경우, 산소 분위기에서 20 내지 100W의 파워로 1 내지 10분 정도 진행할 수 있다.
상기 설명한 방법에 의하면, 막의 증착 및 식각 공정 등을 수행하지 않으면서도 상기 제1 개구부(16) 내부에 높은 저항을 갖는 하부 전극 콘택(18)을 형성할 수 있다. 때문에, 상기 하부 전극 콘택(18)을 형성하는 공정이 매우 단순해진다.
도 41을 참조하면, 상기 제2 층간 절연막 패턴(14) 상부면, 상기 제1 개구부(16)의 내부 측벽 및 상기 하부 전극 콘택(18)을 따라 스페이서용 실리콘 질화막을 형성한다. 상기 스페이서용 실리콘 질화막은 상기 하부 전극 콘택(18) 위에 위치하는 제1 개구부(16)의 내부 폭을 감소시키기 위하여 형성된다. 따라서, 상기 제1 개구부(16)의 내부 폭이 목표한 수준까지 감소되도록 상기 스페이서용 실리콘 질화막의 두께를 조절할 수 있다.
상기 스페이서용 실리콘 질화막을 이방성 식각함으로써, 상기 하부 전극 콘택(18) 상에 위치하는 상기 제1 개구부(16)의 내부 측벽에 스페이서(20)를 형성한다.
도 42를 참조하면, 상기 스페이서(20)가 형성되어 있는 상기 제1 개구부(16) 의 나머지 부분을 채우도록 상전이막(22)을 형성한다. 상기 상전이막(22)은 칼코게나이드 화합물인 GeSbTe 합금을 증착시켜 형성한다.
상기 스페이서(20)에 의해 상기 상전이막(22)과 상기 하부 전극 콘택(18)이 서로 접촉하는 면적이 감소된다. 이로인해, 상기 상전이막(22)이 주울 히팅(joule heating)에 의해 상전이되는 부분의 면적이 감소됨으로써, 리셋 전류(reset current)가 감소된다.
또한, 상기 하부 전극 콘택(18)이 구비됨으로써, 상기 상전이막이 채워지는 부위의 제1 개구부(16)의 종횡비가 감소된다. 때문에, 보이드나 시임이 발생되지 않도록 하면서 상기 상전이막(22)을 용이하게 형성할 수 있다.
도 43을 참조하면, 상기 상전이막(22) 상에 상부 전극막(도시안됨)을 형성한다. 상기 상부 전극막은 티타늄 질화물을 증착시켜 형성할 수 있다. 다음에, 상기 상부 전극막 및 상전이막(22)을 패터닝함으로 상전이 구조물(22a) 및 상부 전극(24)을 형성한다.
도 44를 참조하면, 상기 상부 전극(24)을 덮는 제3 층간 절연막을 형성한다. 상기 제3 층간 절연막의 일부분을 식각함으로써, 상기 상부 전극(24)의 상부면을 일부 노출하는 제2 개구부(28) 포함하는 제3 층간 절연막 패턴(26)을 형성한다. 상기 제2 개구부(28)는 콘택홀의 형상을 갖는다. 상기 제2 개구부(28) 내부에 도전 물질을 증착함으로써, 상부 전극 콘택(30)을 형성한다. 상기 상부 전극 콘택(30)은 금속 물질로 형성할 수 있다. 구체적으로, 상기 상부 전극 콘택(30)은 텅스텐으로 형성할 수 있다.
상기 공정을 수행함으로써, 금속 산화물로 이루어지는 하부 전극 콘택을 갖는 상전이 메모리 소자를 형성할 수 있다.
실시예 19
도 45는 본 발명의 실시예 19에 따른 상전이 메모리 소자의 단면도이다.
도 45에 도시된 상전이 메모리 소자는 제1 개구부 측벽에 스페이서가 구비되지 않는 것을 실시예 18의 상전이 메모리 소자와 동일한 구조를 갖는다.
도 45를 참조하면, 상기 제2 층간 절연막 패턴에 포함된 상기 제1 개구부(16) 내부의 일부를 채우는 형상을 갖고, 상기 금속을 포함하는 금속 산화물로 이루어지는 하부 전극 콘택(18)이 구비된다.
상기 하부 전극 콘택(18) 상에는 상기 제1 개구부(16)의 나머지 부분을 채우는 형상을 갖는 상전이 구조물(22a)이 구비된다. 상기 상전이 구조물(22a)의 상부면은 상기 제2 층간 절연막 패턴(14)의 상부면보다 높게 위치한다. 상기 상전이 구조물 상에는 상부 전극(24)이 구비된다.
상기 상부 전극(24)을 덮는 제3 층간 절연막 패턴(26)이 구비된다. 상기 제3 층간 절연막 패턴(26)에는 상기 상부 전극(24)의 상부면이 노출되는 제2 개구부(28)가 생성되어 있다. 상기 제2 개구부(28) 내부에는 상부 전극 콘택(30)이 구비된다.
도시된 것과 같이, 상기 제1 개구부(16)의 측벽에 스페이서가 구비되지 않는다. 때문에, 상기 하부 전극 콘택(18)과 상전이 구조물의 접촉 면적은 상기 제1 개 구부(16)의 내부 폭과 동일하다.
본 실시예에 따른 상전이 메모리 소자는 보다 간단한 공정을 통해 제조될 수 있으며, 실시예 16에서 설명한 것과 동일하게 우수한 동작 특성을 갖는다.
도 46은 도 45에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
먼저 도 39 및 도 40을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 40에 도시된 구조를 형성한다.
도 46을 참조하면, 상기 제1 개구부(16) 내부를 채우면서 상기 제2 층간 절연막 패턴(14)의 상부면에 상전이막(22)을 형성한다. 이 때, 상기 제1 개구부(16) 측벽에 스페이서를 형성하는 공정은 생략된다.
이 후, 도 43 및 도 44를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 48에 도시된 상전이 메모리 소자를 완성한다.
실시예 20
도 47은 본 발명의 실시예 20에 따른 상전이 메모리 소자의 단면도이다. 실시예 20의 상전이 메모리 소자는 각 단위 셀들이 어레이 구조를 갖는다.
도 47을 참조하면, 소자 분리 영역(100a) 및 액티브 영역이 구분된 기판(100) 상에 실리콘 산화물로 이루어지는 제1 층간 절연막 패턴(102)이 구비된다. 상기 제1 층간 절연막 패턴(102)에는 각 단위 셀들이 형성되어야 하는 부위에 선택 적으로 제1 개구부(104)들이 생성되어 있다. 상기 제1 개구부(104)들은 콘택홀의 형상을 가지면서 반복적으로 배치된다. 상기 제1 개구부(104)의 저면에는 기판(100) 상부 표면이 노출된다.
상기 제1 개구부(104) 내부에는 각각 P-N 다이오드(106)가 구비된다. 즉, 상기 제1 개구부(104) 내부에는 폴리실리콘 물질로 이루어지는 수직형 P-N 다이오드(106)가 구비된다. 상기 수직형 P-N 다이오드(106)는 상기 제1 개구부(104) 하부에 구비되며, 상기 제1 개구부(104)를 부분적으로 채우는 형상을 갖는다. 상기 P-N 다이오드(106)의 상부면에는 금속 실리사이드 패턴(108)이 구비된다. 상기 금속 실리사이드 패턴(108)은 상기 P-N 다이오드(106)와 도전 패턴(110a)간의 저항을 감소시키기 위하여 구비된다. 상기 금속 실리사이드 패턴(108)은 코발트 실리사이드 또는 티타늄 실리사이드로 이루어질 수 있다.
상기 금속 실리사이드 패턴(108) 상에 저저항을 갖는 금속으로 이루어지는 도전 패턴(110a)이 구비된다. 상기 도전 패턴(110a)의 상부면은 상기 제1 개구부(104) 입구보다 낮게 위치한다. 또한, 상기 도전 패턴(110a)의 상부면은 중심 부위가 하방으로 움푹 패여진 형상을 갖는다. 상기 도전 패턴(110a)으로 사용되는 금속의 일 예로는 텅스텐을 들 수 있다.
상기 도전 패턴(110a)들 및 제1 층간 절연막 패턴(102) 상에 제2 층간 절연막 패턴(112)이 구비된다. 상기 제2 층간 절연막 패턴(112)은 실리콘 질화물로 이루어진다. 상기 제2 층간 절연막 패턴(112)에는 상기 각 도전 패턴(110a)의 상부면 일부를 노출하는 제2 개구부(114)들이 생성되어 있다. 상기 제2 개구부(114)들은 콘택홀의 형상을 갖는다. 상기 제2 개구부(114)들의 내부 폭은 상기 도전 패턴(110a)의 상부 폭보다 더 좁은 것이 바람직하다.
상기 제2 개구부(114)들 내부에는, 상기 도전 패턴(110a)을 이루고 있는 금속을 포함하는 금속 산화물로 이루어진 하부 전극 콘택(116)들이 구비된다. 상기 하부 전극 콘택(116)들은 상기 제2 개구부(114)들의 하부를 채우는 형상을 갖는다. 상기 하부 전극 콘택(116)들은 상기 도전 패턴(110a)을 이루는 금속이 산화되면서 상기 제2 개구부(114)들 내부로 융기되어 생성된 것이다. 그러므로, 상기 제2 개구부(114)들과 대향하는 상기 도전 패턴(110a)들의 상부는 하방으로 움푹 패여진 형상을 갖는다. 본 실시예에서는, 상기 도전 패턴(110a)이 텅스텐으로 이루어지고, 상기 하부 전극 콘택(116)은 텅스텐 산화물로 이루어진다.
상기 하부 전극 콘택(116) 상에는 상기 제2 개구부(114)의 내부 측벽에 스페이서(118)가 구비된다. 상기 스페이서(118)에 의해 상기 제2 개구부(114) 상부의 내부 폭이 감소된다.
상기 하부 전극 콘택(116)들 상에는 상기 제2 개구부(114)들의 나머지 부분을 채우는 형상을 갖는 상전이 구조물(120)이 구비된다. 상기 상전이 구조물(120)의 상부면은 상기 제2 층간 절연막 패턴(112)의 상부면과 동일한 평면 상에 위치한다. 따라서, 상기 상전이 구조물(120)은 상기 제1 층간 절연막 패턴 위로 돌출되지 않는다.
상기 상전이 구조물(120) 상에 상부 전극(122)이 구비된다. 상기 상부 전극(122)은 티타늄 질화물로 이루어질 수 있다. 상기 상부 전극(122)을 덮는 제3 층 간 절연막(124)이 구비된다. 상기 제3 층간 절연막(124)에는 상기 상부 전극(122)의 일부분을 노출하는 제3 개구부(126)가 구비된다. 상기 제3 개구부(126) 내부에는 상부 전극 콘택(128)이 구비된다. 상기 상부 전극 콘택(128)은 텅스텐으로 이루어질 수 있다.
본 실시예에 따른 상전이 메모리 소자는 상기 제1 및 제2 개구부가 생성된 부위에 단위 셀이 구비되는 어레이 구조를 갖는다.
도 48 내지 도 51은 도 47에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 48을 참조하면, 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리 영역(100a) 및 액티브 영역을 구분한다. 상기 기판(100) 상에 실리콘 산화막을 형성한다. 이 후, 상기 실리콘 산화막의 일부 영역을 사진 식각 공정을 통해 제거함으로써, 콘택홀 형상을 갖는 제1 개구부(104)들을 형성한다. 상기 제1 개구부(104)들은 각 단위 셀들의 위치에 형성된다.
상기 제1 개구부들(104) 내부에 폴리실리콘막을 증착하고 에치백함으로써, 수직형 P-N다이오드(106)를 형성한다. 상기 폴리실리콘막을 증착하는 공정에서 인시튜 또는 아웃시튜로 불순물을 주입시킴으로써, 상기 P-N다이오드를 형성할 수 있다. 일 예로, 상기 제1 개구부(104)의 하부에 위치하는 폴리실리콘에는 N형 불순물을 도핑하고, 상기 제1 개구부(104)의 상부에 위치하는 폴리실리콘에는 P형 불순물을 도핑한다.
상기 P-N 다이오드(106) 상에 금속 실리사이드 패턴(108)을 형성한다. 상기 금속 실리사이드 패턴(108)은 금속 물질을 증착한 후 상기 P-N 다이오드(106)를 이루는 폴리실리콘과 상기 금속 물질이 반응하도록 열처리함으로써 형성될 수 있다. 상기 금속 실리사이드 물질의 예로는 코발트 실리사이드(CoSi2), 티타늄실리사이드(TiSi2)를 들 수 있다.
상기 금속 실리사이드 패턴(108) 상에 제1 개구부(104) 내부를 채우도록 예비 도전 패턴(110)들을 형성한다. 상기 예비 도전 패턴(110)들은 금속으로 이루어진다. 상기 예비 도전 패턴(110)으로 사용될 수 있는 금속의 예로는 텅스텐을 들 수 있다. 구체적으로, 상기 제1 개구부(104) 내부를 채우도록 금속막을 형성하고 난 후, 상기 제1 층간 절연막 패턴(102)이 노출되도록 상기 금속막을 연마함으로써, 상기 예비 도전 패턴(110)을 형성할 수 있다.
도 49를 참조하면, 상기 예비 도전 패턴(110) 상에 실리콘 산화물로 이루어지는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막의 일부 영역을 사진 식각 공정을 통해 제거함으로써, 제2 개구부(114)들을 포함하는 제2 층간 절연막 패턴(112)을 형성한다. 상기 제2 개구부(114)들의 저면에는 상기 예비 도전 패턴(110)의 상부면이 일부 노출된다. 이 때, 상기 제2 개구부(114)의 내부 폭은 상기 예비 도전 패턴의 상부면보다 좁아서, 상기 제2 개구부 저면에는 상기 에비 도전 패턴만이 노출되도록 하는 것이 바람직하다.
도 50을 참조하면, 상기 제2 개구부(114)들 저면에 노출되어 있는 예비 도전 패턴(110)을 산소 분위기에서 열처리함으로써, 상기 제2 개구부(114)들 내부의 일 부를 채우는 하부 전극 콘택(116)을 형성한다. 상기 하부 전극 콘택(116)은 상기 예비 도전 패턴(110)이 산소와 반응함과 동시에 열적 팽창이 이루어져 상기 제2 개구부(114)로 융기하면서 생성된다. 따라서, 상기 하부 전극 콘택(116)은 상기 도전 패턴(110a)을 이루는 금속 물질이 포함된 금속 산화물로 이루어진다. 상기 하부 전극 콘택(116)을 이루는 상기 금속 산화물은 상기 예비 도전 패턴(110)을 이루는 금속에 비해 높은 저항을 갖는다. 본 실시예에서, 상기 예비 도전 패턴(110)이 텅스텐으로 이루어지므로, 상기 하부 전극 콘택(116)은 텅스텐 산화물로 이루어진다.
한편, 상기 열처리 공정에서 상기 예비 도전 패턴(110)은 상부가 산화 반응에 소모되어 하방으로 움푹 패여진 형상을 갖는 도전 패턴(110a)으로 변하게된다. 또한, 상기 도전 패턴(110a)의 움푹 패여진 부분은 상기 하부 전극 콘택(116)의 저면과 접하게 된다. 상기 열처리 공정은 도 36을 참조로 설명한 것과 동일하게 수행할 수 있다.
도 51을 참조하면, 상기 하부 전극 콘택(116) 상에 위치하는 상기 제2 개구부(114)의 내부 측벽에 스페이서(118)를 형성한다. 다음에, 상기 하부 전극 콘택(116) 상에, 상기 제2 개구부(114)의 나머지 부분을 채우는 상전이막(도시안됨)을 형성한다. 상기 상전이막은 칼코게나이드 화합물인 GeSbTe 합금을 증착시켜 형성한다. 이 후, 상기 제1 층간 절연막 패턴(102)의 상부면이 노출되도록 상기 상전이막을 연마함으로써, 상기 제2 개구부(114) 내부에 상전이 구조물(120)을 형성한다. 상기 상전이 구조물(120)의 상부면은 상기 제1 층간 절연막 패턴(102)의 상부면과 동일한 평면에 위치하게 된다.
이 후, 도 47에 도시된 것과 같이, 상기 상전이 구조물(120) 상에 상부 전극막을 형성한다. 상기 상부 전극막을 패터닝함으로써, 상기 상전이 구조물(120)과 접촉하는 상부 전극(122)을 형성한다. 상기 상부 전극(122)을 덮는 제3 층간 절연막(124)을 형성한다. 상기 제3 층간 절연막(124)의 일부분을 식각함으로써, 상기 상부 전극(122)의 상부면을 일부 노출하는 제3 개구부(126)를 형성한다. 상기 제3 개구부(126)는 콘택홀의 형상을 갖는다. 상기 제3 개구부(126) 내부에 도전 물질을 증착함으로써, 상부 전극 콘택(128)을 형성한다. 상기 상부 전극 콘택(128)은 금속 물질로 형성할 수 있다. 구체적으로, 상기 상부 전극 콘택(128)은 텅스텐으로 형성할 수 있다.
실시예 21
도 52는 본 발명의 실시예 21에 따른 상전이 메모리 소자의 사시도이다. 실시예 21의 상전이 메모리 소자는 각 단위 셀들이 어레이 구조를 갖는다.
도 52에 도시된 상전이 메모리 소자는 하부 전극 콘택(116) 및 상전이 구조물(120)이 적층된 수직 구조물의 상부면이 데쉬 형상을 갖는 것과 상기 제1 층간 절연막을 이루는 물질이 상기 실시예 20의 상전이 메모리 소자와 차이가 있다.
도 52를 참조하면, 하부 전극 콘택(116) 및 상전이 구조물(120)의 수직 구조들의 상부면이 각각 사각형의 형상을 가지면서 반복 배치되는 데쉬 형상을 갖는다. 따라서, 매우 좁은 수평 면적 내에 상기 수직 구조들이 구현된다.
또한, 상기 하부 전극 콘택(116) 및 상전이 구조물(120)의 수직 구조들을 둘 러싸는 제1 층간 절연막 패턴(162)은 실리콘 질화물로 이루어진다.
도시된 것과 같이, 본 실시예에서는 상기 제2 개구부(160)의 내부 폭이 충분히 작으므로, 상기 하부 전극 콘택(116) 상에 위치하는 제2 개구부(160)의 내부 측벽에는 스페이서가 구비되지 않는다. 그러나, 이와는 다른 실시예로, 상기 하부 전극 콘택 상에 위치하는 제2 개구부의 내부 측벽에는 스페이서가 구비될 수도 있다.
도 53 내지 도 58은 도 52에 도시된 상전이 메모리 소자의 형성하는 방법을 설명하기 위한 사시도들이다.
도 53을 참조하면, 먼저 도 51을 참조로 설명한 것과 동일한 공정을 수행하여 도 52에 도시된 구조를 형성한다.
다음에, 상기 예비 도전 패턴(110) 및 제1 층간 절연막 패턴(102) 상에 실리콘 질화물로 이루어지는 제1 절연막을 형성한다. 상기 제1 절연막의 일부 영역을 식각하여, 상기 제1 방향으로 연장되면서, 저면에 상기 예비 도전 패턴(110)을 노출시키는 제1 트렌치(150)를 형성한다. 따라서, 상기 제1 트렌치(150)를 포함하고 상기 제1 방향으로 연장되는 형상을 갖는 제1 절연막 패턴(152)들을 형성한다.
상기 제1 트렌치(150) 내부에 실리콘 산화물로 이루어지는 제2 절연막을 형성한다. 상기 제2 절연막은 상기 제1 절연막 패턴(152)과 식각 선택비가 높은 물질로 형성되어야 한다. 상기 제1 절연막 패턴(152)의 상부면이 노출되도록 상기 제2 절연막을 연마하거나 또는 에치백한다. 따라서, 상기 제1 방향으로 연장되는 제2 절연막 패턴(154)이 형성된다.
도 54를 참조하면, 상기 제1 및 제2 절연막 패턴(152, 154) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 가지면서 반복적으로 배치된다.
상기 식각 마스크 패턴을 식각 마스크로 사용하여, 상기 제1 층간 절연막패턴(102)의 상부면이 노출되도록 상기 제1 및 제2 절연막 패턴(152, 154)을 식각한다. 상기 제1 및 제2 절연막 패턴(152, 154)을 식각함으로써, 상기 제2 방향으로 연장되는 제2 트렌치(156)가 형성된다. 이 때, 상기 제2 트렌치(156)의 저면에는 상기 예비 도전 패턴이 노출되지 않는 것이 바람직하다. 또한, 상기 제1 및 제2 절연막 패턴(152, 154)은 각각 기둥 형상을 갖게된다.
도 55를 참조하면, 상기 제2 트렌치(156) 내부에 상기 제1 절연막 패턴(152)과 동일한 절연 물질을 증착하여 제3 절연막을 형성한다. 즉, 상기 제3 절연막은 실리콘 질화물로 형성된다. 이 후, 상기 제1 및 제2 절연막 패턴(152, 154)의 상부면이 노출되도록 제3 절연막을 연마하여 상기 제2 트렌치(156) 내부를 채우는 제3 절연막 패턴(158)을 형성한다.
상기 공정을 수행하면, 동일한 물질로 이루어지는 상기 제1 및 제3 절연막 패턴(152, 158)이 다른 물질로 이루어지는 상기 제2 절연막 패턴(154)을 둘러싸는 형상을 갖게된다.
도 56을 참조하면, 상기 제2 절연막 패턴(154)을 선택적으로 제거하여 상기 예비 도전 패턴(110)을 노출하는 제2 개구부(160)들을 형성한다. 이로써, 상기 제2 개구부(160)들을 포함하고, 상기 제1 및 제3 절연막 패턴(152, 158)으로 이루어지 는 제1 층간 절연막 패턴(162)이 완성된다. 상기 제2 개구부(160)들은 콘택홀의 형상을 갖는다. 또한, 상기 제2 개구부(160)들은 제1 방향 및 제2 방향으로 각각 나란하게 배치되어 있다.
상기 제2 절연막 패턴(154)을 제거하는 공정은 습식 식각 공정 또는 건식 식각 공정을 통해 이루어질 수 있다. 그러나, 상기 제2 절연막 패턴(154)을 제거하는 중에 플라즈마에 의하여 주변 막이 손상되지 않도록 하기 위하여, 상기 제2 절연막 패턴(154)은 습식 식각 공정을 통해 제거하는 것이 바람직하다.
상기 설명한 공정을 수행하면, 통상적인 사진 식각 공정에 의해 형성되는콘택홀보다 좁은 내부 폭을 갖는 제2 개구부(160)를 형성할 수 있다. 상기 제2 개구부들은 상부에서 보았을 때 데쉬 형상(dash type)을 갖는다.
도 57을 참조하면, 상기 예비 도전 패턴(110)의 상부면을 산화시켜 상기 제2 개구부(160)로 융기하도록 함으로써, 상기 제2 개구부(160) 내부에 하부 전극 콘택(116)을 형성한다. 상기 산화 공정에 의해, 상기 예비 도전 패턴(110)은 상부면이 하방으로 움푹 패여진 도전 패턴(110a)으로 변하게 된다. 상기 하부 전극 콘택(116)을 형성하는 공정은 실시예 18의 도 40을 참조로 설명한 것과 동일하다.
도 58을 참조하면, 상기 하부 전극 콘택(116) 상에, 상기 제2 개구부(160)의 나머지 부분을 채우도록 상전이막을 형성하고, 상기 상전이막을 연마함으로써 상전이 구조물(120)을 형성한다. 본 실시예에 의하면, 상기 제2 개구부(160)의 내부 폭이 매우 작게 형성된다. 때문에, 상기 제2 개구부(160) 측벽에 스페이서를 형성하는 공정이 생략될 수 있다. 그러나, 이와는 다른 예로, 상기 제2 개구부(160)의 측 벽에 스페이서를 형성하여 상기 제2 개구부(160)의 폭이 더 작아지도록 할 수도 있다.
다음에, 도 53을 다시 참조하면, 상기 상전이 구조물(120) 상에 상부 전극(122)을 형성한다. 또한, 상기 상부 전극을 덮는 제3 층간 절연막(124) 및 상부 전극 콘택(128)을 각각 형성한다. 상기 공정을 수행함으로써, 고집적화된 상전이 메모리 소자를 제조할 수 있다.
실시예 22
도 59는 본 발명의 실시예 22에 따른 상전이 메모리 소자의 단면도이다.
도 59를 참조하면, 기판(190) 상에 제1 층간 절연막(192) 및 P-N 다이오드(194)가 구비된다. 상기 제1 층간 절연막(192) 상에 상기 P-N 다이오드(194)를 노출하는 제1 개구부(204)가 생성된 제2 층간 절연막 패턴(202)이 구비된다. 상기 제2 층간 절연막 패턴(202)은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있다.
상기 제1 개구부(204)의 하부를 채우고 금속 물질로 이루어지는 제1 하부 전극 콘택(206a)이 구비된다. 상기 제1 하부 전극 콘택(206a) 상부면과 접촉하고, 상기 제1 개구부(204) 내부에는 제2 하부 전극 콘택(208a)이 구비된다. 상기 제2 하부 전극 콘택(208a)은 상기 제1 하부 전극 콘택(206a)을 이루고 있는 금속을 포함하는 금속 산화물로 이루어진다. 본 실시예에서는, 상기 제1 하부 전극 콘택(206a)은 텅스텐으로 이루어지고, 상기 제2 하부 전극 콘택(208a)은 텅스텐 산화물로 이 루어진다.
상기 제2 층간 절연막 패턴(202) 상에는 상기 제2 하부 전극 콘택(208a)의 상부면과 접하는 상전이 구조물(210)이 구비된다.
상기 상전이 구조물(210) 상에 상부 전극(212)이 구비된다. 상기 상부 전극(212)을 덮는 제3 층간 절연막(214)이 구비된다. 상기 제3 층간 절연막(214)에는 상기 상부 전극(212)의 일부분을 노출하는 제2 개구부가 구비된다. 상기 제2 개구부 내부에는 상부 전극 콘택(216)이 구비된다.
본 실시예에 따른 상전이 메모리 소자는 상기 상전이 구조물과 접촉하는 부위의 제2 하부 전극 콘택이 고저항을 가짐으로써, 우수한 동작 특성을 갖는다.
도 60 내지 도 62는 도 59에 도시된 상전이 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 60을 참조하면, 기판(190) 상에 제1 층간 절연막(192) 및 상기 제1 층간 절연막(192)을 관통하여 기판(190)의 도전 영역과 접촉하는 P-N 다이오드(194)를 형성한다. 상기 제1 층간 절연막(192) 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막의 일부를 제거한다. 상기 공정을 통해, 상기 P-N다이오드(194)의 상부를 노출하는 제1 개구부(204)가 포함된 제2 층간 절연막 패턴(202)을 형성한다.
상기 제1 개구부(204)들 내부를 채우면서 상기 제2 층간 절연막 패턴(202) 상에 제1 금속막을 형성한다. 이 후, 상기 제1 금속막을 연마함으로써 상기 제1 개구부(204)들 내부에 예비 하부 전극 콘택(206)을 형성한다. 상기 제1 금속막은 텅 스텐을 증착시켜 형성할 수 있다. 이 때, 상기 예비 하부 전극 콘택의 상부면은 상기 제1 개구부의 입구와 동일한 평면 상에 있거나 또는 상기 제1 개구부 입구보다 낮은 상부면을 갖는다.
도 61을 참조하면, 상기 예비 하부 전극 콘택(206)을 산소 분위기에서 열처리함으로써, 상기 예비 하부 전극 콘택(206)의 상부면에 금속 산화물을 형성한다. 상기 열처리 공정에 의하면, 상기 예비 하부 전극 콘택(206)은 반응에 의해 상기 제1 개구부(204)의 입구보다 낮은 상부면을 갖는 제1 하부 전극 콘택(206a)으로 변하게 된다. 또한, 상기 제1 하부 전극 콘택(206a) 상에는 금속 산화물로 이루어지는 예비 제2 하부 전극 콘택(208)이 형성된다. 상기 예비 제2 하부 전극(208)은 상기 제2 층간 절연막 패턴(202)의 상부면 위로 돌출되는 형상을 갖는다. 이 때, 상기 예비 하부 전극 콘택(206)의 상부면은 상기 제1 개구부의 입구와 동일한 평면 상에 있거나 또는 상기 제1 개구부 입구보다 낮은 상부면을 가지므로, 상기 열처리 공정에 의해 상기 금속 산화물은 등방성으로 열팽창하면서 성장하게 된다.
도 63을 참조하면, 상기 제2 층간 절연막 패턴(202) 상부면이 노출되도록 상기 예비 제2 하부 전극 콘택(208)을 연마함으로써, 상기 제1 개구부(204) 내부에 제2 하부 전극 콘택(208a)을 형성한다.
다음에, 도 59에 도시된 것과 같이, 상기 제2 층간 절연막 패턴(202) 및 제2 하부 전극 콘택(208a) 상에 상전이막 및 상부 전극을 형성하고, 이들을 패터닝함으로써 상전이 구조물(210) 및 상부 전극(212)을 형성한다. 또한, 상기 제1 층간 절연막 패턴(214) 상에 상기 상부 전극(212)의 상부면을 노출시키는 제2 개구부를 포 함하는 제3 층간 절연막 패턴(214)을 형성한다. 상기 제2 개구부 내부에는 상부 전극 콘택(216)을 형성한다.
도 63은 광대역 이동통신이 가능한 휴대폰 네트워크를 보여주는 통신 시스템 개략도이다.
광대역 이동 통신 시스템(250)은 센서모듈(252) 및 위치 추적 시스템(GPS)(254)과 이동 통신 단말기(256)를 포함하며, 부수적으로 데이터 서버(258)와 기지국(260)과 서로 통신한다. 상기 이동 통신 단말기(256)는 많은 데이터를 주고 받고, 읽고 쓰는 관계로 고속 스피드 및 높은 데이터 신뢰성이 요구된다.
상기 이동 통신 단말기(256) 내에 본 발명의 저항 메모리 소자를 장착할 수 있다. 본 발명의 저항 메모리 소자는 상전이 메모리 소자, 자기 메모리 소자 등을 포함한다. 본 발명의 저항 메모리 소자는 낮은 동작 전압을 가질 뿐 아니라, 고속의 동작이 가능하고, 높은 데이터 신뢰성을 가지기 때문에, 상기 이동 통신 단말기에 채용하기에 매우 적합하다.
이외에도, 본 발명의 저항 메모리 소자는 다양한 디지털 시스템에 응용 할 수 있다. 일 예로, 본 발명의 저항 메모리 소자는 USB 메모리, MP3 플레이어, 디지털 카메라, 메모리 카드 등에 다양하게 사용될 수 있다.
하부 전극 콘택 저항 비교
본 발명의 저항 메모리 소자는 높은 저항을 갖는 하부 전극 콘택 물질하여 주울 히팅 효율이 높다. 이하에서는, 저항 메모리 소자에 포함되는 하부 전극 콘택 구조에 따른 저항들을 서로 비교하였다.
샘플 1 내지 8
도 64는 샘플 1 내지 8의 콘택 구조를 나타내는 단면도이다.
도 64에 도시된 것과 같이, 기판(300) 상에 개구부를 포함하는 층간 절연막 패턴(302)을 형성하였다. 상기 개구부 내부에 텅스텐(304) 및 텅스텐 산화물(306)이 적층된 콘택 플러그(308)를 형성하였다. 상기 텅스텐 산화물(306)은 하부의 텅스텐을 RTA공정을 통해 열처리함으로써 생성된 것이다.
샘플 1 내지 8은 각각 콘택 플러그(308)의 직경이 서로 다르다. 각 샘플의 직경은 아래의 표 1에 기재되어 있다. 즉, 샘플 1 내지 8은 콘택 플러그(308)는 본 발명의 저항 메모리 소자의 도전 구조물들과 동일한 적층 구조를 갖는다.
비교 샘플 11 내지 18
도 65는 비교 샘플 11 내지 18의 콘택 구조를 나타내는 단면도이다.
도 65에 도시된 것과 같이, 기판(300) 상에 개구부를 포함하는 층간 절연막 패턴(302)을 형성하였다. 상기 개구부 내부에 텅스텐(304) 및 티타늄 질화물(310)이 적층된 콘택 플러그(312)를 형성하였다. 비교 샘플 11 내지 18은 각각 콘택 플러그(312)의 직경이 서로 다르며, 각 샘플의 직경의 아래의 표 1에 기재되어 있다.
비교 샘플 21 내지 28
도 66은 비교 샘플 21 내지 28의 콘택 구조를 나타내는 단면도이다.
도 66에 도시된 것과 같이, 기판(300) 상에 개구부를 포함하는 층간 절연막 패턴(302)을 형성하였다. 상기 개구부 내부에 텅스텐으로 이루어지는 콘택 플러그(314)를 형성하였다. 상기 비교 샘플 21 내지 28은 각각 콘택 플러그의 직경이 아래의 표 1과 같이 서로 다르며, 각각의 적층 구조는 동일하다.
<표 1>
도 67은 각 샘플들 및 비교 샘플들의 저항을 나타낸다.
도 67을 참조하면, 도면부호 320은 샘플 1 내지 8에서 측정된 저항이고, 도면부호 322는 비교 샘플 11 내지 18에서 측정된 저항이고, 도면부호 324는 비교 샘플 21 내지 28에서 측정된 저항이다.
도 67에 도시된 것과 같이, 동일한 직경을 갖는 샘플 및 비교 샘플들의 콘택 플러그들에서 각각 저항을 측정한 결과, 샘플 1 내지 8의 저항이 가장 높게 측정되었다. 구체적으로, 130㎚의 직경을 갖는 콘택 플러그를 살펴볼 때, 비교 샘플 11 및 21의 경우 저항이 각각 1380Ω 및 1310Ω이었다. 반면에, 샘플 1의 경우 저항이 1480Ω으로 약 100Ω 정도 높은 것을 알 수 있었다.
이와같이, 본 발명의 저항 메모리 소자에 포함되는 텅스텐 및 텅스텐 산화물이 적층된 하부 전극 콘택 구조는 상대적으로 높은 저항을 갖는다. 또한, 본 발명의 저항 메모리 소자는 주울 히팅 효율이 높은 하부 콘택 구조를 가짐으로써, 우수한 특성을 가질 수 있다.
저항 메모리 소자의 성능 비교
샘플 9
본 발명의 실시예 19에 따른 상전이 메모리 소자를 제조하였다. 구체적으로, 샘플 9의 저항 메모리 소자는 도 38에 도시된 것과 동일한 수직 구조를 갖는다. 구체적으로, 상기 도전 패턴(12a)은 텅스텐으로 형성된다. 상기 하부 전극 콘택(18)은 상기 도전 패턴을 RTA 공정을 통해 열처리하여 상기 제1 개구부(16)로 융기시킴으로써 형성하였다. 따라서, 상기 하부 전극 콘택(18)은 텅스텐 산화물로 이루어진다. 상부 전극(24)은 TiN으로 형성하였고, 상부 전극 콘택(30)은 텅스텐으로 형성하였다.
비교 샘플 9
본 발명의 상전이 메모리 소자와 성능을 비교하기 위한 상전이 메모리 소자 를 제조하였다.
도 68은 비교 샘플 9의 상전이 메모리 소자를 나타내는 단면도이다.
도 68을 참조하면, 비교 샘플 9의 상전이 메모리 소자는 도전 패턴(12a), 상전이 구조물(52), 상부 전극(24) 및 상부 전극 콘택(30)을 포함한다. 또한, 제1 층간 절연막 패턴(14) 및 제2 층간 절연막 패턴(26)이 구비된다. 비교 샘플 9의 저항 메모리 소자는 하부 전극 콘택이 별도로 구비되지 않고, 텅스텐으로 이루어지는 도전 패턴(12a) 상에 상전이 구조물(52a)이 접촉되도록 형성하였다. 즉, 상기 도전 패턴(12a)이 하부 전극으로 사용된다. 또한, 상기 상전이 구조물(52a)이 채워지는 개구부의 측벽에는 스페이서(50a)가 구비되어 있다.
상기 샘플 9 및 비교 샘플 9를 각각 복수개를 제조하고, 각각의 샘플 9 및 비교 샘플 9에서 셋 상태 및 리셋 상태의 저항 및 리셋 상태의 전류를 각각 측정하여 측정된 값의 범위를 표 2에 기록하였다.
<표 2>
표 2에서 보여지듯이, 상기 샘플 9에서의 셋 저항이 상기 비교 샘플 9에서의 셋 저항보다 낮을 뿐 아니라, 저항 산포도 적었다. 상기 샘플 9에서의 리셋 저항은 상기 비교 샘플 9에서의 리셋 저항보다 더 큰 값을 가짐을 알 수 있었다. 또한, 비교 샘플 9에서는 상전이 구조물의 더 깊게 매립되어야 하므로 상기 매립 공정 시에 보이드나 시임이 발생되어 동작 불량이 발생된 시료가 다발하였다. 이로인해, 저항 산포가 커서 동작특성을 만족하지 못하였다.
반면에, 본 발명에 따른 상전이 메모리 소자는 낮은 저항 산포를 가질 뿐 아니라, 셋 및 리셋 상태에서의 저항 차이가 커서 용이하게 데이터를 구분할 수 있다. 따라서, 본 발명에 따른 상전이 메모리 소자는 동작 특성을 충분히 만족함을 알 수 있었다.
상기 설명한 것과 같이, 본 발명의 저항 메모리 소자는 간단한 공정을 통해 형성할 수 있고 우수한 히팅 효율을 갖는 도전 구조물이 포함된다. 따라서, 본 발명의 저항 메모리 소자는 고집적화되고 고성능을 갖는 메모리로 이용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 도전 구조물의 단면도이다.
도 2는 도 1에 도시된 도전 구조물의 사시도이다.
도 3 내지 도 5는 도 1에 도시된 도전 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 자기 메모리 소자의 단면도이다.
도 7 내지 도 10은 도 6에 도시된 자기 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 실시예 3에 따른 상전이 메모리 소자의 단면도이다.
도 12는 도 11에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예 4에 따른 상전이 메모리 소자의 단면도이다.
도 14는 도 13에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 15는 본 발명의 실시예 5에 따른 상전이 메모리 소자의 단면도이다.
도 16은 본 발명의 실시예 6에 따른 도전 구조물의 단면도이다.
도 17은 도 16에 도시된 도전 구조물을 형성하는 방법을 나타내는 단면도이다.
도 18은 본 발명의 실시예 7에 따른 도전 구조물의 단면도이다.
도 19는 도 18에 도시된 도전 구조물의 사시도이다.
도 20은 도 18에 도시된 도전 구조물의 평면도이다.
도 21 및 도 22는 도 18에 도시된 도전 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 실시예 8에 따른 자기 메모리 소자의 단면도이다.
도 24 및 도 25는 도 23에 도시된 자기 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 26은 본 발명의 실시예 9에 따른 상전이 메모리 소자의 단면도이다.
도 27은 본 발명의 실시예 10에 따른 도전 구조물의 단면도이다.
도 28은 본 발명의 실시예 11에 따른 도전 구조물의 단면도이다.
도 29는 도 28에 도시된 도전 구조물의 제조 방법을 나타내는 단면도이다.
도 30은 도 28에 도시된 상전이 메모리 소자의 다른 제조 방법을 설명하는 단면도들이다.
도 31은 본 발명의 실시예 12에 따른 상전이 메모리 소자의 단면도이다.
도 32는 본 발명의 실시예 13에 따른 도전 구조물의 단면도이다.
도 33은 도 32에 도시된 도전 구조물의 제조 방법을 나타내는 단면도이다.
도 34는 본 발명의 실시예 14에 따른 자기 메모리 소자의 단면도이다.
도 35는 본 발명의 실시예 15에 따른 자기 메모리 소자의 단면도이다.
도 36은 본 발명의 실시예 16에 따른 상전이 메모리 소자의 단면도이다.
도 37은 본 발명의 실시예 17에 따른 도전 구조물의 단면도이다.
도 38은 본 발명의 실시예 18에 따른 상전이 메모리 소자의 단면도이다.
도 39 내지 도 44는 도 38에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 45는 본 발명의 실시예 19에 따른 상전이 메모리 소자의 단면도이다.
도 46은 도 45에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 47은 본 발명의 실시예 20에 따른 상전이 메모리 소자의 단면도이다.
도 48 내지 도 51은 도 47에 도시된 상전이 메모리 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 52는 본 발명의 실시예 21에 따른 상전이 메모리 소자의 사시도이다.
도 53 내지 도 58은 도 52에 도시된 상전이 메모리 소자의 형성하는 방법을 설명하기 위한 사시도들이다.
도 59는 본 발명의 실시예 22에 따른 상전이 메모리 소자의 단면도이다.
도 60 내지 도 62는 도 59에 도시된 상전이 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 63은 광대역 이동통신이 가능한 휴대폰 네트워크를 보여주는 통신 시스템 개략도이다.
도 64는 샘플 1 내지 8의 콘택 구조를 나타내는 단면도이다.
도 65는 비교 샘플 11 내지 18의 콘택 구조를 나타내는 단면도이다.
도 66은 비교 샘플 21 내지 28의 콘택 구조를 나타내는 단면도이다.
도 67은 각 샘플들 및 비교 샘플들의 저항을 나타낸다.
도 68은 비교 샘플 9의 상전이 메모리 소자를 나타내는 단면도이다.
Claims (21)
- 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막;적어도 일부분이 상기 개구부 내에 구비되고, 상기 도전 영역과 전기적으로 연결되고, 텅스텐이 열산화되어 형성된 텅스텐 산화물 패턴; 및상기 텅스텐 산화물 패턴의 저면과 접하는 텅스텐 패턴을 포함하는 것을 특징으로 하는 도전 구조물.
- 제1항에 있어서, 상기 텅스텐 산화물 패턴의 폭은 상기 개구부의 내부 폭보다 좁은 것을 특징으로 하는 도전 구조물.
- 제1항에 있어서, 상기 텅스텐 패턴은 기판의 도전 영역과 접촉하고, 상기 개구부 입구보다 낮은 상부면을 갖는 것을 특징으로 하는 도전 구조물.
- 제3항에 있어서, 상기 텅스텐 패턴은 실린더 형상을 갖고, 상기 텅스텐 산화물 패턴은 원통 형상을 갖는 것을 특징으로 하는 도전 구조물.
- 제4항에 있어서, 상기 실린더 형상을 갖는 텅스텐 패턴 상에, 상기 개구부 내부에 위치하고 도전 물질로 이루어지는 매립막 패턴을 더 포함하는 것을 특징으로 하는 도전 구조물.
- 제3항에 있어서, 상기 개구부와 텅스텐 패턴 사이에 베리어 금속막 패턴이 더 포함되는 것을 특징으로 하는 도전 구조물.
- 제3항에 있어서, 상기 텅스텐 패턴은 상기 개구부 내부로부터 상기 개구부 위로 돌출된 것을 특징으로 하는 도전 구조물.
- 제1항에 있어서, 상기 텅스텐 패턴의 상부면은 상기 도전 영역으로 제공되고, 상기 텅스텐 산화물 패턴은 상기 도전 영역과 접촉된 것을 특징으로 하는 도전 구조물.
- 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막을 형성하는 단계;상기 개구부에 의해 적어도 일부의 상부면이 노출되는 예비 텅스텐 패턴을 형성하는 단계;상기 예비 텅스텐 패턴을 열산화시켜, 적어도 일부분이 상기 개구부 내에 구비되고 상기 도전 영역과 전기적으로 연결되는 텅스텐 산화물 패턴 및 상기 텅스텐 산화물 패턴 저면과 접하는 텅스텐 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제9항에 있어서, 상기 개구부의 측벽 및 저면을 따라 베리어 금속막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제10항에 있어서, 상기 예비 텅스텐 패턴을 형성하는 단계는,상기 개구부를 채우는 텅스텐막을 형성하는 단계; 및상기 층간 절연막의 상부면이 노출되도록 상기 텅스텐막을 연마하여, 층간 절연막의 상부면보다 높은 상부면을 갖는 예비 텅스텐 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제11항에 있어서, 상기 예비 텅스텐 패턴을 열산화시키는 공정에서, 상기 예비 텅스텐 패턴 상부면으로부터 수직하게 열적 팽창시켜 상기 텅스텐 패턴의 상부면과 수직하게 연장되는 텅스텐 산화 패턴을 형성하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제10항에 있어서, 상기 예비 텅스텐 패턴을 형성하는 단계는,상기 개구부 측벽 및 저면을 따라 텅스텐막을 형성하는 단계;상기 텅스텐막 상에 상기 개구부를 채우는 매립막을 형성하는 단계; 및상기 층간 절연막의 상부면이 노출되도록 상기 텅스텐막 및 매립막을 연마하여, 예비 텅스텐 패턴 및 매립막 패턴을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제13항에 있어서, 상기 예비 텅스텐 패턴을 열산화시키는 공정에서, 상기 예비 텅스텐 패턴 상부면으로부터 수직하게 열적 팽창시켜, 실린더형의 텅스텐 패턴 및 상기 텅스텐 패턴 상부면과 수직하게 연장되고 상기 개구부 위로 돌출되는 원통 형상의 텅스텐 산화물 패턴을 각각 형성하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제9항에 있어서, 상기 예비 텅스텐 패턴의 상부면이 개구부의 저면에 노출되는 도전 영역이 되도록, 상기 기판 상에 예비 텅스텐 패턴을 형성하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제9항에 있어서,상기 텅스텐 산화물 패턴의 상부면을 덮는 상부 층간 절연막을 형성하는 단계; 및상기 텅스텐 산화물 패턴 상부면이 선택적으로 노출되도록 상기 상부 층간 절연막의 상부 표면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 도전 구조물 형성 방법.
- 제9항에 있어서, 상기 예비 텅스텐 패턴의 열산화는 플라즈마 공정 또는 급속 열처리 공정을 통해 수행되는 것을 특징으로 하는 도전 구조물 형성 방법.
- 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막;적어도 일부분이 상기 개구부 내에 구비되고, 상기 도전 영역과 전기적으로 연결되고, 텅스텐이 열산화되어 형성된 텅스텐 산화물 패턴;상기 텅스텐 산화물 패턴 저면과 접하는 텅스텐 패턴; 및상기 텅스텐 산화물 패턴 상에 열에 의해 전기적 특성이 가변되는 가변 저항체가 구비되는 것을 특징으로 하는 반도체 소자.
- 제18항에 있어서, 상기 가변 저항체는 MTJ 구조물을 포함하고, 상기 텅스텐 산화물 패턴 상에 MTJ 구조물 내의 자유막 패턴이 대향하게 배치되는 것을 특징으로 하는 반도체 소자.
- 제18항에 있어서, 상기 가변 저항체는 상전이 구조물을 포함하는 것을 특징으로 하는 반도체 소자.
- 기판 상에, 도전 영역을 노출하는 개구부를 포함하는 층간 절연막을 형성하는 단계;상기 개구부에 의해 적어도 일부의 상부면이 노출되는 예비 텅스텐 패턴을 형성하는 단계;상기 예비 텅스텐 패턴을 열산화시켜, 적어도 일부분이 상기 개구부 내에 구 비되고 상기 도전 영역과 전기적으로 연결되는 텅스텐 산화물 패턴 및 상기 텅스텐 산화물 패턴 저면과 접하는 텅스텐 패턴을 형성하는 단계; 및상기 텅스텐 산화물 패턴 상에 열에 의해 전기적 특성이 가변되는 가변 저항체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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