TWI532138B - 具有導電結構的半導體元件及其形成方法 - Google Patents

Description

具有導電結構的半導體元件及其形成方法 【相關申請案】

本申請案主張於2009年5月27號提出申請之韓國專利申請案第2009-0046383號及2009年11月17號提出申請之韓國專利申請案第2009-0110694號的優先權，所述申請案之全文以引用的方式併入本文中。

本發明之示例性實施例是有關於一種具有導電結構的半導體元件，且特別是有關於一種具有與資料儲存元件接觸之導電結構的半導體元件。

可藉由施加熱量於電阻式記憶體元件(resistance memory device)之預定位置而將資料儲存至電阻式記憶體元件或自電阻式記憶體元件讀取資料。為在電阻式記憶體元件之預定位置產生局部加熱，電阻式記憶體元件可包含用作加熱電極之導電結構。因此，需要一種可為電阻式記憶體元件提供高加熱效率之導電結構。

根據本發明之一示例性實施例，一種半導體元件包括：層間絕緣層，配置於基板上，所述層間絕緣層包括開口，所述開口暴露出所述基板；阻障層圖案，配置於所述開口內；以及導電圖案，配置於所述阻障層圖案上，所述導電圖案具有延伸出所述開口之氧化部以及位於所述開口內之非氧化部，其中所述導電圖案之寬度取決於所述阻障 層圖案之厚度。

所述導電圖案之所述寬度可小於所述開口之寬度。

延伸出所述開口之所述氧化部可厚於配置於所述開口內之氧化部。

所述氧化部之寬度可實質上相同於所述非氧化部之寬度。

所述氧化部之寬度可大於所述非氧化部之寬度。

所述半導體元件可更包括配置於所述開口內之填充圖案，以使所述導電圖案配置於所述阻障層圖案與所述填充圖案之間。

所述導電圖案可具有圓柱管形狀。

所述導電圖案可包含鎢。

所述阻障層圖案可包含鈦或氮化鈦至少其中之一。

所述阻障層圖案可包含氮化物或氮氧化物至少其中之一。

所述導電圖案之所述氧化部可接觸相變隨機存取記憶體(PRAM)中之相變材料薄膜。

所述阻障層圖案可接觸配置於所述阻障層圖案之下的P-N二極體。

所述導電圖案之所述氧化部可接觸磁性隨機存取記憶體(MRAM)中之自由層圖案。

所述阻障層圖案可電性接觸配置於所述阻障層圖案之下的MOS電晶體。

所述氧化部在平面圖中之橫截面積之大小可小於所述 開口在所述平面圖中之橫截面積之大小。

所述氧化部在所述平面圖中之所述橫截面積之大小可取決於所述阻障層圖案之橫截面積之大小。

根據本發明之一示例性實施例，一種形成半導體元件之方法包括：形成層間絕緣層於基板上；形成開口於所述層間絕緣層中，所述開口暴露出所述基板；形成阻障層圖案於所述開口內；形成導電圖案於所述開口內之所述阻障層圖案上；以及藉由氧化所述導電圖案而生長所述導電圖案，以使所述導電圖案之一部分延伸出所述開口。

生長所述導電圖案可包括在約400℃至約600℃之溫度下於氧氣氣氛中執行RTA製程達約一分鐘至約10分鐘。

生長所述導電圖案可包括藉由施加約20瓦至約100瓦之功率而於氧氣氣氛中執行電漿處理達約一分鐘至約10分鐘。

生長所述導電圖案可包括等向性地或非等向性地執行生長。

所述方法可更包括在所述導電圖案之氧化部周圍提供氮氣氣氛。

所述方法可更包括在所述開口內形成填充圖案，以使所述導電圖案配置於所述填充圖案與所述阻障層圖案之間。

根據本發明之一示例性實施例，一種半導體元件包括：基板；具有開口之絕緣層，配置於所述基板上；金屬圖案，配置於所述基板上；以及金屬氧化物圖案，配置於 所述金屬圖案上及所述開口內，其中所述金屬氧化物圖案之橫截面積小於所述金屬圖案之橫截面積。

所述金屬圖案可包含鎢。

接觸所述金屬氧化物圖案的所述金屬圖案之部分可為凹陷的，且所述凹陷部接納所述金屬氧化物圖案之突出部。

在所述金屬氧化物圖案與所述絕緣層之間可配置有間隙壁。

所述金屬圖案可配置於P-N二極體上。

所述金屬圖案可電性連接至MOS電晶體。

所述金屬氧化物圖案可接觸MRAM之自由層圖案。

所述金屬氧化物圖案可接觸PRAM之相變材料薄膜。

在所述相變材料薄膜與所述絕緣層之間可配置有間隙壁。

所述相變材料薄膜之頂部部分所具有之寬度可寬於所述相變材料之底部部分。

根據本發明之一示例性實施例，一種形成半導體元件之方法包括：形成金屬圖案於基板上；形成絕緣層於所述金屬圖案上；形成穿過所述絕緣層之開口，所述開口暴露出所述金屬圖案之一部分；以及氧化所述金屬圖案之所述暴露部分，以形成金屬氧化物圖案於所述開口中。

所述金屬氧化物圖案可接觸MRAM之自由層。

所述金屬氧化物圖案可電性接觸MRAM之MOS電晶體。

所述金屬氧化物圖案可接觸PRAM之相變薄膜。

所述金屬圖案可接觸所述PRAM之P-N二極體。

所述金屬氧化物圖案之寬度可小於所述金屬圖案之寬度。

以下，將參照附圖更全面地闡述本發明之示例性實施例。然而，本發明可實施為諸多不同之形式，而不應被視為僅限於本文所述之示例性實施例。

應理解，當述及一構件或層位於另一構件或層「上(on)」、「連接至(connected to)」或「耦合至(coupled to)」另一構件或層時，此構件或層可直接地位於另一構件或層上、連接至或耦合至另一構件或層，或者亦可存在中間構件或層。

圖1是繪示根據本發明之一示例性實施例的導電結構之剖面圖。圖2是繪示根據本發明之一示例性實施例的導電結構之立體圖。

參見圖1及圖2，絕緣夾層(interlayer)52配置於基板50上。絕緣夾層52包括開口54，開口54暴露出基板50之一部分。舉例而言，開口54可暴露出基板50之導電區域。在一示例性實施例中，可配置導電圖案於基板50上，以使開口54可暴露出基板50上之導電圖案。

在一示例性實施例中，開口54可具有接觸孔之形狀。然而，開口54之結構可根據導電結構之組態而異。亦即，開口54可具有各種形狀，故開口54之結構可不限於圖1所示者。舉例而言，開口54可具有溝渠(trench)結構。

阻障金屬層圖案56a形成於開口54之底部及側壁上。阻障金屬層圖案56a可具有圓柱形結構。阻障金屬層圖案56a可包含金屬或氮化物至少其中之一。舉例而言，阻障金屬層圖案56a可包含鈦(Ti)或氮化鈦(TiNx)至少其中之一。阻障金屬層圖案56a可具有單層式結構或多層式(multilayer)結構。舉例而言，阻障金屬層圖案56a可包含鈦膜及氮化鈦膜。

阻障金屬層圖案56a可防止金屬圖案58b中之金屬原子及/或金屬離子朝絕緣夾層52擴散。阻障金屬層圖案56a能增大導電結構之接觸面積，以使導電結構具有降低之接觸電阻。

在一示例性實施例中，阻障金屬層圖案56a可包括緩慢氧化或幾乎不氧化之材料。

金屬圖案58b配置於阻障金屬層圖案56a上。金屬圖案58b可包含例如鎢(W)。金屬圖案58b可不完全填滿開口54。阻障金屬層圖案56a及金屬圖案58b可用作電性連接至基板50之導電區域之導電圖案。

金屬氧化物圖案60形成於金屬圖案58b上。金屬氧化物圖案60可包含例如氧化鎢(WOx)。在一示例性實施例中，可藉由對金屬圖案58b之表面進行氧化而獲得金屬氧化物圖案60。金屬氧化物圖案60可自絕緣夾層52向上突出。在一示例性實施例中，金屬氧化物圖案60之突出部所具有之厚度(t)可實質上大於金屬氧化物圖案60的填充開口54之部分。此外，金屬氧化物圖案60所具有之寬度 (w)可實質上相同於金屬圖案58b。

在一示例性實施例中，金屬氧化物圖案60所具有之電阻可實質上高於金屬圖案58b之電阻。藉由控制用於對金屬圖案58b進行氧化而形成金屬氧化物圖案60之氧化過程之條件，可調整金屬氧化物圖案60之厚度(t)。藉此，亦可調整金屬氧化物圖案60之電阻。

金屬氧化物圖案60之寬度(w)可實質上小於微影製程(photolithography process)之關鍵尺寸(critical dimension，CD)。在一示例性實施例中，金屬氧化物圖案60之寬度(w)可隨著阻障金屬層圖案56b之厚度(t)之增加而減小。舉例而言，金屬氧化物圖案60之寬度(w)可小於約50奈米。

當金屬氧化物圖案60具有高的電阻時，金屬氧化物圖案60可用作加熱電極，乃因藉由施加電流至金屬氧化物圖案60，可在金屬氧化物圖案60中產生焦耳加熱效應(Joule heating effect)。

在一示例性實施例中，金屬氧化物圖案60可用作接觸插塞(contact plug)，此接觸插塞具有高的電阻且寬度實質上小於微影製程之關鍵尺寸。

在一示例性實施例中，當金屬氧化物圖案60具有線之形狀時，金屬氧化物圖案60可用作佈線，此佈線之寬度小於微影製程之關鍵尺寸。

圖3至圖5是繪示根據本發明之一示例性實施例的一種形成導電結構之方法的剖面圖。

參見圖3，絕緣夾層52形成於基板50上。基板50可包括半導體基板、具有半導體層之基板、或金屬氧化物基板至少其中之一。絕緣夾層52可利用氧化物(例如氧化矽)形成。

對絕緣夾層52進行局部蝕刻，以形成開口54，開口54暴露出基板50之一部分。開口54可藉由微影製程而穿過絕緣夾層52形成。基板50之暴露部分可包括導電區域。在一示例性實施例中，開口54可具有接觸孔之形狀。當開口54是藉由微影製程而形成時，開口54所具有之寬度可實質上相同於或實質上大於微影製程之關鍵尺寸(CD)。

阻障金屬層56形成於開口54之底部及側壁上以及絕緣夾層52上。阻障金屬層56可沿開口54及絕緣夾層52之輪廓形成。阻障金屬層56可防止金屬層58中所包含之金屬原子及/或金屬離子朝絕緣夾層52擴散。阻障金屬層56可利用會緩慢氧化或幾乎不氧化之材料形成。舉例而言，阻障金屬層56可包含鈦、氮化鈦、鉭、或氮化鉭至少其中之一。這些材料可單獨使用或以其混合物形式使用。阻障金屬層56可具有單層式結構或多層式結構。

阻障金屬層56可不完全填滿開口54。阻障金屬層56可順應性地形成於開口54之底部及側壁上。當阻障金屬層56形成於開口54之側壁上時，開口54可具有減小之寬度，減小量為阻障金屬層56之厚度之二倍。因此，可藉由控制阻障金屬層56之厚度而調整開口54之寬度。

金屬層58形成於阻障金屬層56上，以完全填滿開口 54。金屬層58可包含例如鎢。在一示例性實施例中，因藉由調整阻障金屬層56之厚度而改變開口54之寬度，金屬層58所具有之厚度或寬度可根據阻障金屬層56之厚度而異。

參見圖4，局部地移除金屬層58及阻障金屬層56，直至暴露出絕緣夾層52。舉例而言，可藉由例如化學機械研磨(chemical mechanical polishing，CMP)製程而局部地移除金屬層58及阻障金屬層56。因此，在開口54中形成阻障金屬層圖案56a及初始(preliminary)金屬圖案58a。

在根據一示例性實施例之CMP製程中，可對絕緣夾層52進行研磨，以使初始金屬圖案58a及阻障金屬層圖案56a可自絕緣夾層52向上突出。舉例而言，初始金屬圖案58a及阻障金屬層圖案56a之各突出部可具有約10奈米之高度。在此種情形中，具有突出部的初始金屬圖案58a及阻障金屬層圖案56a可藉由單一CMP製程獲得，而無需進行額外之蝕刻或平坦化(planarizing)製程。

在一示例性實施例中，可藉由一個以上具有不同製程條件之CMP製程而形成具有突出部的初始金屬圖案58a及阻障金屬層圖案56a。舉例而言，可在第一CMP製程中在第一製程條件下對金屬層58及阻障金屬層56進行研磨，並可接著在第二CMP製程中在第二製程條件下對絕緣夾層52進行研磨。如此一來，初始金屬圖案58a及阻障金屬層圖案56a可具有自絕緣夾層52突出之部分。

參見圖5，在氧氣氣氛中對初始金屬圖案58a進行熱 處理，以使金屬圖案58b及金屬氧化物圖案60形成於阻障金屬層圖案56a上。

當在氧氣氣氛中對初始金屬圖案58a進行熱處理時，初始金屬圖案58a之表面會與氧氣反應並進而使初始金屬圖案58a之此表面沿開口54之側壁熱膨脹。如此一來，便在使初始金屬圖案58a變成金屬圖案58b之同時，在初始金屬圖案58a上產生金屬氧化物圖案60。在一示例性實施例中，金屬氧化物圖案60可具有根據初始金屬圖案58a之結構而變化的形狀。

當初始金屬圖案58a所具有之頂面被形成為高於絕緣夾層52之頂面時，金屬氧化物圖案60可自初始金屬圖案58a之上表面非等向性地生長。因此，金屬氧化物圖案60所具有之寬度可實質上類似於初始金屬圖案58a之寬度。然而，當初始金屬圖案58a之頂面實質上低於絕緣夾層52之頂面時，金屬氧化物圖案60可自初始金屬圖案58a之頂面等向性地生長。在一示例性實施例中，金屬氧化物圖案60可寬於初始金屬圖案58a。

如圖4所示，初始金屬圖案58a所具有之頂面略高於絕緣夾層52之頂面，以使金屬氧化物圖案60可自初始金屬圖案58a之頂面非等向性地生長。亦即，金屬氧化物圖案60可自初始金屬圖案58a垂直地形成，且金屬氧化物圖案60所具有之寬度可實質上類似於初始金屬圖案58a之寬度。因此，金屬氧化物圖案60之寬度可實質上小於開口54之寬度。

同時，當金屬氧化物圖案60之寬度減小時，金屬氧化物圖案60可具有減小之表面粗糙度(surface roughness)。舉例而言，當金屬氧化物圖案60具有約50奈米之寬度時，金屬氧化物圖案60可具有介於十分之幾埃(Å)至約1埃範圍內的減小之表面粗糙度。如此一來，便可防止因金屬氧化物圖案60之表面粗糙度而造成電性故障。在一示例性實施例中，當藉由微影製程形成開口54時，藉由調整阻障金屬層圖案56a之厚度，金屬氧化物圖案60可具有低於約50奈米之寬度。

在一示例性實施例中，可在使氧氣與初始金屬圖案58a之上表面反應之同時，使金屬氧化物圖案60形成於開口54之上部。因此，金屬氧化物圖案60可自開口54突出。在形成金屬氧化物圖案60之同時，初始金屬圖案58a變成金屬圖案58b，金屬圖案58b所具有之高度小於初始金屬圖案58a之高度。隨著金屬氧化物圖案60之厚度(t)增大，初始金屬圖案58a之高度(h)可減小至高度(h')。在一示例性實施例中，金屬氧化物圖案60所具有之電阻可實質上大於金屬圖案58b之電阻。

在一示例性實施例中，可藉由熱處理初始金屬圖案58a而獲得金屬圖案58b。可在初始金屬圖案58a附近執行熱處理製程。此熱處理製程可包括電漿處理或快速熱退火(rapid thermal annealing，RTA)製程至少其中之一。舉例而言，可藉由執行電漿處理或RTA製程而形成金屬氧化物圖案60。另一選擇為，可依次地執行電漿處理及RTA製 程來形成金屬圖案58b。

金屬圖案58b及金屬氧化物圖案60其中之每一者可分別具有高度(h')及厚度(t)，可藉由控制熱處理製程之條件而改變高度(h')及厚度(t)。此外，可藉由控制阻障金屬層56之厚度而調整金屬圖案58b及金屬氧化物圖案60之寬度。藉此，可控制金屬圖案58a及金屬氧化物圖案60之電阻。

在一示例性實施例中，可藉由RTA製程而形成金屬圖案58b及金屬氧化物圖案60。此RTA製程可在約400℃至約600℃之溫度下於氧氣氣氛中執行約一分鐘至約10分鐘。另一選擇為，可藉由電漿處理而獲得金屬圖案58b及金屬氧化物圖案60。在一示例性實施例中，藉由施加約20瓦至約100瓦之功率而於氧氣氣氛中執行電漿處理約一分鐘至約10分鐘。

在一示例性實施例中，可利用包含氧氣(O₂)氣體或臭氧(O₃)氣體之製程氣體來氧化初始金屬圖案58a。舉例而言，可藉由以約500sccm之流速提供氧氣氣體來氧化初始金屬圖案58a。然而，初始金屬圖案58a可藉由各種氣體及製程條件進行氧化，而並非僅限於上述氣體及/或製程條件。

在一示例性實施例中，在氧化初始金屬圖案58a時，阻障金屬層圖案56a可不被氧化。儘管阻障金屬層圖案56a被輕微地氧化，然而阻障金屬層圖案56a之氧化部所具有之厚度可實質上小於金屬氧化物圖案60之厚度。舉例而 言，當阻障金屬層圖案56a包含鈦或氮化鈦至少其中之一時，阻障金屬層圖案56a可不被實質上氧化。

在形成金屬氧化物圖案60後，可執行表面處理製程。此表面處理製程可包括快速熱硝化(rapid thermal nitration，RTN)製程，在快速熱硝化製程中，使金屬氧化物圖案60之表面經受氮氣氣氛。此外，可對金屬氧化物圖案60之表面執行還原製程，以減少金屬氧化物圖案60中金屬氧化物之量。金屬氧化物圖案60之電阻可藉由此表面處理製程及/或此還原製程而發生變化，進而可控制導電結構之電阻。

根據一示例性實施例，可在不沈積金屬氧化物或蝕刻所沈積之金屬氧化物之情況下獲得金屬氧化物圖案60。金屬氧化物圖案60可具有實質上小於微影製程之關鍵尺寸之寬度。用作接觸插塞之金屬圖案58b及阻障金屬層圖案56a可配置於金屬氧化物圖案60之下。因此，接觸插塞所具有之電阻可實質上小於金屬氧化物圖案60之電阻，而接觸插塞所具有之寬度可實質上大於金屬氧化物圖案60之寬度。因可藉由控制金屬氧化物圖案60及金屬圖案58b之厚度及寬度而調整金屬氧化物圖案60及金屬圖案58b之電阻，故此導電結構可確定電阻。

圖6是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。圖6所示之磁性記憶體元件可包括根據本發明之一示例性實施例之導電結構。舉例而言，此磁性元件可包括與參照圖1所述之導電結構具有實質上相同組 態之導電結構。

參見圖6，在半導體基板400上提供金屬氧化物半導體(MOS)電晶體。此MOS電晶體可選擇磁性記憶體元件之至少一個單元胞(unit cell)。此MOS電晶體可包括閘極絕緣層402、閘電極404及雜質區406。閘電極404可用作磁性記憶體元件之字元線。在一示例性實施例中，閘電極404可沿第一方向延伸。

可相對於磁性記憶體元件同時沿兩個方向提供電流至自旋轉移力矩(spin transfer torque)磁性記憶體元件中之磁性穿隧接面(magnetic tunnel junction，MTJ)結構內。因此，此MOS電晶體可在磁性記憶體元件中運作為開關構件。

在半導體基板400上形成第一絕緣夾層408，以覆蓋MOS電晶體。第一絕緣夾層408可包含氧化物，例如氧化矽。穿過第一絕緣夾層408形成接觸插塞410。接觸插塞410電性接觸雜質區406。

在接觸插塞410上配置導電圖案412。導電圖案412可沿第一方向延伸。導電圖案412可具有線之形狀。導電線412可包含金屬，例如鎢。

在第一絕緣夾層408上形成第二絕緣夾層414，以覆蓋導電圖案412。第二絕緣夾層414可包含氧化物，例如氧化矽。穿過第二絕緣夾層414形成開口415。開口415局部地暴露出導電圖案412。開口415可具有接觸孔之形狀。在一示例性實施例中，可在磁性記憶體元件之胞區域 中週期性地提供多個開口。在一示例性實施例中，一個開口可對應於磁性記憶體元件之一個單元胞(unit cell)。

在開口415之底部及側壁上形成第一阻障金屬層圖案416。在第一阻障金屬層圖案416上配置金屬圖案418。金屬圖案418可包含鎢。金屬圖案418可局部地填充開口415。

在金屬圖案418上配置金屬氧化物圖案420。金屬氧化物圖案420可自開口415突出。金屬氧化物圖案420可藉由對金屬圖案418進行氧化而獲得。當金屬圖案418包含鎢時，金屬氧化物圖案420可包含氧化鎢。

在一示例性實施例中，金屬圖案418所具有之寬度可實質上相同於金屬氧化物圖案420之寬度。舉例而言，第一阻障金屬層圖案416、金屬圖案418及金屬氧化物圖案420可對應於參照圖1所述之阻障金屬層圖案56a、金屬圖案58b及金屬氧化物圖案60。

在導電結構中，金屬圖案418及第一阻障金屬層圖案416用作磁性記憶體元件之下電極觸點。具有高電阻之金屬氧化物圖案420可用作加熱電極，以在磁性記憶體元件之磁性穿隧接面結構中加熱自由層(free layer)圖案。

在第二絕緣夾層414上形成第三絕緣夾層422。第三絕緣夾層422可填滿相鄰金屬氧化物圖案420間之間隙。第三絕緣夾層422可包含具有緻密(dense)結構且階梯覆蓋性(step coverage)佳之材料。舉例而言，第三絕緣夾層422可包含藉由例如HDP-CVD製程或ALD製程而獲得 之氧化矽。藉此，第三絕緣夾層422可沿金屬氧化物圖案420之輪廓而順應性地形成。

在一示例性實施例中，第三絕緣夾層422及金屬氧化物圖案420之上表面可位於實質同一平面上。第一阻障金屬層圖案416之上表面被覆蓋以第三絕緣夾層422，故第一阻障金屬層圖案416可不被暴露出。

磁性穿隧接面結構配置於第三絕緣夾層422上。磁性穿隧接面結構可具有三明治形狀(sandwich-shaped)之多層式結構，此確保在施加訊號至磁性穿隧接面結構時，電子會穿隧經過夾置於兩個鐵磁性層之間的極薄氧化物層。磁性穿隧接面結構包括自由層(free layer)圖案426、穿隧氧化物層圖案428及固定層(pinned layer)圖案430a、430b、430c及432。固定層圖案430a、430b、430c及432可包含具有磁化方向之自旋，此磁化方向與固定於二鐵磁性層中之磁性極化之磁化方向實質上相同。

在磁性穿隧接面結構中，自由層圖案426之底部之至少一部分可接觸金屬氧化物圖案420之上表面。根據本發明之一示例性實施例，磁性穿隧接面結構可包括自由層圖案426、穿隧氧化物層圖案428及固定層圖案430a、430b、430c及432。

在一示例性實施例中，自由層圖案426可包含金屬化合物，例如鈷-鐵-硼(Co-Fe-B)。

在第三絕緣夾層422與自由層圖案426之間形成第二阻障金屬層圖案424。第二阻障金屬層圖案424可防止自 由層圖案426中所含之金屬出現異常生長。第二阻障金屬層圖案424可包含金屬或金屬化合物至少其中之一。第二阻障金屬層圖案424可包含例如鉭、鈦、氮化鉭或氮化鈦。

穿隧氧化物層圖案428可包含金屬氧化物，例如氧化鎂(MgOx)。固定層圖案430a、430b、430c及432可具有堆疊結構，此堆疊結構包含第一固定層圖案430a、430b及430c以及第二固定層圖案432。第一固定層圖案430a、430b及430c可直接接觸穿隧氧化物層圖案428。

在一示例性實施例中，第一固定層圖案430a、430b及430c被劃分成下鐵磁性層圖案430a、反鐵磁性耦合間隔層(anti-ferromagnetic coupling spacer)430b及上鐵磁性層圖案430c。第一固定層圖案430a、430b及430c可具有合成反鐵磁性層結構。下鐵磁性層圖案430a可包含鈷-鐵-硼(Co-Fe-B)，上鐵磁性層圖案430c則可包含鈷-鐵(Co-Fe)。反鐵磁性耦合間隔層430a可包含例如釕(Ru)。第二固定層圖案432可包含鉑-錳(Pt-Mn)。

在磁性穿隧接面結構中，自由層圖案426之底部配置於金屬氧化物圖案420上。金屬氧化物圖案420可更用作加熱層圖案，以用於加熱自由層圖案426。金屬氧化物圖案420所具有之寬度實質上小於穿過第二絕緣夾層414而形成之開口415之寬度，以使金屬氧化物圖案420可具有高之電阻以更有效地加熱自由層圖案426。

當磁性穿隧接面結構配置於具有較差粗糙度之層(例如具有粗糙表面之層)上時，尼爾耦合(Neel coupling) 現象可導致磁性穿隧接面結構之特性劣化。然而，根據本發明示例性實施例之磁性記憶體元件是配置於具有優異粗糙度之金屬氧化物圖案420上，故磁性記憶體元件可確保具有良好之運作特性。

當自由層圖案426具有高之溫度時，在將資料儲存於磁性記憶體元件中時，自由層圖案426可具有減小之矯頑力(coercive force)。當自由層圖案426具有高之溫度時，藉由減小自旋轉移力矩磁性隨機存取記憶體(spin transfer torque magnetic random access memory，SIT-MRAM)之寫入電流或臨界電流，可使自旋轉移力矩磁性隨機存取記憶體具有降低之功耗。在一示例性實施例中，可在磁性穿隧接面結構上配置硬罩幕圖案(hard mask pattern)。

在第三絕緣夾層422上配置第四絕緣夾層434，以填滿相鄰磁性穿隧接面結構間之間隙。在第四絕緣夾層434上配置第五絕緣夾層436。第四絕緣夾層434與第五絕緣夾層436可包含例如氧化物。

在第五絕緣夾層436中配置有上電極438。上電極438可穿過第五絕緣夾層436，並可接觸磁性穿隧接面結構之最上固定層圖案。上電極438可包含具有小電阻之材料，例如鎢。

在第五絕緣夾層436上形成位元線440。位元線440可電性連接至上電極438。位元線440可沿第二方向延伸，此第二方向實質上垂直於字元線延伸之第一方向。

以下，將闡述根據一示例性實施例將資料儲存於磁性 記憶體元件中之過程。

參見圖6，施加字元線訊號至電晶體之閘電極404，並同時施加位元線寫入訊號至位元線440。字元線訊號可對應於電壓脈衝訊號，此電壓脈衝訊號在預定週期中具有實質上大於電晶體之臨限電壓之字元線電壓。因此，當施加此字元線電壓至電晶體時，電性連接至字元線之電晶體會導通。位元線訊號可為電流脈衝訊號，當施加字元線訊號至電晶體時，此電流脈衝訊號施加電流至位元線440。結果，寫入電流可流過磁性穿隧接面結構及串列地(in serial)電性連接至磁性穿隧接面結構之電晶體。

寫入電流可包括第一寫入電流及第二寫入電流。第一寫入電流可從自由層圖案426朝第二固定層圖案432流動。第二寫入電流可從第二固定層圖案432朝自由層圖案426流動。在一示例性實施例中，第一寫入電流可沿Y軸之正向在磁性穿隧接面結構中流動，而第二寫入電流可沿Y軸之負向流動。亦即，在第一寫入電流在磁性穿隧接面結構中流動之同時，電子可沿Y軸之負向移動。在第二寫入電流在磁性穿隧接面結構中流動之同時，電子可沿Y軸之正向流動。

當第一寫入電流流過磁性穿隧接面結構時，電子可被注入至自由層圖案426中。電子可包含上旋電子及下旋電子。當固定於第二固定層圖案432中之大多數磁性極化具有上旋狀態時，只有注入於自由層圖案426中之上旋電子可流過穿隧氧化物層圖案428，並隨後可到達第二固定層 圖案432。注入於自由層圖案426中之下旋電子可積聚於自由層圖案426中。

注入於自由層圖案426中之上旋電子與下旋電子之數目可正比於第一寫入電流之密度。當第一寫入電流之密度增大時，自由層圖案426可具有多個主磁性極化，此多個主磁性極化反平行於由積聚於自由層圖案426中之下旋電子引起之第二固定層圖案432之磁性極化而不依據於自由層圖案426之初始極化。因此，當第一寫入電流之密度大於第一臨界電流密度時，磁性穿隧接面結構可被切換至具有最大電阻。當提供第一寫入電流至磁性穿隧接面結構時，金屬氧化物圖案420可加熱自由層圖案426，以減小在自由層圖案426上形成之矯頑力以及減小第一臨界電流密度。因此，磁性記憶體元件可具有最小化之功耗，同時減小第一寫入電流。

當第二寫入電流流過磁性穿隧接面結構時，穿過第二固定層圖案432之大多數電子所具有之自旋可表現出與第二固定層圖案432之固定磁性極化之磁化方向實質上相同之磁化方向。舉例而言，當第二固定層圖案432中之多個主磁性極化具有上旋狀態時，穿過第二固定層圖案432之大多數電子可具有上旋狀態。舉例而言，大多數電子所具有之自旋可顯示出與合成(synthetic)反鐵磁性層結構中之上鐵磁性層圖案430a之方向實質上相同之方向。

上旋電子可穿過穿隧氧化物層圖案428並可到達自由層圖案426。到達自由層圖案426之上旋電子之數目可與 第二寫入電流之密度成比例。當第二寫入電流之密度增大時，自由層圖案426可具有多個磁性極化，此多個磁性極化實質上平行於第二固定層圖案432之固定磁化極化之磁性極化而不依據於自由層圖案426之初始極化。此起因於注入於自由層圖案426中之上旋電子。因此，當第二寫入電流之密度大於第二臨界電流密度時，磁性穿隧接面結構可被切換至具有低之電阻。當提供第二寫入電流至磁性穿隧接面結構時，金屬氧化物圖案420可加熱自由層圖案426，以減小形成於自由層圖案426上之矯頑力以及減小第二臨界電流密度。因此，磁性記憶體元件可具有最小化之功耗，同時減小第二寫入電流。

圖7至圖10是繪示根據本發明之一示例性實施例的一種製造磁性記憶體元件之方法的剖面圖。

參見圖7，在半導體基板400上形成MOS電晶體，此MOS電晶體用於選擇磁性記憶體元件之所期望的單元胞。

在形成MOS電晶體過程中，在半導體基板400上形成閘極絕緣層402及閘電極層。接著，蝕刻閘電極層，以在閘極絕緣層402上形成閘電極404。在與閘電極401相鄰的半導體基板400之一部分處形成雜質區406。閘電極404可用作磁性記憶體元件之字元線。閘電極404可具有沿第一方向延伸之線形狀。

在半導體基板400上形成第一絕緣夾層408，以覆蓋MOS電晶體。穿過第一絕緣夾層408形成接觸插塞410。接觸插塞410接觸雜質區406。在接觸插塞410以及第一 絕緣夾層408上形成導電圖案412。導電圖案412可經由接觸插塞410而電性連接至雜質區406。接觸插塞410與導電結構其中之每一者皆可包含具有低電阻之金屬。

在形成接觸插塞410及導電圖案412之過程中，可局部地蝕刻第一絕緣夾層408，以穿過第一絕緣夾層408形成接觸孔。接觸孔可例如藉由微影製程形成。可在第一絕緣夾層408上形成導電層，以填滿接觸孔。可將此導電層圖案化，以形成接觸插塞410及導電圖案412。在一示例性實施例中，接觸插塞410可形成於接觸孔中。可藉由在接觸插塞410及第一絕緣夾層408上形成額外導電層而於接觸插塞410及第一絕緣夾層408上形成導電圖案412。此額外導電層可隨後被圖案化。在一示例性實施例中，可藉由鑲嵌製程(damascene process)而形成接觸插塞410及導電圖案412。

參見圖8，在第一絕緣夾層408上形成第二絕緣夾層414，以覆蓋導電圖案412。局部地蝕刻第二絕緣夾層414，以形成開口415，開口415至少局部地暴露出導電圖案412。開口415可藉由例如微影製程而獲得。開口415可具有接觸孔之形狀。

藉由與參照圖3至圖5所述之製程實質上相同之製程，形成導電結構，以填滿開口415。此導電結構可自開口415突出。此導電結構包括第一阻障金屬層圖案416、金屬圖案418及金屬氧化物圖案420。第一阻障金屬層圖案416形成於開口415之底部及側壁上，且金屬圖案418 形成於第一阻障金屬層圖案416上。金屬圖案418局部地填充開口415。金屬氧化物圖案420自開口415突出。金屬圖案418及金屬氧化物圖案420可分別包含鎢及氧化鎢。在一示例性實施例中，第一阻障金屬層圖案416及金屬圖案418可用作磁性記憶體元件之下電極，且金屬氧化物圖案420可用作磁性記憶體元件之加熱電極。

參見圖9，在第二絕緣夾層414上形成覆蓋金屬氧化物圖案420之第三絕緣夾層422。接著，局部地移除第三絕緣夾層422，直至暴露出金屬氧化物圖案420。可藉由CMP製程而局部地移除第三絕緣夾層422。

第三絕緣夾層422可使用具有緻密結構及階梯覆蓋性優異之材料形成。舉例而言，第三絕緣夾層422可藉由例如HDP-CVD製程或ALD製程而使用氧化矽形成。藉此，第三絕緣夾層422可沿導電結構之輪廓而均勻地形成。當第三絕緣夾層422具有緻密結構時，在執行CMP製程而局部地移除第三絕緣夾層422之後，第三絕緣夾層422及金屬氧化物圖案420可具有均勻之表面而無粗糙表面。

參見圖10，在第三絕緣夾層422及金屬氧化物圖案420上依序形成用於磁性穿隧接面結構之多個層。在一示例性實施例中，可依次形成磁性穿隧接面結構之第二阻障金屬層、自由層、穿隧氧化物層、第一固定層及第二固定層。第一固定層可包括下鐵磁性層、反鐵磁性耦合間隔層及上鐵磁性層。第二阻障金屬層可防止自由層中所包含之金屬出現異常生長。第二阻障層可使用非晶金屬形成。舉例而 言，第二阻障層可包含鉭、鈦、氮化鉭或氮化鈦。自由層可包含鈷-鐵-硼，且穿隧氧化物層可包含氧化鎂。至於第一固定層，下鐵磁性層、上鐵磁性層及反鐵磁性耦合間隔層可分別包含鈷-鐵-硼、鈷-鐵及釕。第二固定層可包含鉑-錳。

將磁性穿隧接面結構之多個層依序圖案化，以形成第二阻障金屬層圖案424、自由層圖案426、穿隧氧化物層圖案428、第一固定層圖案430a、430b及430c、及第二固定層圖案432。亦即，磁性穿隧接面結構包括第二阻障金屬層圖案424、自由層圖案426、穿隧氧化物層圖案428、第一固定層圖案430a、430b及430c、及第二固定層圖案432。磁性穿隧接面結構可接觸金屬氧化物圖案420。磁性穿隧接面結構可具有島(island)形狀。在一示例性實施例中，可在磁性穿隧接面結構上形成硬罩幕圖案。硬罩幕圖案可用作用於形成磁性穿隧接面結構之蝕刻罩幕。

參見圖6，在第三絕緣夾層422上形成第四絕緣夾層434，以覆蓋磁性穿隧接面結構。第四絕緣夾層434可充分地填滿相鄰磁性穿隧接面結構間之間隙。在第四絕緣夾層434上形成第五絕緣夾層436。

藉由局部地蝕刻第五絕緣夾層436而穿過第五絕緣夾層436形成第二接觸孔。第二開口局部地暴露出磁性穿隧接面結構。亦即，穿過第二開口暴露出第二固定層圖案432。

在第五絕緣夾層436上形成導電材料以填充第二開 口，然後局部地移除導電材料，直至暴露出第五絕緣夾層436。藉此，在第二開口中形成上電極438。導電材料可包含鎢，且上電極438可藉由CMP製程而形成。

在第五絕緣夾層436及上電極438上形成導電層。將導電層圖案化，以形成位元線440。位元線440可藉由微影製程而獲得。

如上文所述，導電結構可藉由簡化之製程而具有包含氧化鎢之金屬氧化物圖案420。金屬氧化物圖案420可具有高電阻及小寬度，以使金屬氧化物圖案420可用作磁性記憶體元件之加熱電極。當磁性記憶體元件包含由氧化鎢形成之金屬氧化物圖案420時，磁性記憶體元件可確保具有低之矯頑力。

圖11是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。圖11所示之相變記憶體元件可包括導電結構，此導電結構之構造實質上相同於參照圖1所述之導電結構之構造。

參見圖11，製備包含隔離區及主動區之基板490。在基板490之主動區中形成雜質區490a。雜質區490a可包含N型雜質，例如磷(P)或砷(As)。在基板490之隔離區中提供用於隔離構件之溝渠，並在溝渠中形成隔離層圖案492。

在基板490上形成第一絕緣夾層494。穿過第一絕緣夾層494形成第一開口496，以暴露出雜質區490a。在第一開口496中配置P-N接面型二極體500。P-N二極體500 可實質上填充第一開口496。P-N二極體500可電性接觸雜質區490a。

在一示例性實施例中，P-N二極體500包含第一多晶矽層圖案500a及第二多晶矽層圖案500b。第一多晶矽層圖案500a可摻雜有N型雜質，而在第二多晶矽層圖案500b中可摻雜P型雜質。可在P-N二極體500上配置金屬矽化物圖案，以減小P-N二極體500與導電結構間之介面電阻。

在第一絕緣夾層494及P-N二極體500上形成第二絕緣夾層504。第二絕緣夾層504可具有第二開口505，第二開口505局部地暴露出P-N二極體500。第二開口505可具有接觸孔之形狀。

導電結構位於第二開口505中。導電結構所具有之組態可實質上相同於參照圖1所述之接觸結構之構造。導電結構包括阻障金屬層圖案506、金屬圖案508及金屬氧化物圖案510。金屬圖案508及金屬氧化物圖案510可分別包含例如鎢及氧化鎢。在相變記憶體元件中，此導電結構可用作記憶胞之下電極。導電結構之金屬氧化物圖案510可加熱相變材料層圖案514，乃因由氧化鎢形成之金屬氧化物圖案510可具有高之電阻。舉例而言，金屬氧化物圖案510具有高於金屬圖案508之電阻。舉例而言，金屬氧化物圖案510所具有之電阻高於金屬圖案508與阻障金屬層圖案506之組合之電阻。

在第二絕緣夾層504上形成第三絕緣夾層512。導電結構之金屬氧化物圖案510可自第二絕緣層504突出，並 可埋於第三絕緣夾層512中。因此，第三絕緣夾層512可填滿相鄰金屬氧化物圖案510間之間隙。

在一示例性實施例中，第三絕緣夾層512可包含具有緻密結構且階梯覆蓋性佳之材料，以使第三絕緣夾層512可沿金屬氧化物圖案510之輪廓而順應性地形成於第二絕緣夾層504上、同時使相鄰金屬氧化物圖案510充分地絕緣。舉例而言，第三絕緣夾層512可包含藉由高密度電漿化學氣相沈積(high density plasma-chemical vapor deposition，HDP-CVD)製程而獲得之氧化矽、或者藉由原子層沈積(atomic layer deposition，ALD)製程而形成之氧化矽。第三絕緣夾層512所具有之高度可實質上相同於金屬氧化物圖案510之高度。在一示例性實施例中，第三絕緣夾層512及金屬氧化物圖案510之上表面可位於實質同一平面上。

相變結構514配置於導電結構之金屬氧化物圖案510上。當金屬氧化物圖案510具有之寬度實質上小於微影製程之關鍵尺寸時，相變結構514與導電結構間之接觸面積可減小。因此，可藉由焦耳加熱機制而在相變結構514中輕易地發生相轉變(phase transition)反應。

在一示例性實施例中，相變結構514可包含其晶體結構在非晶態與晶態之間可逆地變化的硫族化合物(chalcogenide compound)。當此硫族化合物具有晶體結構時，此硫族化合物可具有高光學反射率及低電阻。而當此硫族化合物具有非晶結構時，此硫族化合物可具有低光學 反射率及高電阻。相變結構514可利用包含鍺(Ge)-銻(Sb)-碲(Te)之合金之硫族化合物形成。

在相變材料層圖案514上配置上電極516。上電極516可包含金屬氮化物，例如氮化鈦。

在第三絕緣夾層512上形成第四絕緣夾層518，以覆蓋上電極516。亦即，上電極516及相變結構514可埋於第四絕緣夾層518中。

在第四絕緣夾層518中提供接觸孔。接觸孔可局部地暴露出上電極516。在接觸孔中形成上觸點522，以使上觸點522可接觸上電極516。上觸點522可包含金屬，例如鎢。

在根據一示例性實施例之相變記憶體元件中，導電結構可包含與相變結構接觸之金屬氧化物圖案。因由氧化鎢形成之金屬氧化物圖案可具有高電阻及小寬度，故相變結構可具有改良之焦耳加熱效應，且相變記憶體元件可確保重設電流(reset current)減小。在一示例性實施例中，相變記憶體元件可具有明顯不同之設定狀態與重設狀態，乃因相變結構可具有設定狀態與重設狀態之減小的電阻分佈。

圖12是繪示根據本發明之一示例性實施例的一種製造相變記憶體元件之方法的剖面圖。

參見圖12，藉由摻雜雜質於基板490之預定部分中，在基板490之預定部分中形成雜質區490a。雜質區490a可藉由離子植入製程而形成。

藉由局部地蝕刻基板490而在基板490上形成用於隔離構件之溝渠。此溝渠可沿第一方向延伸。在基板490上形成隔離層以填滿溝渠，然後局部地移除隔離層，以在溝渠中形成隔離層圖案492。隔離層圖案492可包含例如氧化物。

在具有隔離層圖案492之基板490上形成第一絕緣夾層494。第一絕緣夾層494可包含氧化物，例如氧化矽。局部地蝕刻第一絕緣夾層494，以形成第一開口496，第一開口496局部地暴露出雜質區490a。

在第一絕緣夾層494上形成用於填充第一開口496之矽層。局部地移除矽層，直至暴露出第一絕緣夾層494。藉此，在第一開口496中在雜質區490a上形成矽層圖案。

可在矽層圖案之上部中摻雜P型雜質，而在矽層圖案之下部中植入N型雜質。藉此，在第一開口496中之雜質區490a上形成P-N二極體500。P-N二極體500包括第一矽層圖案500a及第二矽層圖案500b。第一矽層圖案500a及第二矽層圖案500b可分別包含N型雜質及P型雜質。

在一示例性實施例中，可在P-N二極體500上另外形成金屬矽化物圖案。

在P-N二極體500及第一絕緣夾層494上形成第二絕緣夾層504。第二絕緣夾層504可包含氧化物，例如氧化矽。局部地蝕刻第二絕緣夾層504，以藉此形成第二開口505，第二開口505暴露出P-N二極體500之一部分。

在P-N二極體500上形成導電結構。此導電結構可藉 由與參照圖3至圖5所述者實質相同之製程而形成。導電結構填滿第二開口505，並自第二開口505突出。

導電結構包含阻障金屬層圖案506、金屬圖案508及金屬氧化物圖案510。阻障金屬層圖案506形成於第二開口505之底部及側壁上。金屬圖案508位於阻障金屬層圖案505上。金屬圖案508可局部地填充第二開口505。金屬圖案508可包含鎢。金屬氧化物圖案510位於金屬圖案508上，以完全填滿第二開口505。金屬氧化物圖案510可包含氧化鎢。金屬氧化物圖案510自第二開口505突出。金屬氧化物圖案510所具有之寬度實質上小於第二開口505之寬度，乃因金屬氧化物圖案510是藉由將阻障金屬層圖案506夾置於第二開口505與金屬氧化物圖案510之間而形成於第二開口505中。

在第二絕緣夾層504上形成覆蓋金屬氧化物圖案510之第三絕緣夾層512。第三絕緣夾層512可包含具有緻密結構且階梯覆蓋性優異之材料。舉例而言，第三絕緣夾層512可包含藉由HDP-CVD製程或ALD製程而獲得之氧化矽。局部地移除第三絕緣夾層512，直至暴露出金屬氧化物圖案510。第三絕緣夾層512可藉由CMP製程及/或回蝕(etch-back)製程而局部地移除。

參見圖11，在第三絕緣夾層512上形成相變材料層。相變材料層可包含硫族化合物，例如鍺-銻-碲。

在相變材料層上形成上電極層。上電極層可包含金屬氮化物，例如氮化鈦。將上電極層及相變材料層圖案化， 以形成上電極516及相變結構514。上電極516及相變結構514可藉由微影製程而形成。

在第三絕緣夾層512上形成第四絕緣夾層518，以覆蓋上電極516及相變結構514。局部地蝕刻第四絕緣夾層518以形成接觸孔520，接觸孔520至少局部地暴露出上電極516。

沈積導電材料以填滿接觸孔520，進而在上電極516上形成上電極觸點522。上電極觸點522可包含金屬，例如鎢、鋁、鈦、鉭、銅或鉑。

根據示例性實施例，可藉由簡化之製程而獲得由氧化物形成的電阻高且寬度小之金屬氧化物圖案510。此金屬氧化物圖案510可充分地用作用於加熱相變結構514之電極。當相變記憶體元件包含金屬氧化物圖案510時，相變記憶體元件可具有減小之重設電流及縮小之電阻分佈，以使資料可輕易地儲存於相變記憶體元件中並可輕易地自相變記憶體元件讀出。

圖13是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。圖13所示相變記憶體元件包括導電結構，此導電結構之構造實質上相同於參照圖1所述之導電結構。除相變結構外，圖13之相變記憶體元件可具有實質上相同於參照圖11所述之相變記憶體元件之組態。

參見圖13，在基板490上提供第一絕緣夾層494、P-N二極體500及第二絕緣夾層504。穿過第二絕緣夾層504形成第二開口505，第二開口505暴露出P-N二極體500。 導電結構配置於第二開口505中。此導電結構包括實質上相同於參照圖11所述者之阻障金屬層圖案506、金屬圖案508及金屬氧化物圖案510。

在第二絕緣夾層504上配置第三絕緣夾層512。第三絕緣夾層512覆蓋導電結構。第三絕緣夾層512可包含具有緻密結構且階梯覆蓋性佳之材料。舉例而言，第三絕緣夾層512可包含藉由HDP-CVD製程或ALD製程而獲得之氧化矽。第三絕緣夾層512所具有之上表面可實質上高於金屬氧化物圖案510之上表面。

穿過第三絕緣夾層512形成第三開口515，第三開口515暴露出金屬氧化物圖案510。第三開口515所具有之寬度可實質上相同於金屬氧化物圖案510之寬度。

在金屬氧化物圖案510上形成相變結構514a，以填滿第三開口515。相變結構514a自第三開口515突出。在一示例性實施例中，相變結構514a可在第三開口515中具有下部寬度、而在第三開口515之上具有上部寬度。相變結構514a之下部寬度可實質上小於其上部寬度。因相變結構514a接觸金屬氧化物圖案510，被金屬氧化物圖案510加熱的相變結構514a之一部分可被限制於第三開口515中。

在相變結構514a上配置有上電極516。在第三絕緣夾層512上形成用於覆蓋上電極516及相變結構514a之第四絕緣夾層518。穿過第四絕緣夾層518形成上電極觸點522。上電極觸點522電性連接至上電極516。

圖14是繪示根據本發明之一示例性實施例的一種製 造相變記憶體元件之方法的剖面圖。

參見圖12，在基板490上形成隔離層圖案492、第一絕緣夾層494及P-N二極體500。在第一絕緣夾層494及P-N二極體500上形成第二絕緣夾層504。藉由局部地蝕刻第二絕緣夾層504，穿過第二絕緣夾層504形成第二開口505。第二開口505至少局部地暴露出P-N二極體500。

藉由與參照圖3至圖5所述者實質上相同之製程，在P-N二極體500上形成初始導電結構。此初始導電結構可填充第二開口505，並可自第二開口505突出。此初始導電結構包括阻障金屬層506、金屬圖案508及初始金屬氧化物圖案。

金屬圖案508及初始金屬氧化物圖案可分別利用鎢及氧化鎢形成。阻障金屬層圖案506形成於第二開口505之底部及側壁上。金屬圖案508形成於阻障金屬層圖案506上，以局部地填充第二開口505。初始金屬氧化物圖案可突出於第二開口505之上。初始金屬氧化物圖案所具有之高度可實質上大於後續形成之金屬氧化物圖案510a之高度。舉例而言，初始金屬氧化物圖案之高度可實質上與金屬氧化物圖案510a之高度與相變結構514a之下部之高度之總和相同。此處，相變結構514a之下部可具有相較相變結構514a之上部為小之寬度。

在第二絕緣夾層504上形成第三絕緣夾層512，以覆蓋初始導電結構。第三絕緣夾層512可利用具有緻密結構且階梯覆蓋性佳之材料形成。局部地移除第三絕緣夾層 512，直至暴露出初始金屬氧化物圖案。可藉由CMP製程及/或回蝕製程而局部地移除第三絕緣夾層512。

參見圖14，局部地移除初始金屬氧化物圖案，以在金屬圖案508上形成金屬氧化物圖案510a。此處，金屬氧化物圖案510a可突出於第三絕緣夾層512之上，以在形成金屬氧化物圖案510a之後不會暴露出阻障金屬層圖案506。

當在金屬圖案508上形成金屬氧化物圖案510a時，在金屬氧化物圖案510a上形成第三開口515。亦即，初始金屬圖案之被移除部分可對應於第三開口515。因此，第三開口515位於第三絕緣夾層512中。第三開口515暴露出金屬氧化物圖案510a。第三開口515所具有之寬度可實質上相同於金屬氧化物圖案510a之寬度。

參見圖13，在第三絕緣夾層512上形成相變材料層，以完全填滿第三開口515。相變材料層可包含硫族化合物，例如鍺-銻-碲之合金。在相變材料層上形成上電極層。可利用如氮化鈦之金屬氮化物形成上電極層。

將上電極層及相變材料層圖案化，以在金屬氧化物圖案510a上依序形成相變結構514a及上電極516。在一示例性實施例中，相變結構514a可具有在第三開口515中位於金屬氧化物圖案510a上之下部。相變結構514a可具有突出於第三開口515之上的上部。相變結構514a之下部所具有之寬度可小於相變結構514a之上部之寬度。

在第三絕緣夾層512上形成覆蓋上電極516之第四絕緣夾層518。穿過第四絕緣夾層518形成上電極觸點522。 上電極觸點522接觸上電極516。

圖15是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。圖15所示之相變記憶體元件包括導電結構，此導電結構之構造實質上相同於參照圖1所述之導電結構。除相變結構以外，圖15之相變記憶體元件可具有實質上相同於參照圖13所述之相變記憶體元件之組態。

參見圖15，導電結構位於穿過第二絕緣夾層504形成之第二開口505中。導電結構包括阻障金屬層圖案506、金屬圖案508及金屬氧化物圖案510a。

第三絕緣夾層512a位於第二絕緣夾層504上。穿過第三絕緣夾層512a形成第三開口513。第三開口513至少局部地暴露出金屬氧化物圖案510a。第三開口513所具有之寬度可實質上相同於金屬氧化物圖案510a之寬度。

相變結構514a配置於第三開口513中之金屬氧化物圖案510a上。相變結構514a位於第三開口515中且不突出於第三開口513之上。亦即，相變結構514a所具有之寬度可實質上相同於第三開口513之深度。

上電極516配置於相變結構514a及第三絕緣夾層512a上。在第三絕緣夾層512a上形成覆蓋上電極516及相變結構514a之第四絕緣夾層518。穿過第四絕緣夾層518形成上電極觸點522。上電極觸點522可電性連接至上電極516。

圖15所示之相變記憶體元件可藉由以下製程來製造。

所得結構所具有之構造實質上相同於藉由參照圖14 所述之製程所獲得的圖14所示之構造。

參見圖15，在第三絕緣夾層512a上形成相變材料層，以完全填滿第三開口513。局部地移除相變材料，直至暴露出第三絕緣夾層513a。藉此，在第三開口513中形成相變結構514a。相變結構514a可藉由例如CMP製程形成。

在相變結構514a及第三絕緣夾層512a上形成上電極層。然後，將上電極層圖案化以在相變結構514a上形成上電極516。

在第三絕緣夾層512a上形成第四絕緣夾層518，以覆蓋上電極516及相變材料結構514a。穿過第四絕緣夾層518形成上電極觸點522，以電性連接至上電極516。

圖16是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

參見圖16，在基板50上提供絕緣夾層52。絕緣夾層52包括開口54，開口54暴露出基板50之一部分。

在開口54之側壁上配置間隙壁(spacer)62。間隙壁62可包含諸如氮化矽之氮化物或如氮氧化矽之氮氧化物。間隙壁62可防止金屬圖案59a中所包含之金屬原子及/或金屬離子擴散入絕緣夾層52中。在一示例性實施例中，可不在開口54之側壁上提供阻障金屬層。在一示例性實施例中，可在開口54中之間隙壁62及基板50上配置阻障金屬層。

在開口54中配置金屬圖案59a。金屬圖案59a可局部地填充開口54。金屬開口59a可包含鎢。金屬氧化物圖案 60位於開口54中之金屬圖案59a上。金屬氧化物圖案60可包含氧化鎢。金屬氧化物圖案60所具有之寬度可實質上窄於開口54之寬度。金屬氧化物圖案60可由金屬圖案59a造成。舉例而言，可對金屬圖案59a進行氧化而形成金屬氧化物圖案60。金屬氧化物圖案60可突出於開口54之上。

在一示例性實施例中，金屬氧化物圖案60所具有之寬度可實質上小於微影製程之關鍵尺寸。可藉由調整位於開口54之側壁上的間隙壁62之厚度而控制金屬氧化物圖案60之寬度。

圖17是繪示根據本發明之一示例性實施例的一種形成導電結構之方法的剖面圖。

參見圖17，在基板50上形成具有開口54之絕緣夾層52。開口54暴露出基板50之預定部分，例如導電區域。

在開口54之底部、開口54之側壁及絕緣夾層52上形成間隙壁形成層。間隙壁形成層可包含例如氮化物或氮氧化物。舉例而言，間隙壁形成層可包含氮化矽或氮氧化矽。非等向性地蝕刻間隙壁形成層，以在開口54之側壁上形成間隙壁62。當形成間隙壁62時，開口54之寬度可減小，減小量為間隙壁62之厚度之二倍。

在間隙壁62、基板50及絕緣夾層52上形成金屬層59，以完全填滿開口54。金屬層59可包含例如鎢。

參見圖16及圖17，局部地移除金屬層59，直至暴露出絕緣夾層52，以在開口54中形成初始金屬圖案。初始金屬圖案可藉由CMP製程形成。在一示例性實施例中， 初始金屬圖案所具有之上表面可實質上高於絕緣夾層52及間隙壁62之上表面。舉例而言，初始金屬圖案之上表面可突出於絕緣夾層52之上達約10埃之厚度。即，初始金屬圖案之上表面可自絕緣夾層52之上表面略微突出。

在包含氧氣之氣氛中對初始金屬圖案進行熱處理，以獲得金屬氧化物圖案60。此處，在對初始金屬圖案進行氧化之同時，金屬層59變成金屬圖案59a。可使初始金屬圖案經受與參照圖5所述者實質上相同之製程。

藉由上述製程，可在基板50上形成圖16所示之導電結構。在示例性實施例中，圖16所示之導電結構可用於圖6之磁性記憶體元件、圖11之相變記憶體元件或圖13之相變記憶體元件中。

圖18是繪示根據本發明之一示例性實施例的導電結構之剖面圖。圖19是繪示根據本發明之一示例性實施例的導電結構之立體圖。圖20是繪示根據本發明之一示例性實施例的導電結構之平面圖。

參見圖18至圖20，在基板64上配置絕緣夾層66。絕緣夾層66包括開口68，開口68暴露出基板64上之接觸區域。另一選擇為，開口68可直接暴露出基板64之一部分。

在示例性實施例中，開口68可具有各種形狀，例如接觸孔形狀或溝渠形狀。

阻障金屬層圖案70a位於開口68之底部及側壁上。阻障金屬層圖案70a可沿開口68之輪廓而順應性地形成。阻 障金屬層圖案70a可包含例如鈦、氮化鈦、鉭或氮化鉭。此等材料可單獨使用或者以其混合物形式使用。

阻障金屬層圖案70a可防止金屬圖案72b中所包含之金屬原子及/或金屬離子擴散。阻障金屬層圖案70a可增大導電結構與導電區域或基板之間的接觸面積，進而可減小導電結構之接觸電阻。

金屬圖案72b配置於開口68中之阻障金屬層圖案70a上。金屬圖案72b可具有圓柱形狀並可包含鎢。金屬圖案72b之上部可具有環形形狀。在一示例性實施例中，金屬圖案72b具有圓柱形管形狀。金屬圖案72b之上表面可實質上低於阻障金屬層圖案70a之上表面。因此，金屬圖案72b可位於開口68之內部。

在金屬圖案72b上形成金屬氧化物圖案76。金屬氧化物圖案76之下部外側可接觸阻障金屬層圖案70a。金屬氧化物圖案76自金屬圖案72b之上表面向上延伸，以使金屬氧化物圖案76自絕緣夾層66突出。金屬氧化物圖案76可包含例如氧化鎢。金屬氧化物圖案76所具有之電阻可實質上大於金屬圖案72b之電阻。

在一示例性實施例中，金屬氧化物圖案76之上部可具有環形形狀，此環形形狀實質上相同於金屬圖案72b之上部之形狀。金屬氧化物圖案76所具有之寬度可實質上相同於金屬圖案72b之寬度。金屬氧化物圖案76可由金屬圖案72b產生。當金屬氧化物圖案76之上部具有環形形狀時，金屬氧化物圖案76所具有之面積可實質上小於圓形或多 邊形柱結構之面積。金屬氧化物圖案76所具有之寬度可小於開口68之寬度。

在金屬圖案72b上配置埋入層圖案74a，以完全填滿開口68。因此，埋入層圖案74a之上表面及絕緣夾層66之上表面可位於實質同一平面上。金屬氧化物圖案76之下部內側可接觸埋入層圖案74a。

在示例性實施例中，埋入層圖案74a可包含實質緩慢氧化或幾乎不氧化之材料。舉例而言，埋入層圖案74a可包含鈦、氮化鈦、鉭、或氮化鉭至少其中之一。這些材料可單獨使用或以其混合物形式使用。另一選擇為，埋入層圖案74a可包含絕緣材料，例如氧化物、氮化物或氮氧化物。

在一示例性實施例中，阻障金屬層圖案70a、金屬圖案72b及埋入層圖案74a可一同用作電性連接至導電區域之導電圖案。金屬氧化物圖案76可用作加熱電極，乃因金屬氧化物圖案76可具有高之電阻及小之面積。

圖21及圖22是繪示根據本發明之一示例性實施例的一種形成導電結構之方法的剖面圖。

參見圖21，在上面形成有導電區域之基板64上形成絕緣夾層66。局部地蝕刻絕緣夾層66，以形成開口68，開口68局部地暴露出基板64上之導電區域。開口66可藉由微影製程形成。

在絕緣夾層66上、開口68之底部上以及開口68之側壁上形成阻障金屬層70。阻障金屬層70可沿開口68及絕 緣夾層66之輪廓而均勻地形成。當在開口68上形成阻障金屬層70時，開口68可具有減小之寬度，減小量為阻障金屬層70之厚度之二倍。因此，可藉由控制阻障金屬層70之厚度而調整開口68之寬度。如此一來，可藉由調整開口68之寬度而控制金屬圖案72b及金屬氧化物圖案76之寬度。

在阻障金屬層70上形成金屬層72。金屬層72可包含例如鎢。金屬層72可沿阻障金屬層70之輪廓而順應性地形成。金屬層72所具有之厚度可實質上對應於金屬圖案72a之上部寬度。因此，可藉由控制金屬層72之厚度而調整金屬圖案72a之上部寬度。

在金屬層72上形成埋入層74，以完全填滿開口68。埋入層74可利用氧化非常緩慢或幾乎不氧化之材料形成。在一示例性實施例中，埋入層74可包含與阻障金屬層70之材料實質上相同之材料。在一示例性實施例中，埋入層74可包含絕緣材料，例如氧化物、氮化物、氮氧化物或有機材料。

參見圖22，局部地移除埋入層74、金屬層72及阻障金屬層70，直至暴露出絕緣夾層66。可藉由CMP製程及/或回蝕製程而局部地移除埋入層74、金屬層72及阻障金屬層70。藉此，在開口68中形成阻障金屬層圖案70a、初始金屬圖案72a及埋入層圖案74a。阻障金屬層圖案70a與初始金屬圖案72a中之每一者皆可具有圓柱形狀。初始金屬圖案72a上之埋入層圖案74可填滿開口68。

在藉由CMP製程而局部地移除埋入層74、金屬層72及阻障金屬層70過程中，可以實質上大於金屬層72之研磨速率之研磨速率來局部地研磨絕緣夾層66。因此，初始金屬層圖案72a、阻障金屬層圖案70a及埋入層圖案74a可突出於絕緣夾層66之上。舉例而言，初始金屬層圖案72a、阻障金屬層圖案70a及埋入層圖案74a之上表面可自絕緣夾層66之上表面略微突出約10埃之厚度。

如圖18所示，在包含氧氣之氣氛中對初始金屬層圖案72a進行熱處理，以在阻障金屬層圖案70a上形成金屬氧化物圖案76及金屬圖案72b。可藉由與參照圖5所述者實質上相同之製程而獲得金屬氧化物圖案76及金屬圖案72a。

在一示例性實施例中，可局部地氧化初始金屬層圖案72a，以形成高度實質上低於初始金屬層圖案72a之高度的金屬圖案72b。因此，金屬圖案72b可具有實質上低於絕緣夾層66之上表面的圓柱形狀。金屬氧化物圖案76可具有延伸自金屬圖案72b之圓柱形狀。此處，金屬氧化物圖案76之上部可具有環形形狀，並可突出於絕緣夾層66之上。在一示例性實施例中，可藉由調整初始金屬層圖案72a之氧化程度而控制金屬氧化物圖案76之高度。

根據示例性實施例，可在不執行鎢之沈積及/或鎢層之蝕刻情況下獲得具有圓柱形狀之氧化鎢圖案。可在氧化鎢圖案之下提供諸如鎢圖案之插塞或觸點。插塞或觸點所具有之電阻可實質上小於氧化鎢圖案之電阻。因鎢圖案與氧 化鎢圖案中之每一者皆可具有易於調整之厚度及寬度，故包含鎢圖案及氧化鎢圖案之導電結構可確保具有各種半導體記憶體元件所期望之電阻。

圖23是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。圖23所示之磁性記憶體元件包括導電結構，此導電結構之構造實質上相同於參照圖18所述之導電結構。在一示例性實施例中，除導電結構外，圖23之磁性記憶體元件可具有實質上相同於參照圖6所述之導電結構之組態。

參見圖23，在半導體基板400上提供MOS電晶體，並在半導體基板400上形成覆蓋MOS電晶體之第一絕緣夾層408，以覆蓋MOS電晶體。穿過第一絕緣夾層408形成接觸插塞410。接觸插塞410電性接觸MOS電晶體之雜質區406。在接觸插塞410上配置導電圖案412。

在第一絕緣夾層408上形成覆蓋導電圖案412之第二絕緣夾層414。穿過第二絕緣夾層414形成開口415，開口415局部地暴露出導電圖案412。開口415可具有接觸孔之形狀。

導電結構配置於開口415中。導電結構可具有與參照圖18所述之導電結構實質上相同之構造。導電結構包括形成於開口415之底部及側壁上之第一阻障金屬層圖案610、位於第一阻障金屬層圖案610上之金屬圖案612、配置於金屬圖案612上之埋入層圖案614及自金屬圖案612延伸之金屬氧化物圖案616。

金屬圖案612及金屬氧化物圖案616可分別包含例如鎢及氧化鎢。金屬圖案612可具有圓柱形狀，且埋入層圖案614可填滿開口415。金屬氧化物圖案616可突出於開口415之上。金屬氧化物圖案616可藉由對金屬圖案612進行氧化而形成。因此，當金屬圖案612包含鎢時，金屬氧化物圖案616包含氧化鎢。

至於導電結構，金屬圖案612及第一阻障金屬層圖案610以及埋入層圖案614可一同用作磁性記憶體元件上之下電極觸點。具有相對高電阻之金屬氧化物圖案616可用作加熱電極，以用於加熱磁性記憶體元件之磁性穿隧接面結構中之自由層圖案。

第三絕緣夾層618配置於第二絕緣夾層414上。第三絕緣夾層618可填滿相鄰金屬氧化物圖案616間之間隙。第三絕緣夾層618可包含具有緻密結構且階梯覆蓋性佳之材料，例如藉由HDP-CVD製程或ALD製程獲得之氧化矽。第三絕緣夾層618及金屬氧化物圖案616之上表面可配置於實質同一平面上。第一阻障金屬層圖案610之上表面覆蓋有第三絕緣夾層618，以使第一阻障金屬層圖案610可不暴露在外。

磁性穿隧接面結構位於第三絕緣夾層618上。磁性穿隧接面結構可具有與參照圖6所述之磁性穿隧接面結構實質上相同之構造。磁性穿隧接面結構之自由層圖案426配置於金屬氧化物圖案616上。當金屬氧化物圖案616具有環形結構時，自由層圖案426與金屬氧化物圖案616間之 接觸面積可減小。因此，金屬氧化物圖案616對自由層圖案426之加熱效率可提高。金屬氧化物圖案616之上表面可具有減小之尺寸，以使金屬氧化物圖案616具有具光滑輪廓之上表面。

藉由與參照圖6所述製程實質上相同之製程，在磁性穿隧接面結構上提供第三絕緣夾層618、第四絕緣夾層434、第五絕緣夾層436、上電極438以及位元線440。

圖24至圖25是繪示根據本發明之一示例性實施例的一種製造磁性記憶體元件之方法的剖面圖。除導電結構外，圖23之磁性記憶體元件可具有與參照圖6所述之磁性記憶體元件實質上相同之組態。因此，除用於形成導電結構之製程外，可藉由與參照圖7至圖10所述者實質上相同之製程來製造圖23之磁性記憶體元件。

藉由與參照圖7所述者實質上相同之製程，在半導體基板400上形成第一絕緣夾層408、接觸插塞410及導電圖案412。

參見圖24，在第一絕緣夾層408上形成覆蓋導電圖案412之第二絕緣夾層414。局部地蝕刻第二絕緣夾層414，以形成至少局部地暴露出導電圖案412之開口415。

藉由與參照圖21及圖22所述者實質上相同之製程，形成導電結構以填滿開口415。導電結構可突出於開口415之上。導電結構包括具有圓柱形狀之阻障金屬層圖案610、具有圓柱形狀之金屬圖案418、填充開口415之埋入層圖案614、以及自金屬圖案612向上延伸之金屬氧化物 圖案616。金屬圖案612與金屬氧化物圖案616可分別包含例如鎢及氧化鎢。

參見圖25，在第二絕緣夾層414上形成覆蓋金屬氧化物圖案616之第三絕緣夾層618。第三絕緣夾層618可包含具有緻密結構且階梯覆蓋性佳之材料。舉例而言，第三絕緣夾層618可包含藉由HDP-CVD製程或ALD製程而獲得之氧化矽。

局部地移除第三絕緣夾層618，直至暴露出金屬氧化物圖案616。可藉由CMP製程而局部地移除第三絕緣夾層618。此處，阻障金屬層圖案610不穿過第三絕緣夾層618暴露出。因第三絕緣夾層618具有緻密結構，故在執行CMP製程而局部地移除第三絕緣夾層618之後，第三絕緣夾層618及金屬氧化物圖案616可具有均勻之表面而無粗糙表面。

如圖23所示，在第三絕緣夾層618及金屬氧化物圖案616上形成磁性穿隧接面結構。在第三絕緣夾層618上形成覆蓋磁性穿隧接面結構之第四絕緣夾層434、第五絕緣夾層436、上電極438及位元線440。用於形成第四絕緣夾層434、第五絕緣夾層436、上電極438及位元線440之製程可實質上相同於參照圖10所述者。

圖26是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。圖26之相變記憶體元件可包括導電結構，此導電結構之構造實質上相同於參照圖1或圖22所述之導電結構。在一示例性實施例中，除導電結構外，圖26 之相變記憶體元件可具有實質上相同於參照圖11所述之相變記憶體元件之組態。

參見圖26，在基板490上配置第一絕緣夾層494、P-N二極體500及第二絕緣夾層504。第一絕緣夾層494包括第一開口，P-N二極體500位於第一開口中。

穿過第二絕緣夾層504形成第二開口505。P-N二極體500可穿過第二開口505而局部地暴露出。

在第二開口505中配置阻障金屬層圖案650、金屬圖案652、埋入層圖案654及金屬氧化物圖案656。金屬圖案652及金屬氧化物圖案656可分別包含例如鎢及氧化鎢。阻障金屬層圖案650、金屬圖案652、埋入層圖案654及金屬氧化物圖案656可具有與參照圖18所述之第一阻障金屬層圖案70a、金屬圖案72b、埋入層圖案74a及金屬氧化物圖案76實質上相同之結構。金屬氧化物圖案656可加熱相變結構514。

在第二絕緣夾層504上形成第三絕緣夾層660。第三絕緣夾層660可填滿相鄰金屬氧化物圖案656間之間隙。

相變結構514配置於金屬氧化物圖案656及第三絕緣夾層660上。相變結構514接觸金屬氧化物圖案656。當金屬氧化物圖案656具有環形形狀時，金屬氧化物圖案656與相變結構514間之接觸面積可減小。因此，可藉由焦耳加熱機制而在相變結構514中輕易地發生相轉變。

在相變結構514上提供上電極516、第四絕緣夾層518及上電極觸點522。

根據示例性實施例，相變記憶體元件可確保具有提高之焦耳加熱效率及減小之重設電流。相變記憶體元件之設定狀態及重設狀態之電阻分佈可減小，以使在操作相變記憶體元件時設定狀態與重設狀態可明顯不同。

在製造圖26所示相變記憶體元件之過程中，藉由與參照圖12所述者實質上相同之製程，在基板490上獲得第一絕緣夾層494、P-N二極體500、第二絕緣夾層504及第二開口505。然後，可藉由與參照圖21及圖22所述者實質上相同之製程，形成用於填充第二開口505並突出於第二開口505之上的導電結構。

在第二絕緣夾層504上形成覆蓋導電結構之金屬氧化物圖案656的第三絕緣夾層660，然後藉由CMP製程而局部地移除第三絕緣夾層660，藉此暴露出金屬氧化物圖案656。

藉由與參照圖11所述者實質上相同之製程，在金屬氧化物圖案656及第三絕緣夾層660上形成相變結構514、上電極516、第四絕緣夾層518及上電極觸點522。

圖27是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

參見圖27，在基板64上提供絕緣夾層66。絕緣夾層66包括開口68，開口68暴露出基板64上之導電區域。

包含絕緣材料之間隙壁80位於開口68之側壁上。舉例而言，間隙壁80可包含氮化矽或氮氧化矽。在一示例性實施例中，可不在開口68之側壁上形成阻障金屬層。在一 實施例中，可在開口68中之間隙壁80及基板64上配置阻障金屬層。

在開口68中配置包含鎢且具有圓柱形狀之金屬圖案82。金屬圖案82可沿開口68及基板64之輪廓形成。在金屬圖案82上配置埋入層圖案84。埋入層圖案84填滿開口68。在金屬圖案82上配置包含氧化鎢之金屬氧化物圖案86。金屬氧化物圖案86自金屬圖案82延伸出。金屬圖案82、埋入層圖案84及金屬氧化物圖案86可具有與參照圖18所述之金屬圖案72b、埋入層圖案74a及金屬氧化物圖案76實質上相同之結構。

在一種形成圖27之導電結構之方法中，在基板64上形成絕緣夾層66。局部地蝕刻絕緣夾層66以形成開口68，開口68暴露出基板64之一部分。開口68可藉由微影製程而形成。在開口68之側壁上配置間隙壁80。

在間隙壁80、基板64及絕緣夾層66上形成包含鎢之金屬層。此金屬層可沿開口68之輪廓順應性地形成。

藉由CPM製程局部地移除金屬層及間隙壁80，直至暴露出絕緣夾層66。藉此，在開口68中形成初始金屬圖案。在包含氧氣之氣氛中對初始金屬圖案進行熱處理，藉此在開口68中形成金屬圖案82及包含氧化鎢之金屬氧化物圖案86。結果，形成與參照圖27所述之導電結構具有實質上相同之構造之導電結構。

在示例性實施例中，圖27所示之導電結構可用於圖6之磁性記憶體元件、圖11之相變記憶體元件或圖13之相 變記憶體元件中。

圖28是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

參見圖28，在基板490上配置第一絕緣夾層494及P-N二極體500。第一絕緣夾層494及P-N二極體500可實質上相同於參照圖11所述者。

在第一絕緣夾層494中配置包含鎢之金屬圖案530a。金屬圖案530a電性接觸P-N二極體500。在第一絕緣夾層494上形成覆蓋金屬圖案530a之第二絕緣夾層504。

在金屬圖案530a上配置包含氧化鎢之金屬氧化物圖案536。金屬氧化物圖案536可自金屬圖案530a延伸並可具有圓柱形狀。

在金屬圖案530a之內側壁上形成絕緣層圖案534。絕緣層圖案534可包含氧化物，例如氧化矽。另一選擇為，絕緣層圖案534可具有多層式結構，此多層式結構包括氮化矽膜及氧化矽膜。

在絕緣層圖案534及第二絕緣夾層504上配置相變結構514。相變結構514接觸金屬氧化物圖案536。在相變結構514上配置上電極516及上電極觸點522。

圖29是繪示根據本發明之一示例性實施例的一種製造相變記憶體元件之方法的剖面圖。

參見圖29，藉由與參照圖12所述者實質上相同之製程，在基板490上形成隔離層圖案492、第一絕緣夾層494及P-N二極體500。

在P-N二極體500上形成包含鎢的初始金屬圖案530，並在第一絕緣夾層494上形成覆蓋初始金屬圖案530之第二絕緣夾層504。局部地蝕刻第二絕緣夾層504以形成第二開口505，第二開口505暴露出初始金屬圖案530之一部分。

在開口505之底部及側壁上形成第一絕緣層。第一絕緣層可包含例如氧化物、氮化物或氮氧化物。舉例而言，第一絕緣層可包含氧化矽、氮化矽或氮氧化矽。藉由非等向性蝕刻製程而局部地蝕刻第一絕緣層，以在第二開口505之側壁上形成內間隙壁。

在配置有內間隙壁之開口505中形成第二絕緣層。第二絕緣層可包含例如氧化物、氮化物或氮氧化物。在一示例性實施例中，第二絕緣層可包含相對於第一絕緣層之材料具有蝕刻選擇性之材料。舉例而言，當第一絕緣層包含氮化矽時，第二絕緣層可包含氧化矽。

局部地移除第二絕緣層，直至暴露出內間隙壁及第二絕緣夾層504。可藉由CMP製程及/或回蝕製程而局部地移除第二絕緣層。

移除內間隙壁以形成第二開口505，以在第二開口505中形成具有第三開口532之絕緣層圖案534。絕緣層圖案534可具有圓柱形狀。可藉由等向性蝕刻製程或非等向性蝕刻製程來蝕刻內間隙壁。當使用氧化矽形成第二絕緣層時，絕緣層圖案534可包含氧化矽。在一示例性實施例中，第三開口532之寬度可根據絕緣層圖案534之厚度而異。

參見圖28，藉由對第三開口532所暴露出的初始金屬圖案530進行氧化，而在第三開口532中形成包含氧化鎢之金屬氧化物圖案536。金屬氧化物圖案536可填充第三開口532。同時，根據金屬氧化物圖案536之形成而從初始金屬圖案530形成金屬圖案530a。亦即，藉由氧化而局部地消耗初始金屬圖案530，以使初始金屬圖案530變成金屬圖案530a。

局部地移除金屬圖案530a及金屬氧化物圖案536，直至暴露出第二絕緣夾層504。金屬圖案530a及金屬氧化物圖案536可藉由例如CMP製程而局部地移除。

在金屬氧化物圖案536及第二絕緣夾層504上形成相變結構514。在相變結構514上依序形成上電極516及上電極觸點522。

圖30是繪示根據本發明之一示例性實施例的一種製造導電結構之方法的剖面圖。

參見圖30，藉由與參照圖12所述者實質上相同之製程，在基板490上形成隔離層圖案492、第一絕緣夾層494及P-N二極體500。

藉由與參照圖29所述者實質上相同之製程，形成初始金屬圖案530、第二絕緣夾層504及第二開口505，其中初始金屬圖案530包含鎢。初始金屬圖案530接觸P-N二極體500，且第二絕緣夾層504覆蓋初始金屬圖案530。第二開口505局部地暴露出初始金屬圖案530之上表面。

在開口505之底部及側壁上形成第一絕緣層。在第一 絕緣層上形成第二絕緣層，以完全填滿第二開口505。在一示例性實施例中，第二絕緣層可包含相對於第一絕緣層之材料具有蝕刻選擇性之材料。局部地移除第一絕緣層及第二絕緣層，直至暴露出第二絕緣夾層504。

局部地蝕刻第一絕緣層及第二絕緣層，以形成具有第三開口532之絕緣層圖案534。絕緣層圖案534可藉由非等向性蝕刻製程而形成。絕緣層圖案534可具有圓柱形狀。因第一絕緣層局部地留存於第二開口505中，故絕緣圖案534包含氧化矽及氮化矽。亦即，絕緣層圖案534包含第一絕緣層及第二絕緣層之留存部分。

藉由與參照圖28所述者實質上相同之製程，在絕緣層圖案534上依序形成金屬圖案530a、包含氧化鎢之金屬氧化物圖案536、相變結構514、上電極516及上電極觸點522。

圖31是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。除相變結構外，圖31之相變記憶體元件可具有與參照圖28所述之相變記憶體元件實質上相同之組態。

參見圖31，相變記憶體元件之相變結構514a所具有之下部從包含氧化鎢之金屬氧化物圖案536a之上部延伸出。因此，相變結構514a可具有圓柱形狀。相變結構514a突出至第二絕緣夾層504中。

一種製造圖31所示相變記憶體元件之方法可實質上相同於參照圖29所述者。

在一種製造圖31所示相變記憶體元件之方法中，對第三開口532所暴露出且含鎢的初始金屬圖案進行氧化，以形成含氧化鎢之金屬氧化物圖案536a及金屬圖案530a。此處，金屬氧化物圖案536a局部地填充第三開口532。金屬氧化物圖案536a及金屬圖案530a不被局部地移除。

在金屬氧化物圖案536a及第二絕緣夾層504上形成相變結構514a，以完全填滿第三開口532，乃因第三開口532局部地填充有金屬氧化物圖案536a。

在示例性實施例中，圖28所示用作加熱電極之導電結構可用於圖6之磁性記憶體元件中。亦即，圖6中與磁性穿隧接面結構相接觸之導電結構可被取代為圖28所示之導電結構。

圖32是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

參見圖32及圖33，在基板90上配置包含鎢之金屬圖案92a。金屬圖案92a具有上部，此上部包含形成於其上之凹槽。亦即，藉由控制後續熱處理製程之處理條件，初始金屬圖案92之上部之中心可較初始金屬圖案92之上部之邊緣更快地氧化。金屬圖案92a之凹槽可具有圓形形狀，例如圓弧形狀。藉此，金屬圖案92a之上部之邊緣可實質上高於金屬圖案92a之上部之中心。

在基板90上形成覆蓋金屬圖案92a之絕緣夾層94。穿過絕緣夾層94提供開口96。開口96暴露出具有凹槽的金屬圖案92a之上部。

在金屬圖案92a上配置包含氧化鎢之金屬氧化物圖案98。金屬氧化物圖案98可填滿開口96。金屬氧化物圖案98可由金屬圖案92產生。舉例而言，可藉由對金屬圖案92進行氧化而獲得金屬氧化物圖案98。

圖33是繪示根據本發明之一示例性實施例的一種製造導電結構之方法的剖面圖。

參見圖33，在基板90上形成包含鎢之金屬層，接著將金屬層圖案化，以在基板90上形成初始金屬圖案92。在基板90上形成絕緣夾層94，以覆蓋初始金屬圖案92。

局部地蝕刻絕緣夾層94，以形成開口96，開口96至少局部地暴露出初始金屬圖案92。開口94可藉由微影製程而形成。

參見圖32及圖33，在包含氧氣之氣氛中對開口96所暴露出的初始金屬圖案92進行熱處理，以在基板90上形成金屬氧化物圖案98及金屬圖案92a。舉例而言，金屬氧化物圖案98及金屬圖案92a分別包含氧化鎢及鎢。

在用於形成金屬氧化物圖案98及金屬圖案92a之熱處理製程中，可使初始金屬圖案92與氧氣反應，以在開口96中向上擴展。藉此，可在金屬圖案92a上形成填充開口96之金屬氧化物圖案98。同時，可對初始金屬圖案92之上部進行氧化，以使初始金屬圖案92可變成金屬圖案92a。藉由控制熱處理製程之製程條件，可使初始金屬圖案92之上部之中心較初始金屬圖案92之上部之邊緣更快地氧化。因此，金屬圖案92a可具有包含圓形凹槽之上部， 而金屬氧化物圖案98可具有對應於金屬圖案92a之凹槽的突起。

在一示例性實施例中，可藉由平坦化製程將金屬氧化物圖案98及絕緣夾層94平坦化。舉例而言，可使金屬氧化物圖案98及絕緣夾層94經受CMP製程。

圖34是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。圖34之磁性記憶體元件包括導電圖案及下電極觸點，導電圖案及下電極觸點與參照圖29所述的磁性記憶體元件之導電圖案及下電極觸點具有實質上相同之構造。除導電圖案及下電極觸點外，圖34之磁性記憶體元件可具有與參照圖6所述之磁性記憶體元件實質上相同之組態。

參見圖34，在第一絕緣夾層408及接觸插塞410上配置導電結構。導電結構可具有與參照圖32所述之導電結構實質上相同之構造。

導電結構具有包含鎢之金屬圖案450及包含氧化鎢之金屬氧化物圖案454。金屬圖案450接觸接觸插塞410。金屬圖案450具有包含圓形凹槽之上部。金屬圖案450之上部之邊緣可實質上高於金屬圖案450之上部之中心。

在第一絕緣夾層408上配置覆蓋金屬圖案450之第二絕緣夾層452。穿過第二絕緣夾層452提供開口453。開口453至少局部地暴露出具有圓形凹槽的金屬圖案450之上部。

在金屬圖案450上配置包含氧化鎢之金屬氧化物圖案 454。金屬氧化物圖案454填滿開口453。可藉由對金屬圖案450進行氧化而自金屬圖案450產生金屬氧化物圖案454。

金屬氧化物圖案454可用作加熱電極，以用於加熱磁性記憶體元件之磁性穿隧接面結構。金屬氧化物圖案454可用作磁性記憶體元件中之下電極觸點。

因圖34所示之磁性記憶體元件除導電圖案及下電極觸點外，具有與參照圖6所述之磁性記憶體元件實質上相同之組態，故除用於形成導電圖案及下電極觸點之製程外，圖34所示之磁性記憶體元件可藉由與參照圖7至圖10所述者實質上相同之製程來製造。導電圖案450及下電極觸點可藉由與參照圖32所述者實質上相同之製程而形成。

圖35是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。除導電圖案及下電極觸點外，圖35之磁性記憶體元件可具有與參照圖6所述之磁性記憶體元件實質上相同之組態。除金屬氧化物圖案之側壁上之間隙壁外，圖35之磁性記憶體元件包含與參照圖34所述之導電結構之導電圖案及下電極觸點具有實質上相同構造之導電圖案及下電極觸點。

參見圖35，在穿過第二絕緣夾層452所形成之開口453之側壁上提供間隙壁455。間隙壁455可減小開口453之寬度，因此包含氧化鎢之金屬氧化物圖案456可較參照圖34所述之導電結構具有減小量更大之上部寬度。

製造圖35之磁性記憶體元件之製程可實質上相同於參照圖34所述之磁性記憶體元件之製造製程。在一示例性實施例中，在穿過第二絕緣夾層452形成開口453之後，在開口453之側壁上形成間隙壁455。間隙壁455可例如包含氧化物、氮化物、氮氧化物。舉例而言，間隙壁455可包含氧化矽、氮化矽或氮氧化矽。

圖36是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

參見圖36，在基板490上提供第一絕緣夾層494及P-N二極體500。包含鎢之金屬圖案502a位於第一絕緣夾層494上。金屬圖案502a接觸P-N二極體500。金屬圖案502a可具有包含圓形凹槽之上部。在一示例性實施例中，圓形凹槽可在後續氧化製程期間形成。

在第一絕緣夾層494上配置覆蓋金屬圖案502a之第二絕緣夾層550。穿過第二絕緣夾層550形成開口553。開口553至少局部地暴露出金屬圖案502a。在開口553之側壁上提供間隙壁552。間隙壁552可包含絕緣材料。當間隙壁552位於開口553中時，開口553可具有減小之寬度。

在具有間隙壁552之開口553中，在金屬圖案502a上配置包含氧化鎢之金屬氧化物圖案554。可藉由對金屬圖案502a進行局部氧化而由金屬圖案502a產生金屬氧化物圖案554。金屬氧化物圖案554所具有之上表面可實質上低於開口553之上端。即，金屬氧化物圖案554可局部地佔據開口553。金屬氧化物圖案554可在相變記憶體元 件中用作下電極觸點。

在金屬氧化物圖案554上配置相變結構556。相變結構556填滿開口553並突出至開口553之上。相變結構556可具有位於開口553中之下部以及突出於開口553之上的上部。相變結構556之下部所具有之寬度可實質上小於其上部之寬度。

在相變結構556上提供上電極516、第二絕緣夾層518a及下電極觸點552。

圖37是繪示根據本發明之一示例性實施例的導電結構之剖面圖。除包含氧化鎢之金屬氧化物圖案98a局部地填充開口96外，圖37之導電結構可具有與參照圖32所述之導電結構實質上相同之構造。

製造圖37之導電結構之製程可實質上相同於參照圖32所述者。在一示例性實施例中，藉由控制與初始金屬圖案相關地執行之氧化製程之製程條件，金屬氧化物圖案98a局部地填充開口98。

圖38是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

參見圖38，在基板8上提供第一絕緣夾層10及P-N二極體11。在P-N二極體11及第一絕緣夾層10上配置包含金屬之導電圖案12a。導電圖案12a可包含具有低電阻之金屬。舉例而言，導電圖案12a可包含鎢。

在第一絕緣夾層10上形成覆蓋導電圖案12a之第二絕緣夾層圖案14。穿過第二絕緣夾層圖案14形成第一開口 16。開口16至少局部地暴露出導電圖案12a。第二絕緣夾層圖案14可包含氧化物或氮化物。舉例而言，第二絕緣夾層圖案14可包含氧化矽或氮化矽。

在一示例性實施例中，導電圖案12a具有上部，此上部包含形成於其上之凹槽。導電圖案12a之上部之邊緣實質上高於導電圖案12a之上部之中心。在一示例性實施例中，藉由控制熱處理製程之製程條件，初始金屬圖案之上部之中心可較初始金屬圖案之上部之邊緣更快地氧化。

在第一開口16中配置下電極觸點18。下電極觸點18可包含由導電圖案12a產生之金屬氧化物。下電極觸點18可局部地填充第一開口16。

在一示例性實施例中，可藉由對導電圖案12a進行氧化而獲得下電極觸點18。舉例而言，由導電圖案12a產生之金屬氧化物可在第一開口16中向上生長，藉此在第一開口16中形成下電極觸點18。導電圖案12a上可具有圓形凹槽，且下電極觸點18可具有圓形突起，此圓形突起對應於導電圖案12a之圓形凹槽。當下電極觸點18包含圓形突起且導電圖案12a具有圓形凹槽時，下電極觸點18之上表面可與導電圖案12a之上表面相隔開更遠。因此，可藉由減少熱量之散失而進一步約束在相變結構22a與下電極觸點18之間所產生之熱量。亦即，相變結構22a可具有改良之焦耳加熱效率。

在一示例性實施例中，導電圖案12a可包含鎢，因此下電極觸點18可包含氧化鎢。

在第一開口16之側壁上配置間隙壁20。間隙壁20接觸下電極觸點18。第一開口16之寬度可因形成間隙壁20而減小。因此，下電極觸點18與相變結構22a間之接觸面積亦可減小。間隙壁20可包含諸如氮化矽之氮化物或如氮氧化矽之氮氧化物。

相變結構22a配置於下電極觸點18上，以完全填滿第一開口16。在一示例性實施例中，下電極觸點18與相變結構22a間之接觸面積之減小量相對應配置於下電極觸點18上之間隙壁20之接觸面積。相變結構22a可包含其結構在晶態與非晶態之間變化的硫族化合物。當此硫族化合物處於晶態時，此硫族化合物具有相對高之反射率及相對低之電阻。而當此硫族化合物為非晶態時，此硫族化合物具有低反射率及高電阻。在一示例性實施例中，硫族化合物可包含鍺-銻-碲之合金。填充第一開口16之相變結構22a可突出於第二絕緣夾層圖案14之上。在一示例性實施例中，相變結構22a之上部所具有之寬度可大於其下部之寬度。

在相變結構22a上配置上電極24。上電極24可包含金屬氮化物，例如氮化鈦。上電極24可具有與相變結構22a之上部實質上相同之寬度。

在第二絕緣夾層圖案14上配置第三絕緣夾層圖案26。第三絕緣夾層圖案26覆蓋上電極24及相變結構22a。穿過第三絕緣夾層圖案26形成第二開口28。第二開口28至少局部地暴露出上電極24。

在第二開口28中配置上電極觸點30。上電極觸點30可包含金屬，例如鎢。

根據示例性實施例，相變記憶體元件可具有包含金屬氧化物之下電極觸點，此金屬氧化物是由包含金屬之導電圖案產生。在一示例性實施例中，下電極觸點可具有大的電阻。因相變記憶體元件包括由金屬氧化物形成之下電極觸點，故相變記憶體元件可確保藉由提高焦耳加熱效率而減小重設電流。因相變結構在設定狀態與重設狀態之間具有微小之電阻分佈，故相變記憶體元件可具有明顯不同之設定狀態與重設狀態。在一示例性實施例中，由於下電極觸點在開口中配置於相變結構之下，故配置有相變結構之開口可具有減小之縱橫比。因此，在相變結構中可不會產生空隙或縫，以防止相變記憶體元件發生運作故障。

圖39至圖44是繪示根據本發明之一示例性實施例的一種製造相變記憶體元件之方法的剖面圖。

參見圖39，在基板8上形成隔離層圖案及雜質區8a。在基板8上形成第一絕緣夾層10，以覆蓋隔離層圖案及雜質區8a。第一絕緣夾層10可利用諸如氧化矽之氧化物形成。

穿過第一絕緣夾層10形成P-N二極體11。P-N二極體11可電性接觸雜質區8a。在P-N二極體11及第一絕緣夾層10上形成初始導電圖案12。初始導電圖案12接觸P-N二極體11。初始導電圖案12可包含金屬。

在一示例性實施例中，初始導電圖案12可包含具有低 電阻之材料，此材料之氧化物具有導電性且在對此材料進行氧化時此材料之氧化物向上擴展。舉例而言，初始導電圖案12可包含諸如鎢之金屬。

在第一絕緣夾層10上形成第二絕緣夾層，以覆蓋初始導電圖案12。第二絕緣夾層可包含諸如氧化矽之氧化物或如氮化矽之氮化物。

局部地蝕刻第二絕緣夾層，以形成第一開口16，第一開口16局部地暴露出初始導電圖案12。第一開口12可具有接觸孔之形狀。為形成第一開口16，在第一絕緣夾層10上提供具有第一開口16之第二絕緣夾層圖案14。

參見圖40，在氧氣氣氛中對初始導電圖案12的經由第一開口16暴露之部分進行熱處理，以在初始導電圖案12上形成下電極觸點18。舉例而言，可使氧氣與初始導電圖案12反應，且初始導電圖案12之反應部分可朝第一開口16熱膨脹，藉此形成下電極觸點18。下電極觸點18可局部地佔據第一開口16。

在一示例性實施例中，下電極觸點18可包含由初始導電圖案12中所含之金屬所產生之金屬氧化物。包含金屬氧化物之下電極觸點18所具有之電阻可實質上大於初始導電圖案12。

在氧氣氣氛中對初始導電圖案12進行熱處理之同時，另外使初始導電圖案12之暴露部分與氧氣反應，以使下電極觸點18可沿初始導電圖案12之上部橫向延伸。藉此，使初始導電圖案12變成上面形成有凹槽之導電圖案 12a。在一示例性實施例中，凹槽可具有傾斜之側壁。下電極觸點18可具有橫向擴大之下部，此橫向擴大之下部位於導電圖案12a之凹槽中。舉例而言，下電極18可具有被截切(truncated)之箭頭形狀。

如上文所述，根據熱處理製程，導電圖案12a具有凹槽且下電極觸點18具有擴大之下部。因此，導電圖案12a與下電極18間之接觸面積可增大。

在示例性實施例中，熱處理製程可包括電漿處理或RTA製程。舉例而言，導電圖案12a及下電極18可藉由電漿處理或RTA製程而形成。另一選擇為，導電圖案12a及下電極18可藉由依次執行電漿處理與RTA製程而獲得。

根據一示例性實施例，可藉由控制熱處理製程之條件而改變下電極觸點18之厚度。舉例而言，自導電圖案12a之上表面量測，下電極18可具有約200埃至約600埃之厚度。

在一示例性實施例中，導電圖案12a可包含鎢。在一示例性實施例中，下電極觸點18可包含氧化鎢。可在氧氣氣氛中對鎢進行氧化，且氧化鎢可快速擴展。氧化鎢可具有實質上大於鎢之電阻，且亦可在濕式蝕刻製程中相對於蝕刻溶液具有耐蝕刻性。為確保導電圖案12a及/或下電極觸點18具有恰當之電阻及蝕刻耐久性，導電圖案12a及下電極觸點18可分別包含鎢及氧化鎢。

在示例性實施例中，熱處理製程可包含在含氧氣之氣氛中在約400℃至約600℃之溫度下執行RTA製程約一分 鐘至約10分鐘。另一選擇為，熱處理製程可包括在含氧氣之氣氛中藉由施加約20瓦至約100瓦之功率而執行電漿處理約一分鐘至約10分鐘。

在一示例性實施例中，第一開口16中之下電極觸點18可具有高電阻，而不進行任何層沈積及層蝕刻。藉此，可藉由簡化之製程而獲得下電極18。

參見圖41，在第二絕緣夾層14、第一開口16之側壁以及下電極觸點18上形成間隙壁形成層。間隙壁形成層可包含氮化物，例如氮化矽。間隙壁形成層可減小第一開口16之寬度。因此，藉由調整間隙壁形成層之厚度，可使第一開口16之寬度減小至預定值。

局部地蝕刻間隙壁形成層，以在第一開口16之側壁上形成間隙壁。間隙壁20可藉由非等向性蝕刻製程而獲得。間隙壁20所具有之寬度可實質上相同於間隙壁形成層之寬度。

參見圖42，在下電極觸點18及間隙壁20上形成相變材料層22，以滿第一開口16。相變材料層22可利用硫族化合物形成，例如利用鍺-銻-碲之合金形成。

由於存在間隙壁20，下電極觸點18與相變材料層22間之接觸面積減小。因此，其中因焦耳加熱效應而出現相轉變的相變材料層22之部分可具有減小之面積，藉此減小相變記憶體元件中之重設電流。由於在第一開口16中提供有下電極觸點18，故其中配置有相變材料層22之第一開口16可具有減小之縱橫比。因此，可在第一開口16中輕 易地形成相變材料層22而不會在相變材料層22中產生空隙或縫。

參見圖43，在相變材料層22上形成上電極層。上電極層可包含金屬氮化物。舉例而言，上電極層可包含氮化鈦。

將上電極層及相變材料層22圖案化，以形成相變結構22a及上電極24。相變結構22a形成於下電極觸點18及第一絕緣夾層14上，且上電極配置於相變結構22a上。此處，相變結構22a之下部位於第一開口16中，且相變結構22a之上部自第二絕緣夾層圖案14突出。

參見圖44，在第二絕緣夾層14上形成第三絕緣夾層，以覆蓋上電極24及相變結構22a。局部地蝕刻第三絕緣夾層，以形成局部地暴露出上電極24之第二開口28。藉此，使第三絕緣夾層變為具有第二開口28之第三絕緣夾層圖案26。第二開口28可具有例如接觸孔之形狀。

在第二開口28中配置導電材料，以在第二開口28中形成上電極觸點30。上電極觸點30可包含金屬。舉例而言，上電極觸點30可包含鎢。如此一來，即得到具有含金屬氧化物之下電極觸點18之相變記憶體元件。

圖45是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。除在第一開口之側壁上不提供間隙壁外，圖45之相變記憶體元件可具有與參照圖38所述之相變記憶體元件實質上相同之組態。

參見圖45，在基板8上穿過第二絕緣夾層圖案14形 成之第一開口16中提供下電極觸點18。下電極觸點18局部地填充第一開口16並包含金屬氧化物。

在下電極觸點18上配置相變結構22a。相變結構22a可完全填滿第一開口16。相變結構22a所具有之上表面可實質上高於第二絕緣夾層圖案14之上表面。上電極24位於相變結構22a上。

在第二絕緣夾層圖案14上配置第三絕緣夾層圖案26，以使上電極24與相變結構22a被第三絕緣夾層圖案26覆蓋。

穿過第三絕緣夾層圖案26形成第二開口28。第二開口28局部地暴露出上電極24。上電極觸點30配置於第二開口28中。

圖45中之相變記憶體元件在相變結構22a之側壁上不包含任何間隙壁，故相變結構22a與下電極觸點18間之接觸面積可實質上相同於第一開口16之寬度。因此，圖45之相變記憶體元件可藉由簡化之製程而製成，同時確保具有所期望之特性。

圖46是繪示根據本發明之一示例性實施例的一種製造相變記憶體元件之方法的剖面圖。

在製造圖45之相變記憶體元件之方法中，可藉由與參照圖39及圖40所述者實質上相同之製程來提供與參照圖40所述者具有實質上相同組態之所得結構。

參見圖46，在第二絕緣夾層圖案14上形成相變材料層22，以填充形成有下電極觸點18之第一開口16。此處， 在第一開口16之側壁上未形成間隙壁。

接著，可藉由與參照圖43及圖44所述者實質上相同之製程，獲得圖45之相變記憶體元件。

圖47是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。圖47之相變記憶體元件可具有其中單元胞被配置成陣列結構之組態。

參見圖47，在界定有隔離區100a及主動區之基板100上配置第一絕緣夾層圖案102。穿過第一絕緣夾層圖案102形成第一開口104。第一開口104可配置於基板100的形成有相變記憶體元件之單元胞的部分處。第一開口104可重複地排列於基板100上。各第一開口104可具有接觸孔之形狀。第一開口104暴露出基板100之預定部分。

在第一開口104中分別配置P-N二極體106。在一示例性實施例中，在第一開口104中配置垂直式P-N二極體106。各垂直式P-N二極體106可包含例如多晶矽。P-N二極體106可局部地填充第一開口104。舉例而言，P-N二極體106可填充第一開口104之下部。

在P-N二極體106上配置金屬矽化物圖案108。金屬矽化物圖案108會減小P-N二極體106與導電圖案110a間之接觸電阻。各金屬矽化物圖案108可包含例如矽化鈷、矽化鈦、矽化鎳或矽化鎢。

導電圖案110a配置於金屬矽化物圖案108上。各導電圖案110a可包含具有小電阻之金屬。此處，導電圖案110a所具有之上表面可實質上低於第一開口106之上端。導電 圖案110a可具有包含圓形凹槽之上部。亦即，導電圖案110a之上部之端部可高於導電圖案110a之上部之中心。在一示例性實施例中，各導電圖案110a可包含鎢。

在第一絕緣夾層圖案102及導電圖案110a上提供第二絕緣夾層圖案112。第二絕緣夾層圖案112可包含氧化物，例如氧化矽。穿過第二絕緣夾層圖案112形成第二開口114。第二開口114分別局部地暴露出導電圖案110a。各第二開口114可具有接觸孔之形狀。在一示例性實施例中，第二開口114所具有之寬度可實質上小於導電圖案110a之寬度。

在第二開口114中之導電圖案110a上配置下電極觸點116。各下電極觸點116可包含由導電圖案110a產生之金屬氧化物。下電極觸點116可局部地填充第二開口114。舉例而言，下電極觸點116可填充第二開口114之下部。

可藉由對導電圖案110a進行氧化而形成下電極觸點116。舉例而言，由導電圖案110a產生之金屬氧化物可在第二開口114中向上生長，以在第二開口114中形成包含金屬氧化物之下電極觸點116。導電圖案110a上可形成有圓形凹槽，且下電極觸點116可具有圓形突起，這些圓形突起對應於導電圖案110a之圓形凹槽。在一示例性實施例中，各導電圖案110a可包含鎢，因此各下電極觸點116可包含氧化鎢。

在第二開口114之側壁上配置間隙壁118。間隙壁118接觸下電極觸點116。第二開口114之寬度可因間隙壁118 之形成而減小。各間隙壁118可包含氮化物或氮氧化物。舉例而言，各間隙壁118可包含氮化矽或氮氧化矽。

在下電極觸點116上配置相變結構120，以完全填滿第二開口114。相變結構120可包含硫族化合物。填充第二開口114之相變結構120之上表面與第二絕緣夾層圖案112之上表面可配置於實質同一平面上。因此，相變結構120可不突出於第二絕緣夾層圖案112之上。

在各相變結構120上分別配置上電極122。各上電極122可包含金屬氮化物，例如氮化鈦。上電極122所具有之寬度可實質上大於相變結構120之寬度。

在第二絕緣夾層圖案112上配置第三絕緣夾層圖案124。第三絕緣夾層圖案124覆蓋上電極122及相變結構120。穿過第三絕緣夾層圖案124形成第三開口126。第三開口126局部地暴露出上電極122。在各第三開口126中分別配置上電極觸點128。各上電極觸點128可包含金屬，例如鎢。

圖48至圖51是繪示根據本發明之一示例性實施例的一種製造相變記憶體元件之方法的剖面圖。圖47所示相變記憶體元件可具有如下組態：在此組態中，在基板的形成有相變記憶體元件之單元胞的部分中提供有第一開口及第二開口。

參見圖48，圍繞基板100執行淺溝渠隔離製程(shallow trench isolation process)，以定義基板100之隔離區100a及主動區。在具有隔離區100a及主動區之基板100上形成 氧化層。局部地蝕刻此氧化層，以形成第一開口104，同時使氧化層變成第一絕緣夾層圖案102。第一開口104可形成於基板100的形成有單元胞之部分處。

在第一絕緣夾層圖案102之第一開口104中形成P-N二極體106。各P-N二極體106可包含多晶矽，並可具有垂直類型。

在形成P-N二極體106過程中，可在第一開口104上形成多晶矽層，並接著局部地蝕刻多晶矽層。可在原位(in-situ)或在原位之外(out-situ)對多晶矽層摻雜雜質。藉此，在第一開口104中形成P-N二極體106。在一示例性實施例中，當在第一開口104之多晶矽層之上部中可植入P型雜質時，在第一開口104之多晶矽層之下部中可摻雜N型雜質。

在P-N二極體106上形成金屬矽化物圖案108。可藉由在P-N二極體106上形成金屬層並對金屬層及P-N二極體106進行熱處理，而形成金屬矽化物圖案108。藉此，可根據金屬層中之金屬與P-N二極體106中之矽之間的反應而獲得金屬矽化物圖案108。各金屬矽化物圖案108可包含矽化鈷、矽化鈦、矽化鎢、矽化鎳等。

在金屬矽化物圖案108上形成初始導電圖案110。初始導電圖案110可填滿第一開口104。各初始導電圖案110可利用金屬形成。舉例而言，各初始導電圖案110可利用鎢形成。

在形成初始導電圖案110之過程中，可在金屬矽化物 圖案108及第一絕緣夾層圖案102上形成金屬層，以填滿第一開口104，然後藉由CMP製程而局部地移除此金屬層，直至暴露出第一絕緣夾層圖案102。藉此，可在金屬矽化物圖案108上形成初始導電圖案110。

參見圖49，在第一絕緣夾層圖案102上形成包含氧化物之第二絕緣夾層，以覆蓋初始導電圖案110。第二絕緣夾層可利用氧化矽形成。

局部地蝕刻第二絕緣夾層，以形成局部地暴露出初始導電圖案110之第二開口114、同時使第二絕緣夾層變成第二絕緣夾層圖案112。第二開口114可藉由微影製程而形成。在一示例性實施例中，第二開口114所具有之寬度可實質上小於初始導電圖案110之寬度。藉此，第二開口114可局部地暴露出初始導電圖案110。

參見圖50，在包含氧氣之氣氛中對第二開口114所暴露出之初始導電圖案110進行熱處理，以在初始導電圖案110上形成下電極觸點116。下電極觸點116可局部地填充第二開口114。

在形成下電極觸點116過程中，可使初始導電圖案110之上部與氧氣反應，藉此可在第二開口114中向上生長金屬氧化物。因此，可由初始導電圖案110產生包含金屬氧化物之下電極觸點116。此處，初始導電圖案110變成導電圖案110a。下電極觸點116所具有之電阻可實質上大於導電圖案110a之電阻。當初始導電圖案110包含鎢時，下電極觸點116包含氧化鎢。

在對初始導電圖案110進行熱處理之後，導電圖案110a可具有包含圓形凹槽之上部，而下電極觸點116可具有包含突起之下部，這些突起對應於導電圖案110a之圓形凹槽。導電圖案110a及下電極觸點116可藉由與參照圖36所述者實質上相同或實質上相似之製程而獲得。

參見圖51，在第二開口114之側壁上形成間隙壁118。在下電極觸點116上形成相變材料層，以完全填滿第二開口114。相變材料層可利用硫族化合物(例如鍺-銻-碲之合金)形成。

局部地移除相變材料層，直至暴露出第二絕緣夾層圖案112，以在第二開口114中形成相變結構120。相變結構120之上表面及第二絕緣夾層圖案112之上表面可位於實質同一平面上。

如圖47所示，在相變結構120及第二絕緣夾層圖案112上形成上電極層。將上電極層圖案化，以在相變結構120上形成上電極122。

在第二絕緣夾層圖案112上形成第三絕緣夾層，以覆蓋上電極122。局部地蝕刻第三絕緣夾層，以形成第三開口126，第三開口126局部地暴露出上電極122。藉此，將第三絕緣夾層變成具有第三開口126之第三絕緣夾層圖案124。各第三開口126可具有例如接觸孔之形狀。

在第三開口126中沈積導電材料，以在第三開口126中之上電極122上形成上電極觸點128。各上電極觸點128可利用金屬形成。舉例而言，各上電極觸點128可利用鎢 形成。

圖52是繪示根據本發明之一實施例的相變記憶體元件之剖面圖。除包括下電極觸點及相變結構的虛線形狀之垂直堆疊結構以及第一絕緣夾層圖案外，圖52之相變記憶體元件可具有與參照圖47所述之相變記憶體元件實質上相同或實質上相似之組態。

參見圖52，包括下電極觸點116及相變結構120之垂直堆疊結構可具有矩形上表面，並可在基板100上重複地排列成虛線(dashed)形狀。因此，可使用基板100之相當小的面積提供大量垂直堆疊結構。

第一絕緣夾層圖案162可包圍下電極觸點116及相變結構120。第一絕緣夾層圖案162可包含氮化物，例如氮化矽。

在一示例性實施例中，如圖52所示，在下電極觸點116上及第二開口160之側壁上可不提供任何間隙壁，乃因第二開口160可具有足夠小之寬度。在另一示例性實施例中，則可在下電極觸點116上及第二開口160之側壁上另外配置間隙壁。

圖53至圖58是繪示一種製造圖52所示相變記憶體元件之方法的剖面圖。

參見圖53，可藉由與參照圖51所述者實質上相同之製程，在基板100上獲得具有與參照圖52所述者實質上相同或實質上相似之構造之所得結構。

在初始導電圖案110及第一絕緣夾層圖案102上形成 第一絕緣層。第一絕緣層可利用諸如氮化矽之氮化物形成。

局部地蝕刻第一絕緣層，以形成第一溝渠150，第一溝渠150暴露出初始導電圖案110。各第一溝渠150可沿第一方向延伸。藉此，在第一絕緣夾層圖案102上形成具有第一溝渠150之第一絕緣層圖案152。

在第一溝渠150中的初始導電圖案110上形成第二絕緣層。第二絕緣層可利用相對於第一絕緣層圖案152具有相對高之蝕刻選擇性之材料形成。舉例而言，第二絕緣層可利用諸如氧化矽之氧化物形成。

局部地移除第二絕緣層，直至暴露出第一絕緣層圖案152。第二絕緣層可藉由CMP製程及/或回蝕製程而局部地移除。因此，在第一絕緣層圖案152之間形成第二絕緣層圖案154。各第二絕緣層圖案154可沿實質上第一方向延伸。

在第一絕緣層圖案152及第二絕緣層圖案154上形成罩幕圖案。罩幕圖案可沿實質上垂直於第一方向之第二方向延伸。各罩幕圖案可具有線之形狀。此外，罩幕圖案可在第一絕緣層圖案152及第二絕緣層圖案154上規則地重複。

藉由使用罩幕圖案作為蝕刻罩幕，局部地蝕刻第一絕緣層圖案152及第二絕緣層圖案154，直至暴露出第一絕緣夾層圖案102。藉由局部地蝕刻第一絕緣層圖案152及第二絕緣層圖案154，在第一絕緣夾層圖案102上形成第二溝渠156。此處，未暴露出初始導電圖案110。各第一絕 緣層圖案152及第二絕緣層圖案154可具有圓形或多邊形柱形狀。

參見圖55，在第一絕緣層圖案152及第二絕緣層圖案154上形成第三絕緣層。第三絕緣層可利用諸如氮化矽之氮化物形成。局部地移除第三絕緣層，直至暴露出第一絕緣層圖案152及第二絕緣層圖案154，以在第三溝渠156中形成第三絕緣層圖案158。

在形成第三絕緣層圖案158之後，包含實質相同材料之第一絕緣層圖案152與第三絕緣層圖案158可圍繞第二絕緣層圖案154，第二絕緣層圖案154包含不同於第一絕緣層圖案152與第三絕緣層圖案158之材料。

參見圖56，自第一絕緣夾層圖案102選擇性地移除第二絕緣層圖案154，以在第一絕緣層圖案152與第三絕緣層圖案158之間形成第二開口160。第二開口160局部地暴露出初始導電圖案110。結果，在第一絕緣夾層圖案102上提供第二絕緣夾層圖案162。第二絕緣夾層圖案162包括第一絕緣層圖案152、第三絕緣層圖案158及第二開口160。各第二開口160可具有接觸孔之形狀。此外，第二開口160可同時沿第一方向與第二方向延伸。

在示例性實施例中，可藉由濕式蝕刻製程或乾式蝕刻製程而移除第二絕緣層圖案154。為防止在乾式蝕刻製程中電漿對相鄰之第一絕緣層圖案152及第三絕緣層圖案158造成蝕刻損壞，較佳可藉由濕式蝕刻製程來蝕刻第二絕緣層圖案154。

根據一示例性實施例，第二開口160所具有之寬度可實質上小於藉由微影製程所形成的傳統接觸孔之寬度。第二開口160可在平面上排列成虛線結構形式。

參見圖57，藉由氧化製程而局部地氧化初始導電圖案110，以使由初始導電圖案110所產生之金屬氧化物在第二開口160中向上生長。藉此，在第二開口160中形成下電極觸點116。在氧化製程中，初始導電圖案110變成導電圖案110a，導電圖案110a具有包含圓形凹槽之上部，且下電極觸點116可具有包含突起之下部，這些突起對應於導電圖案110a之凹槽。導電圖案110及下電極觸點116可藉由與參照圖40所述者實質上相同或實質上相似之製程而獲得。

參見圖58，在下電極觸點116上形成相變材料層，以填滿第二開口160，接著局部地移除相變材料層，直至暴露出第二絕緣夾層圖案162。藉此，在下電極觸點116上形成填充第二開口160之相變結構120。

在一示例性實施例中，第二開口160可具有相對小之寬度，故在第二開口160之側壁上可不形成任何間隙壁。然而，可在第二開口160之側壁上另外提供間隙壁，以調整第二開口160之寬度。

參見圖52，在相變結構120上形成上電極122。在第二絕緣夾層圖案162上形成具有第三開口之第三絕緣夾層圖案124，以覆蓋上電極122。接著，在第三開口中在上電極122上形成上電極觸點128。藉此，可製成具有高積體 度之相變記憶體元件。

圖59是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

參見圖59，在基板190上提供第一絕緣夾層192及P-N二極體194。在第一絕緣夾層192上形成第二絕緣夾層圖案202。第二絕緣夾層圖案202包括第一開口204，第一開口204暴露出P-N二極體194。第二絕緣夾層圖案202可包含諸如氮化矽之氮化物或如氧化矽之氧化物。

在P-N二極體194上配置第一下電極觸點206a，以局部地填充第一開口204。第一下電極觸點206a可包含金屬。第二下電極觸點208a位於第一下電極觸點206a上，以完全填滿第一開口204。第二下電極觸點208a可包含由第一下電極觸點206a中之金屬產生之金屬氧化物。在一示例性實施例中，第一下電極觸點206a及第二下電極觸點208a可分別包含鎢及氧化鎢。

在第二下電極觸點208a及第二絕緣夾層圖案202上形成相變結構210。在相變結構210上配置上電極212。上電極212可包含例如金屬氮化物。

在第二絕緣夾層圖案202上配置第三絕緣夾層圖案214，第三絕緣夾層圖案214覆蓋上電極212。穿過第三絕緣夾層圖案214提供第二開口。第二開口至少局部地暴露出上電極212。在第二開口中之上電極212上配置上電極觸點216。

根據示例性實施例，相變記憶體元件可具有改良之運 作特性，乃因接觸相變結構之第二下電極觸點具有大的電阻。

圖60至圖62是繪示根據本發明之一示例性實施例的一種製造相變記憶體元件之方法的剖面圖。

參見圖60，在基板190上形成第一絕緣夾層192及P-N二極體194。穿過第一絕緣夾層192在基板190上形成P-N二極體194。在第一絕緣夾層192上形成第二絕緣夾層，並接著局部地移除第二絕緣夾層。藉此，在第一絕緣夾層192上形成包含第一開口204之第二絕緣夾層圖案202。第一開口204暴露出P-N二極體194。

在P-N二極體194及第二絕緣夾層圖案202上形成第一金屬層，以局部地填充第一開口204。第一金屬層可利用鎢形成。藉由移除第一金屬層而在第一開口204中形成初始下電極觸點206。初始下電極觸點206所具有之上表面可實質上低於第一開口204之上端。另一選擇為，初始下電極觸點206之上表面與第一開口204之上端可位於實質同一平面上。

參見圖61，在包含氧氣之氣氛中對初始下電極觸點206進行熱處理，以在第一下電極觸點206a上形成初始第二下電極觸點208、同時使初始下電極觸點206變成第一下電極觸點206a。初始第二下電極觸點208包含由初始下電極觸點206中之金屬所產生之金屬氧化物。

在一示例性實施例中，由於將初始下電極觸點206氧化而形成初始第二下電極觸點208，第一下電極觸點206a 所具有之上表面可實質上低於第一開口204之上端。由於圍繞初始下電極觸點206執行氧化製程，初始第二下電極觸點208可突出於第一開口204之上。亦即，初始下電極觸點206所具有之上表面實質上相同於或實質上低於第一開口204之上端，故可藉由自初始下電極觸點206等向性地生長金屬氧化物而使初始第二下電極觸點208自第一開口204突出。

參見圖62，局部地移除初始第二下電極觸點208，直至暴露出第二絕緣夾層圖案202，以在第一下電極觸點206a上形成填充第一開口204之第二下電極觸點208a。

參見圖59，在第二絕緣夾層圖案202上形成相變材料層及上電極層，以覆蓋第二下電極觸點208a。將相變材料層及上電極層圖案化，以在第二下電極觸點208a及第二絕緣夾層圖案202上形成相變結構210及上電極212。

在第二絕緣夾層圖案202上形成具有第二開口之第三絕緣夾層圖案214，以覆蓋上電極212。第二開口局部地暴露出上電極212。在上電極212上形成上電極觸點216，以填滿第二開口。

圖63是繪示根據本發明之示例性實施例的寬頻通訊系統之示意圖，此寬頻通訊系統包括能夠進行寬頻通訊之行動電信電話網路。

參見圖63，寬頻通訊系統250包括感測器模組252、全球定位系統(global positioning system，GPS)254及行動電信電話256。寬頻通訊系統250可與資料伺服器258 及網路基地台(network base)260進行通訊。由於行動電信電話256可自/向資料伺服器258及網路基地台260接收/傳送大量資料，故行動電信電話256可能需要快的通訊速度及高的資料可靠性。

根據示例性實施例，行動電信電話256可包括電阻式記憶體元件至少其中之一。電阻式記憶體元件可包括上述磁性記憶體元件及/或相變記憶體元件。因根據示例性實施例之電阻式記憶體元件可確保具有低之驅動電流、快速之響應速度及高的資料可靠性，故在行動電信電話256中可採用這些電阻式記憶體元件。

根據示例性實施例之電阻式記憶體元件可用於各種電性裝置及電子裝置中，例如用於通用串列匯流排(universal serial bus，USB)記憶體、MP3播放器、數位照相機或記憶卡中。

對接觸結構之電阻的評估

由於下電極觸點具有高的電阻，故根據本發明示例性實施例之電阻式記憶體元件可確保具有高的焦耳加熱效率。製造了以下樣本及對照樣本，以比較其下電極觸點結構之電阻。

樣本1至樣本8

圖64是繪示根據樣本1至樣本8之接觸結構的剖面圖。

參見圖64，在基板300上形成具有開口之絕緣夾層圖案302。在開口中形成接觸插塞308。接觸插塞308具有鎢 圖案304及形成於鎢圖案304上之氧化鎢圖案308。氧化鎢圖案308是藉由以RTA製程處理鎢圖案304而獲得。

樣本1至樣本8之接觸插塞308具有不同之直徑。下表1顯示根據樣本1至樣本8之接觸插塞308之直徑。樣本1至樣本8之接觸插塞308具有與電阻式記憶體元件之上述導電結構實質上相同之構造。

對照樣本11至對照樣本18

圖65是繪示根據對照樣本11至對照樣本18之接觸結構的剖面圖。

參見圖65，在基板300上形成具有開口之絕緣夾層圖案302。在開口中形成接觸插塞312。接觸插塞312具有鎢圖案304及形成於鎢圖案304上之氮化鎢圖案310。

對照樣本11至對照樣本18之接觸插塞312具有不同之直徑。下表1顯示根據對照樣本11至對照樣本18之接觸插塞312之直徑。

對照樣本21至對照樣本28

圖66是繪示根據對照樣本21至對照樣本28之接觸結構的剖面圖。

如圖66所示，在基板300上形成具有開口之絕緣夾層圖案302。在開口中形成包含鎢之接觸插塞314。對照實例21至對照實例28之接觸插塞314具有不同之直徑。下表1顯示根據對照樣本21至對照樣本28之接觸插塞314之直徑。

表1

圖67是顯示根據樣本及對照樣本之接觸結構之電阻的曲線圖。在圖67中，線320表示根據樣本1至樣本8之接觸結構之電阻，線322表示根據對照樣本11至對照樣本18之接觸結構之電阻，線324表示根據對照樣本21至對照樣本28之接觸結構之電阻。

如圖67所示，在量測根據樣本及對照樣本的具有相同直徑的接觸結構之電阻後，根據樣本1至樣本8的接觸結構所具有之電阻大於根據對照樣本11至對照樣本19及對照樣本21至對照樣本28的接觸結構之電阻。舉例而言，根據樣本1的直徑為130奈米之接觸結構具有約為1,480歐姆的相對較大之電阻，而根據對照樣本11及對照樣本21的直徑為130奈米之接觸結構則分別具有1,380歐姆及1,310歐姆之電阻。

如上文所述，本發明之電阻式記憶體元件之接觸結構 包括鎢圖案及氧化鎢圖案，故接觸結構可具有提高之電阻。由於接觸結構會提高電阻式記憶體元件之焦耳加熱效率，故這些電阻式記憶體元件可確保具有增強之特性。

對電阻式記憶體元件之電性特性之評估

樣本9

藉由參照圖45及圖46所述之製程來製成相變記憶體元件。樣本9之相變記憶體元件具有與參照圖38所述者實質上相同之垂直組態。根據樣本9之相變記憶體元件之導電圖案是使用鎢形成。藉由以RTA製程對導電圖案進行熱處理，在第一開口中之導電圖案上形成下電極觸點。下電極觸點包含氧化鎢。利用氮化鈦形成上電極，並利用鎢形成上電極觸點。

對照實例9

為比較根據樣本9之相變記憶體元件之特性，製成另一相變記憶體元件。

圖68是繪示根據對照樣本9的相變記憶體元件之剖面圖。

參見圖68，對照實例9之相變記憶體元件包括導電圖案12a、相變結構52a、上電極24及上電極觸點30。此相變記憶體元件更包括第一絕緣夾層圖案14及第二絕緣夾層圖案26。在對照實例9之相變記憶體元件中，相變結構52a配置於導電圖案12a上而無下電極觸點。因此，導電圖案12a用作下電極。對照實例9之相變記憶體元件包括間隙壁50a，間隙壁50a配置於形成有相變結構52a的開 口之側壁上。

根據樣本9及對照樣本9，製成多個相變記憶體元件。量測這些相變記憶體元件在設定狀態與重設狀態中之電阻，且亦量測這些相變記憶體元件在重設狀態中之電流。下表2顯示這些相變記憶體元件之設定電阻、重設電阻及重設電流。

如表2所示，樣本9之相變記憶體元件所具有之設定電阻小於根據對照實例9之相變記憶體元件之設定電阻，且樣本9之相變記憶體元件所具有之電阻分佈亦低於根據對照樣本9之相變記憶體元件之電阻分佈。樣本9之相變記憶體元件所具有之重設電阻大於根據對照實例9之相變記憶體元件之重設電阻。在根據對照實例9之相變記憶體元件中，相變結構在開口中具有相當大之深度，故在相變結構中會頻繁產生空隙或縫，進而造成相變記憶體元件之運作故障並使相變記憶體元件之電性特性劣化。

根據本發明之相變記憶體元件可具有低之電阻分佈， 且在設定狀態與重設狀態之間亦具有大的電阻差異，以輕易地辨識所儲存資料。因此，本發明之相變記憶體元件可確保具有所期望之運作特性。

根據本發明，可藉由簡化之製程而輕易地製造包含導電結構之電阻式記憶體元件，且此導電結構可確保具有優異之加熱效率。因此，本發明元件之電阻式記憶體可用作需要具有高積體度及高效能之記憶體元件。

儘管上文已參照附圖闡述了本發明之示例性實施例，然而應理解，本發明不應僅限於此等實施例，且熟習此項技術者在不脫離本發明之範圍及精神之條件下亦可對其作出各種其他改動及修飾。所有此等改動及修飾皆欲包含於由隨附申請專利範圍所界定之本發明範圍內。

8‧‧‧基板

10‧‧‧第一絕緣夾層

11‧‧‧P-N二極體

12a‧‧‧導電圖案

14‧‧‧第二絕緣夾層圖案

16‧‧‧第一開口

18‧‧‧下電極觸點

20‧‧‧間隙壁

22‧‧‧相變材料層

22a‧‧‧相變結構

24‧‧‧上電極

26‧‧‧第三絕緣夾層圖案

28‧‧‧第二開口

30‧‧‧上電極觸點

50‧‧‧基板

50a‧‧‧間隙壁

52‧‧‧絕緣夾層

54‧‧‧開口

56‧‧‧阻障金屬層

56a‧‧‧阻障金屬層圖案

58‧‧‧金屬層

58a‧‧‧初始金屬圖案

58b‧‧‧金屬圖案

59‧‧‧金屬層

59a‧‧‧金屬圖案

60‧‧‧金屬氧化物圖案

62‧‧‧間隙壁

64‧‧‧基板

66‧‧‧絕緣夾層

68‧‧‧開口

70‧‧‧阻障金屬層

70a‧‧‧阻障金屬層圖案

72‧‧‧金屬層

72a‧‧‧金屬圖案

72b‧‧‧金屬圖案

74‧‧‧埋入層

74a‧‧‧埋入層圖案

76‧‧‧金屬氧化物圖案

80‧‧‧間隙壁

82‧‧‧金屬圖案

84‧‧‧埋入層圖案

86‧‧‧金屬氧化物圖案

90‧‧‧基板

92‧‧‧金屬圖案

92a‧‧‧金屬圖案

94‧‧‧絕緣夾層

96‧‧‧開口

98‧‧‧金屬氧化物圖案

98a‧‧‧金屬氧化物圖案

100‧‧‧基板

100a‧‧‧隔離區

102‧‧‧第一絕緣夾層圖案

104‧‧‧第一開口

106‧‧‧P-N二極體

108‧‧‧金屬矽化物圖案

110‧‧‧初始導電圖案

110a‧‧‧導電圖案

112‧‧‧第二絕緣夾層圖案

114‧‧‧第二開口

116‧‧‧下電極觸點

118‧‧‧間隙壁

120‧‧‧相變結構

122‧‧‧上電極

124‧‧‧第三絕緣夾層圖案

126‧‧‧第三開口

128‧‧‧上電極觸點

150‧‧‧第一溝渠

152‧‧‧第一絕緣層圖案

154‧‧‧第二絕緣層圖案

156‧‧‧第三溝渠

158‧‧‧第三絕緣層圖案

160‧‧‧第二開口

162‧‧‧第一絕緣夾層圖案

190‧‧‧基板

192‧‧‧第一絕緣夾層

194‧‧‧P-N二極體

202‧‧‧第二絕緣夾層圖案

204‧‧‧第一開口

206‧‧‧下電極觸點

206a‧‧‧第一下電極觸點

208‧‧‧第二下電極觸點

208a‧‧‧第二下電極觸點

210‧‧‧相變結構

212‧‧‧上電極

214‧‧‧第三絕緣夾層圖案

216‧‧‧上電極觸點

250‧‧‧寬頻通訊系統

252‧‧‧感測器模組

254‧‧‧全球定位系統

256‧‧‧行動電信電話

258‧‧‧資料伺服器

260‧‧‧網路基地台

300‧‧‧基板

302‧‧‧絕緣夾層圖案

304‧‧‧鎢圖案

308‧‧‧氧化鎢圖案

310‧‧‧氮化鎢圖案

312‧‧‧接觸插塞

314‧‧‧接觸插塞

400‧‧‧半導體基板

402‧‧‧閘極絕緣層

404‧‧‧閘電極

406‧‧‧雜質區

408‧‧‧第一絕緣夾層

410‧‧‧接觸插塞

412‧‧‧導電圖案

414‧‧‧第二絕緣夾層

415‧‧‧開口

416‧‧‧第一阻障金屬層圖案

418‧‧‧金屬圖案

420‧‧‧金屬氧化物圖案

422‧‧‧第三絕緣夾層

424‧‧‧第二阻障金屬層圖案

426‧‧‧自由層圖案

428‧‧‧穿隧氧化物層圖案

430a‧‧‧固定層圖案

430b‧‧‧固定層圖案

430c‧‧‧固定層圖案

432‧‧‧固定層圖案

434‧‧‧第四絕緣夾層

436‧‧‧第五絕緣夾層

438‧‧‧上電極

440‧‧‧位元線

450‧‧‧金屬圖案

452‧‧‧第二絕緣夾層

453‧‧‧開口

454‧‧‧金屬氧化物圖案

455‧‧‧間隙壁

456‧‧‧金屬氧化物圖案

490‧‧‧基板

490a‧‧‧雜質區

492‧‧‧隔離層圖案

494‧‧‧第一絕緣夾層

496‧‧‧第一開口

500‧‧‧P-N二極體

500a‧‧‧第一多晶矽層圖案

500b‧‧‧第二多晶矽層圖案

502a‧‧‧金屬圖案

504‧‧‧第二絕緣夾層

505‧‧‧第二開口

506‧‧‧阻障金屬層圖案

508‧‧‧金屬圖案

510‧‧‧金屬氧化物圖案

510a‧‧‧金屬氧化物圖案

512‧‧‧第三絕緣夾層

512a‧‧‧第三絕緣夾層

513‧‧‧第三開口

514‧‧‧相變材料層圖案/相變結構

514a‧‧‧相變結構

515‧‧‧第三開口

516‧‧‧上電極

518‧‧‧第四絕緣夾層

518a‧‧‧第二絕緣夾層

520‧‧‧接觸孔

522‧‧‧上觸點

530‧‧‧金屬圖案

530a‧‧‧金屬圖案

532‧‧‧第三開口

534‧‧‧絕緣層圖案

536‧‧‧金屬氧化物圖案

550‧‧‧第二絕緣夾層

552‧‧‧間隙壁

553‧‧‧開口

554‧‧‧金屬氧化物圖案

556‧‧‧相變結構

610‧‧‧第一阻障金屬層圖案

612‧‧‧金屬圖案

614‧‧‧埋入層圖案

616‧‧‧金屬氧化物圖案

618‧‧‧第三絕緣夾層

650‧‧‧阻障金屬層圖案

652‧‧‧金屬圖案

654‧‧‧埋入層圖案

656‧‧‧金屬氧化物圖案

660‧‧‧第三絕緣夾層

結合附圖閱讀上文說明，可更詳盡地理解本發明之示例性實施例，附圖中：圖1是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

圖2是繪示圖1之導電結構之立體圖。

圖3至圖5是繪示一種形成圖1所示導電結構之方法的剖面圖。

圖6是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。

圖7至圖10是繪示一種製造圖6所示磁性記憶體元件之方法的剖面圖。

圖11是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖12是繪示一種製造圖11所示相變記憶體元件之方法的剖面圖。

圖13是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖14是繪示一種製造圖13所示相變記憶體元件之方法的剖面圖。

圖15是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖16是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

圖17是繪示一種形成圖16所示導電結構之方法的剖面圖。

圖18是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

圖19是繪示圖18之導電結構之立體圖。

圖20是繪示圖18之導電結構之平面圖。

圖21及圖22是繪示一種形成圖18所示導電結構之方法的剖面圖。

圖23是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。

圖24及圖25是繪示一種製造圖23所示磁性記憶體元件之方法的剖面圖。

圖26是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖27是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

圖28是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

圖29是繪示一種形成圖28所示導電結構之方法的剖面圖。

圖30是繪示根據本發明之一示例性實施例的一種製造圖28所示導電結構之方法的剖面圖。

圖31是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖32是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

圖33是繪示一種製造圖32所示導電結構之方法的剖面圖。

圖34是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。

圖35是繪示根據本發明之一示例性實施例的磁性記憶體元件之剖面圖。

圖36是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖37是繪示根據本發明之一示例性實施例的導電結構之剖面圖。

圖38是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖39至圖44是繪示一種製造圖38所示相變記憶體元件之方法的剖面圖。

圖45是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖46是繪示一種製造圖45所示相變記憶體元件之方法的剖面圖。

圖47是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖48至圖51是繪示一種製造圖47所示相變記憶體元件之方法的剖面圖。

圖52是繪示根據本發明之一示例性實施例的相變記憶體元件之立體圖。

圖53至圖58是繪示一種製造圖52所示相變記憶體元件之方法的剖面圖。

圖59是繪示根據本發明之一示例性實施例的相變記憶體元件之剖面圖。

圖60至圖62是繪示一種製造圖59所示相變記憶體元件之方法的剖面圖。

圖63是繪示根據本發明之一示例性實施例的通訊系統之示意圖，此通訊系統包括能夠進行寬頻通訊之行動電話網路。

圖64是繪示根據樣本1至樣本8之接觸結構的剖面 圖。

圖65是繪示根據對照樣本11至對照樣本18之接觸結構的剖面圖。

圖66是繪示根據對照樣本21至對照樣本28之接觸結構的剖面圖。

圖67是顯示根據樣本及對照樣本之接觸結構之電阻的曲線圖。

圖68是繪示根據對照樣本9的相變記憶體元件之剖面圖。

50‧‧‧基板

52‧‧‧絕緣夾層

54‧‧‧開口

56a‧‧‧阻障金屬層圖案

58b‧‧‧金屬圖案

60‧‧‧金屬氧化物圖案

Claims (46)

1. 一種半導體元件，包括：第一層間絕緣層，配置於基板上，所述第一層間絕緣層包括開口，所述開口暴露出所述基板上之導電部分；阻障層圖案，配置於所述開口內；導電圖案，配置於所述阻障層圖案上，所述導電圖案具有延伸出所述開口之氧化部以及位於所述開口內之非氧化部；以及第二層間絕緣層，配置於所述第一層間絕緣層上並環繞所述氧化部，其中所述導電圖案之寬度取決於所述阻障層圖案之厚度，且所述非氧化部的上表面低於所述第一層間絕緣層的上表面。
2. 如申請專利範圍第1項所述之半導體元件，其中所述導電圖案之所述寬度小於所述開口之寬度。
3. 如申請專利範圍第1項所述之半導體元件，其中延伸出所述開口之所述氧化部厚於配置於所述開口內之氧化部。
4. 如申請專利範圍第1項所述之半導體元件，其中所述氧化部之寬度實質上相同於所述非氧化部之寬度。
5. 如申請專利範圍第1項所述之半導體元件，其中所述氧化部之寬度大於所述非氧化部之寬度。
6. 如申請專利範圍第1項所述之半導體元件，更包括配置於所述開口內之填充圖案，以使所述導電圖案配置於 所述阻障層圖案與所述填充圖案之間。
7. 如申請專利範圍第6項所述之半導體元件，其中所述導電圖案具有圓柱形狀。
8. 如申請專利範圍第1項所述之半導體元件，其中所述導電圖案包含鎢。
9. 如申請專利範圍第1項所述之半導體元件，其中所述阻障層圖案包含鈦或氮化鈦至少其中之一。
10. 如申請專利範圍第1項所述之半導體元件，其中所述阻障層圖案包含氮化物或氮氧化物至少其中之一。
11. 如申請專利範圍第1項所述之半導體元件，其中所述導電圖案之所述氧化部接觸相變隨機存取記憶體(PRAM)中之相變材料薄膜。
12. 如申請專利範圍第11項所述之半導體元件，其中所述阻障層圖案接觸配置於所述阻障層圖案之下的P-N二極體。
13. 如申請專利範圍第1項所述之半導體元件，其中所述導電圖案之所述氧化部接觸磁性隨機存取記憶體(MRAM)中之自由層圖案。
14. 如申請專利範圍第13項所述之半導體元件，其中所述阻障層圖案電性接觸配置於所述阻障層圖案之下的金屬氧化物半導體(MOS)電晶體。
15. 如申請專利範圍第1項所述之半導體元件，其中所述氧化部在平面圖中之橫截面積之大小小於所述開口在所述平面圖中之橫截面積之大小。
16. 如申請專利範圍第15項所述之半導體元件，其中所述氧化部在所述平面圖中之所述橫截面積之所述大小取決於所述阻障層圖案之所述橫截面積之所述大小。
17. 一種形成半導體元件之方法，所述方法包括：形成第一層間絕緣層於基板上；形成開口於所述第一層間絕緣層中，所述開口暴露出所述基板；形成阻障層圖案於所述開口內；形成導電圖案於所述開口內之所述阻障層圖案上；藉由氧化所述導電圖案而使所述導電圖案生長，以使所述導電圖案之一部分延伸出所述開口，其中所述導電圖案具有延伸出所述開口之氧化部以及位於所述開口內之非氧化部；以及形成第二層間絕緣層於所述第一層間絕緣層上並環繞所述氧化部，其中所述非氧化部的上表面低於所述第一層間絕緣層的上表面。
18. 如申請專利範圍第17項所述之形成半導體元件之方法，其中生長所述導電圖案包括在400℃至600℃之溫度下於氧氣氣氛中執行快速熱退火(RTA)製程達一分鐘至10分鐘。
19. 如申請專利範圍第17項所述之形成半導體元件之方法，其中生長所述導電圖案包括藉由施加20瓦至100瓦之功率而於氧氣氣氛中執行電漿處理達一分鐘至10分 鐘。
20. 如申請專利範圍第17項所述之形成半導體元件之方法，其中生長是等向性地執行或非等向性地執行。
21. 如申請專利範圍第17項所述之形成半導體元件之方法，更包括在所述導電圖案之氧化部周圍提供氮氣氣氛。
22. 如申請專利範圍第17項所述之形成半導體元件之方法，更包括在所述開口內形成填充圖案，以使所述導電圖案配置於所述填充圖案與所述阻障層圖案之間。
23. 一種半導體元件，包括：基板；具有開口之絕緣層，配置於所述基板上；金屬圖案，配置於所述基板上；以及金屬氧化物圖案，配置於所述金屬圖案上及所述開口內，其中所述金屬氧化物圖案之橫截面積小於所述金屬圖案之橫截面積，所述絕緣層環繞所述金屬氧化物圖案，且所述金屬圖案的上表面低於所述絕緣層的上表面。
24. 如申請專利範圍第23項所述之半導體元件，其中所述金屬圖案包含鎢。
25. 如申請專利範圍第23項所述之半導體元件，其中接觸所述金屬氧化物圖案的所述金屬圖案之部分是凹陷的，且所述凹陷部接納所述金屬氧化物圖案之突出部。
26. 如申請專利範圍第23項所述之半導體元件，其中在所述金屬氧化物圖案與所述絕緣層之間配置有間隙壁。
27. 如申請專利範圍第23項所述之半導體元件，其中所述金屬圖案配置於P-N二極體上。
28. 如申請專利範圍第23項所述之半導體元件，其中所述金屬圖案電性連接至MOS電晶體。
29. 如申請專利範圍第23項所述之半導體元件，其中所述金屬氧化物圖案接觸MRAM之自由層圖案。
30. 如申請專利範圍第23項所述之半導體元件，其中所述金屬氧化物圖案接觸PRAM之相變材料薄膜。
31. 如申請專利範圍第30項所述之半導體元件，其中在所述相變材料薄膜與所述絕緣層之間配置有間隙壁。
32. 如申請專利範圍第30項所述之半導體元件，其中所述相變材料薄膜之頂部部分所具有之寬度寬於所述相變材料之底部部分之寬度。
33. 一種形成半導體元件之方法，所述方法包括：形成金屬圖案於基板上；形成絕緣層於所述金屬圖案上；形成穿過所述絕緣層之開口，所述開口暴露出所述金屬圖案之一部分；以及氧化所述金屬圖案之所述暴露部分，以形成金屬氧化物圖案於所述開口中，其中所述絕緣層環繞所述金屬氧化物圖案，且所述金屬圖案的上表面低於所述絕緣層的上表面。
34. 如申請專利範圍第33項所述之形成半導體元件之方法，其中所述金屬氧化物圖案接觸MRAM之自由層。
35. 如申請專利範圍第34項所述之形成半導體元件之方法，其中所述金屬圖案電性接觸所述MRAM之MOS電晶體。
36. 如申請專利範圍第33項所述之形成半導體元件之方法，其中所述金屬氧化物圖案接觸PRAM之相變薄膜。
37. 如申請專利範圍第36項所述之形成半導體元件之方法，其中所述金屬圖案接觸所述PRAM之P-N二極體。
38. 如申請專利範圍第33項所述之形成半導體元件之方法，其中所述金屬氧化物圖案之寬度小於所述金屬圖案之寬度。
39. 一種半導體元件，包括：第一絕緣層，配置於基板上，第二絕緣層，配置於所述第一絕緣層上，所述第二絕緣層包含開口；第三絕緣層，配置於所述第二絕緣層上；第四絕緣層，配置於所述第三絕緣層上；記憶體儲存元件，配置於所述第四絕緣層上；以及導電圖案，用於加熱所述記憶體儲存元件，所述導電圖案包含金屬圖案及金屬氧化物圖案，其中所述金屬圖案配置於所述第二絕緣層之所述開口中，所述金屬氧化物圖案配置於所述第三絕緣層中，所述導電圖案之寬度小於所述開口之寬度，且所述金屬圖案的上表面低於所述第二絕緣層的上表面。
40. 如申請專利範圍第39項所述之半導體元件，更包 括配置於所述第一絕緣層中之MOS電晶體以及配置於所述第四絕緣層中之MRAM之自由層圖案。
41. 如申請專利範圍第39項所述之半導體元件，更包括配置於所述第一絕緣層中之P-N二極體以及配置於所述第四絕緣層中之相變薄膜。
42. 如申請專利範圍第39項所述之半導體元件，其中所述金屬氧化物圖案之頂面是與所述第三絕緣層之頂面配置於同一平面上。
43. 如申請專利範圍第39項所述之半導體元件，更包括配置於所述金屬圖案與所述第二絕緣層之間的金屬阻障圖案。
44. 如申請專利範圍第43項所述之半導體元件，其中所述金屬阻障圖案之頂面是與所述第二絕緣層之頂面配置於同一平面上。
45. 如申請專利範圍第39項所述之半導體元件，其中所述第三絕緣層之頂面配置成高於所述金屬圖案之頂面。
46. 如申請專利範圍第43項所述之半導體元件，其中所述金屬圖案之頂面配置成低於所述金屬阻障圖案之頂面。