JP5964573B2 - 磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法 - Google Patents

磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法 Download PDF

Info

Publication number
JP5964573B2
JP5964573B2 JP2011260388A JP2011260388A JP5964573B2 JP 5964573 B2 JP5964573 B2 JP 5964573B2 JP 2011260388 A JP2011260388 A JP 2011260388A JP 2011260388 A JP2011260388 A JP 2011260388A JP 5964573 B2 JP5964573 B2 JP 5964573B2
Authority
JP
Japan
Prior art keywords
insulating layer
magnetic
tunnel junction
etching
layer pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011260388A
Other languages
English (en)
Other versions
JP2012119684A (ja
Inventor
喜珠 申
喜珠 申
峻昊 鄭
峻昊 鄭
將銀 李
將銀 李
世忠 ▲呉▼
世忠 ▲呉▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2012119684A publication Critical patent/JP2012119684A/ja
Application granted granted Critical
Publication of JP5964573B2 publication Critical patent/JP5964573B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/902Specified use of nanostructure
    • Y10S977/932Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/933Spintronics or quantum computing
    • Y10S977/935Spin dependent tunnel, SDT, junction, e.g. tunneling magnetoresistance, TMR

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明は、磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法に関するものである。
磁気メモリ(MRAM:Magnetic Random Access Memory)素子は、高速な書き込みと読み出し動作が可能であり、不揮発性特性を有する。このような特性によって磁気メモリ素子は新しい記憶素子として脚光を浴びている。
一般的には、磁気メモリ素子の単位セルは、データを保存する要素として磁気トンネル接合(MTJ:Magnetic Tunnel Junction)パターンを主に採用している。磁気トンネル接合パターンは、二つの強磁性層とその間に位置するトンネル絶縁層を含む。すなわち、磁化(magnetization)の方向が固定されている固定強磁性(pinned ferromagnetic)層と、固定強磁性層に対して磁化方向が平行(parallel)または反平行(anti−parallel)に変化する強磁性自由(free ferromagnetic)層と、及び固定強磁性層と自由強磁性層との間に配置されたトンネル絶縁層とを含む。
磁気トンネル接合パターンを形成するために磁性層を、物理的エッチングを利用してエッチングすると、エッチングによって発生する導電性の生成物が磁気トンネル接合パターンの側壁に付着する。このように磁気トンネル接合パターンの側壁に付着した導電性のエッチング生成物によって磁気トンネル接合パターンが短絡する問題がある。
本発明が解決しようとする課題は、磁気トンネル接合構造体の短絡を防止し、抵抗特性を改善できる磁気トンネル接合構造体の製造方法を提供することにある。
本発明が解決しようとする他の課題は、磁気トンネル接合構造体の短絡を防止し、抵抗特性を改善できる磁気メモリ素子の製造方法を提供することにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は、次の記載から当業者に明確に理解できるであろう。
前記技術的課題を達成するための本発明の磁気トンネル接合構造体の製造方法の一実施形態は、基板上に第1磁性層、トンネル絶縁層、及び第2磁性層を順次に積層して磁気トンネル接合層を形成し、前記第2磁性層上にマスクパターンを形成し、少なくとも1回のエッチング工程と少なくとも1回の酸化工程を複数回行い、磁気トンネル接合層パターン及び前記磁気トンネル接合層パターンの少なくとも一つの側壁上に側壁絶縁層パターンを形成し、前記少なくとも一つのエッチング工程は、不活性ガスと前記マスクパターンを利用して前記磁気トンネル接合層の一部をエッチングする第1エッチング工程を含み、前記少なくとも一つの酸化工程は、前記磁気トンネル接合層のエッチング面に付着した第1エッチング生成物を酸化する第1酸化工程を含む。
前記他の技術的課題を達成するための本発明の磁気メモリ素子の製造方法の一実施形態は、前記第1層間絶縁層上に第1磁性層、トンネル絶縁層、及び第2磁性層を順次に積層して磁気トンネル接合層を形成し、前記第2磁性層上にマスクパターンを形成し、少なくとも一つのエッチング工程及び少なくとも一つの酸化工程を複数回行い、磁気トンネル接合層パターン及び前記磁気トンネル接合層パターンの少なくとも一つの側壁上に側壁絶縁層パターンを形成し、前記少なくとも一つのエッチング工程は、不活性ガスと前記マスクパターンを利用して前記磁気トンネル接合層の一部をエッチングする第1エッチング工程を含み、前記少なくとも一つの酸化工程は、前記磁気トンネル接合層のエッチング面に付着した第1エッチング生成物を酸化する第1酸化工程を含む。
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
本発明の一実施形態による磁気トンネル接合構造体の断面図である。 本発明の一実施形態による磁気メモリ素子の断面図である。 本発明の他の実施形態による磁気メモリ素子の断面図である。 本発明のまた他の実施形態による磁気メモリ素子の断面図である。 本発明の一実施形態による磁気トンネル接合構造体の製造方法を順に示す断面図である。 本発明の一実施形態による磁気トンネル接合構造体の製造方法を順に示す断面図である。 本発明の一実施形態による磁気トンネル接合構造体の製造方法を順に示す断面図である。 本発明の一実施形態による磁気トンネル接合構造体の製造方法を順に示す断面図である。 本発明の一実施形態による磁気トンネル接合構造体の製造方法を順に示す断面図である。 本発明の一実施形態による磁気メモリ素子の製造方法を順に示す断面図である。 本発明の一実施形態による磁気メモリ素子の製造方法を順に示す断面図である。 本発明の一実施形態による磁気メモリ素子の製造方法を順に示す断面図である。 本発明の一実施形態による磁気メモリ素子の製造方法を順に示す断面図である。 本発明の一実施形態による磁気メモリ素子の製造方法を順に示す断面図である。 本発明の他の実施形態による磁気メモリ素子の製造方法の中間段階を示す断面図である。 本発明のまた他の実施形態による磁気メモリ素子の製造方法の中間段階を示す断面図である。
本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。図面において層及び領域のサイズ及び相対的なサイズは説明の明瞭性のために誇張することがある。
なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものとする。
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む(comprises)」および/または「含む(comprising)」は、言及した構成要素、段階、動作、および/または素子は、一つ以上の他の構成要素、段階、動作、および/または素子の存在または追加を排除しない。
第1、第2等が、多様な構成要素を説明するために使用される。しかしながら、これらの構成要素は、これらの用語によって制限されないことはもちろんである。これらの用語は単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第1構成要素は、本発明の技術的思想内で第2素子、第2構成要素であり得ることはもちろんである。
本明細書で記述する実施形態は本発明の概略図の平面図および断面図を参照して説明する。したがって、製造技術および/または許容誤差などによって例示図の形態を変形することがある。したがって、本発明の実施形態は、図示する特定の形態に制限されず、製造プロセスにより生成される形態の変化も含む。したがって、図面で例示する領域は概略的な属性を有し、図面で例示する領域の形態は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。
他に定義されなければ、本明細書で使用されるすべての用語(技術および科学的用語を含む)は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
図1は、本発明の一実施形態による磁気トンネル接合構造体の断面図である。
図1を参照すると、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)構造体10は、基板100上に順次に積層された第1磁性層パターン110、トンネル絶縁層パターン120、及び第2磁性層パターン130を含む磁気トンネル接合層パターン140及び磁気トンネル接合層パターン140の側壁上に形成された側壁絶縁層パターン150を含む。
第1磁性層パターン110及び第2磁性層パターン130のうち片方は磁化方向が固定されている固定強磁性(pinned ferromagnetic)層パターンであり、他方は磁気トンネル接合層パターン140に印加される電流の方向に応じて磁化方向が変化する自由強磁性(free ferromagnetic)層パターンであり得る。第1磁性層パターン110及び第2磁性層パターン130は、コバルト鉄(CoFe)、ニッケル鉄(NiFe)、またはコバルト鉄ボロン(CoFeB)などを利用して形成される。
トンネル絶縁層パターン120は、アルミニウム酸化物またはマグネシウム酸化物などで形成される。
側壁絶縁層パターン150は、磁気トンネル接合層パターン140の側壁に形成されており、前記側壁と接触して形成される。側壁絶縁層パターン150は、磁気トンネル接合層パターン140を形成するエッチング工程の際に発生し、磁気トンネル接合層パターン140の側壁に付着した生成物を酸化させて形成される。したがって、側壁絶縁層パターン150は、磁気トンネル接合層パターン140を形成する物質の酸化物で形成される。後述するが、磁気トンネル接合層パターン140は少なくとも2回以上、すなわち複数のエッチング工程により形成され、側壁絶縁層パターン150は、それぞれのエッチング工程後で行われた複数の酸化工程により形成される。
図2は、本発明の一実施形態による磁気メモリ素子の断面図である。
図2に図示する磁気メモリ(MRAM:Magnetic Random Access Memory)素子は、STT(Spin Transfer Torque)磁気メモリ素子である。STT磁気メモリ素子は、スピン向きが揃った高密度の電流が磁性体に入射する場合、磁性体の磁化方向が電流のスピン方向と一致しなければ、電流のスピン方向に揃えようとする現象を利用する。STT磁気メモリ素子は、ディジット(digit)ラインを必要としないため、磁気メモリ素子の小型化が可能である。
図2を参照すると、基板200の一定領域にアクセス素子が配置される。基板200は、シリコン基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板またはディスプレイ用ガラス基板などであり得、SOI(Semiconductor On Insulator)基板であり得る。前記アクセス素子はMOSトランジスタであり得る。この場合、アクセストランジスタは、基板200の一定領域に形成された素子分離層201によって限定される活性領域に配置される。具体的には、前記アクセストランジスタは、前記活性領域内に配置され、互いに離隔したソース領域203及びドレーン領域202を含み、ソース領域203とドレーン領域202との間のチャンネル領域の上部に形成されたゲート電極212を含み得る。ゲート電極212は、前記活性領域の上部を横切るように延び、ワードラインの役割を果たす。ゲート電極212は、ゲート絶縁層211により前記活性領域から絶縁される。
前記アクセストランジスタを有する基板200の上部に第1層間絶縁層210が形成され、ソース領域203に対応する第1層間絶縁層210の一定領域上にソースライン221が配置される。ソースライン221はゲート電極212と同一な方向に延びるように形成される。図2では、隣接するアクセストランジスタ間にソース領域203を共有するものを図示しているが、本発明はこれに限定されなく、隣接するアクセストランジスタ間にソース領域203及びドレーン領域202を共有しないこともある。
第1層間絶縁層210内にはソースライン221とソース領域203を電気的に接続するソースラインコンタクトプラグ215及びドレーン領域202上に形成されたランディングコンタクトプラグ214が形成される。
ソースライン221が配置された第1層間絶縁層210上には第2層間絶縁層220が形成される。第2層間絶縁層220内にはドレーン領域202上に形成されたランディングコンタクトプラグ214と電気的に接続される下部電極コンタクトプラグ222が形成される。
第2層間絶縁層220上に磁気トンネル接合層パターン140及び側壁絶縁層パターン150を含む磁気トンネル接合構造体10が配置される。磁気トンネル接合層パターン140は、第2層間絶縁層220上に順次に積層された第1磁性層パターン110、トンネル絶縁層パターン120、及び第2磁性層パターン130を含む。磁気トンネル接合構造体10は、図1に図示する本発明の一実施形態による磁気トンネル接合構造体10と同一であるため、具体的な説明は省略する。
磁気トンネル接合層パターン140とドレーン領域202は、ランディングコンタクトプラグ214及び下部電極コンタクトプラグ222を介して電気的に接続される。
磁気トンネル接合構造体10が配置された基板200上に第3層間絶縁層240が形成される。第3層間絶縁層240上にゲート電極212と交差するようにビットライン250が配置される。ビットライン250と磁気トンネル接合層パターン140は上部電極コンタクトプラグ241を介して電気的に接続される。
第1層間絶縁層210、第2層間絶縁層220及び第3層間絶縁層240は、例えば、シリコン酸化層またはシリコン酸窒化層などで形成される。ランディングコンタクトプラグ214、ソースラインコンタクトプラグ215、ソースライン221、下部電極コンタクトプラグ222、上部電極コンタクトプラグ241、ビットライン250は、例えば、W、Ru、Ta、Cu、Al、またはドーピングされたポリシリコンなどを利用して形成することができる。
ビットライン250上には周辺回路部(図示せず)の回路との電気的接続のための金属配線がさらに形成されることもある。
図3は、本発明の他の実施形態による磁気メモリ素子の断面図である。
図3を参照すると、本発明の他の実施形態による磁気メモリ素子が図2に図示する本発明の一実施形態による磁気メモリ素子と違う点は、側壁絶縁層パターン150上に側壁保護層パターン230がさらに形成されたことである。側壁保護層パターン230は、磁気トンネル接合構造体10の周囲に位置する第2層間絶縁層220の一部をエッチングして発生する生成物が側壁絶縁層パターン150上に付着して形成される。磁気トンネル接合構造体10の周囲に位置する第2層間絶縁層220の一定領域にはリセスが形成される。側壁保護層パターン230は、側壁絶縁層パターン150に接触して形成される。
図4は、本発明のまた他の実施形態による磁気メモリ素子の断面図である。
図4を参照すると、本発明のまた他の実施形態による磁気メモリ素子が図2に図示する本発明の一実施形態による磁気メモリ素子と違う点は、第2層間絶縁層220及び磁気トンネル接合構造体10に沿ってコンフォーマルに(conformally)形成された保護層260をさらに含むことある。
図1及び図5〜図9を参照して本発明の一実施形態による磁気トンネル接合構造体の製造方法について説明する。図5〜図9は、本発明の一実施形態による磁気トンネル接合構造体の製造方法を順に示す断面図である。
図5を参照すると、基板100上に第1磁性層111、トンネル絶縁層121、及び第2磁性層131を順次に積層して磁気トンネル接合層141を形成する。第1磁性層111及び第2磁性層131は、コバルト鉄(CoFe)、ニッケル鉄(NiFe)、またはコバルト鉄ボロン(CoFeB)などを利用して形成され、トンネル絶縁層121はアルミニウム酸化物またはマグネシウム酸化物などで形成され得る。第2磁性層131の一定領域上にマスクパターン300を形成する。
図6を参照すると、マスクパターン300をエッチングマスクパターンとして利用して磁気トンネル接合層141の一部、例えば、第2磁性層131の一部をエッチングする第1エッチング工程を行う。磁気トンネル接合層141をエッチングするため、不活性ガスを使用する物理的エッチング(physical etch)を利用する。
不活性ガスを使用する物理的エッチングを利用して磁気トンネル接合層141をエッチングすると、エッチングによって除去される磁気トンネル接合層141を構成する物質の一部が磁気トンネル接合層141のエッチング面に付着する。すなわち、第1エッチング工程から発生する生成物151が磁気トンネル接合層141のエッチング面に付着する。
図6及び図7を参照すると、磁気トンネル接合層141のエッチング面に付着した生成物151を酸化させる第1酸化工程を行う。第1酸化工程によって磁気トンネル接合層141のエッチング面に付着した生成物151は絶縁特性を有する側壁絶縁層パターン150を形成することに使用される。
図7及び図8を参照すると、第1エッチング工程によってエッチングされない磁気トンネル接合層141の一部をエッチングする第2エッチング工程を行う。第2エッチング工程では、例えば、第2磁性層131の残り部分、トンネル絶縁層121、及び第1磁性層111の一部がエッチングされ得る。第2エッチング工程で第2磁性層131を使用して第2磁性層パターン130を形成し、トンネル絶縁層121を使用してトンネル絶縁層パターン120を形成する。第2エッチング工程から発生する生成物も磁気トンネル接合層のエッチング面、例えば、第2磁性層パターン130の側壁、トンネル絶縁層パターン120の側壁、及びエッチングされた第1磁性層111の側壁に付着する。
続いて第2エッチング工程から発生して磁気トンネル接合層のエッチング面に付着した生成物を酸化させる第2酸化工程を行い、第2磁性層パターン130の側壁、トンネル絶縁層パターン120の側壁、及びエッチングされた第1磁性層111の側壁まで側壁絶縁層パターン150が形成される。
図8及び図9を参照すると、第2エッチング工程によってエッチングされない磁気トンネル接合層の残部をエッチングする第3エッチング工程を行う。第3エッチング工程で第1磁性層111を使用して第1磁性層パターン110を形成する。第1磁性層パターン110、トンネル絶縁層パターン120、及び第2磁性層パターン130は磁気トンネル接合層パターン140を形成する。第3エッチング工程から発生する生成物も磁気トンネル接合層のエッチング面、すなわち磁気トンネル接合層パターン140の側壁に付着する。
続いて第3エッチング工程から発生して磁気トンネル接合層パターン140のエッチング面に付着した生成物を酸化させる第3酸化工程を行い、エッチングされた第1磁性層パターン110の側壁にも側壁絶縁層パターン150が形成されるようにする。
前述した第1エッチング工程〜第3エッチング工程は、不活性ガスを使用する物理的エッチングを利用するが、不活性ガスとしてはNHガスを利用することができ、NHガスにCOガスまたはSFガスなどが混合したガスを利用することもできる。
前記第1酸化工程〜第3酸化工程は、ラジカル(radical)酸化工程またはプラズマ(plasma)酸化工程を利用することができる。また前記第1酸化工程〜第3酸化工程は、200W以下の電力を利用して行うことができる。
本実施形態では、磁気トンネル接合層(図5の141)の一部のみをエッチングするエッチング工程後、前記エッチング工程によって生成されて磁気トンネル接合層141のエッチング面に付着したエッチング生成物を酸化する酸化工程を直ちに行い、前記酸化工程後でエッチングされない磁気トンネル接合層141の一部をエッチングするまた他のエッチング工程及び前記また他のエッチング工程によって発生する生成物を酸化するまた他の酸化工程を行う。すなわち、エッチング工程及び前記エッチング工程後の酸化工程を含むエッチング及び酸化工程セットを複数回行う。本実施形態では、前記エッチング及び酸化工程セットを複数回行うため、それぞれの酸化工程の酸化率(oxidation rate)を調節することができる。酸化工程を高電力で行う場合、磁気トンネル接合層パターン(図9の140)、特に絶縁層パターン(図9の120)が損傷を受けることがある。しかし、本実施形態では、磁気トンネル接合層(図5の141)の一部のみをエッチングするエッチング工程後、前記エッチング工程によってのみ発生した生成物(図5の151)のみを酸化する酸化工程を行うことによって磁気トンネル接合層パターン(図9の140)、特に絶縁層パターン(図9の120)が損傷しない低電力、すなわち、200W以下の電力を利用してそれぞれの酸化工程を行うことができる。これに対し、磁気トンネル接合層(図5の141)を1回のエッチング工程によりパターニングした後に前記エッチング工程から発生した生成物を1回の酸化工程により酸化する場合には200Wを超える高電力を利用して酸化工程を行わなければならないため、前記酸化工程により磁気トンネル接合層パターン(図9の140)、特に絶縁層パターン(図9の120)が損傷を受けることがある。
また、それぞれのエッチング工程後で行われるそれぞれの酸化工程はエッチング工程とインサイチュ(in−situ)で行う。前記エッチング工程及び前記酸化工程をインサイチュで行う場合、空気によって磁気トンネル接合構造体が腐食(corrosion)あるいは劣化現象を防止することができる。
例えば、トンネル絶縁層(図5の121)は、1回のエッチング工程によってエッチングされることが好ましい。すなわち、それぞれのエッチング工程がトンネル絶縁層121内で終了しないようにする。仮に、n番目のエッチング工程がトンネル絶縁層121の一部のみをエッチングした状態で終了すると、トンネル絶縁層121の一部はn番目の酸化工程中に露出し得る。この場合、n番目の酸化工程によってトンネル絶縁層121の特性が劣化され得る。したがって、酸化工程の際、トンネル絶縁層121が露出しないようにするためにトンネル絶縁層121は、1回のエッチング工程によってエッチングされることが好ましい。
磁気トンネル接合層(図5の141)のエッチング工程の際に発生するエッチング生成物は導電性を有している。しかし、このような生成物が磁気トンネル接合層パターン(図9の140)の側壁に付着すると、磁気トンネル接合層パターン140の抵抗分布特性を劣化させる。しかし、本実施形態では、このようなエッチング生成物を酸化させて側壁絶縁層パターン(図9の150)を形成することによって、磁気トンネル接合層パターン140の第1磁性層パターン110と第2磁性層パターン130と間の短絡を防止することができる。また、磁気トンネル接合層パターン140の抵抗分布特性の劣化を防止することができ、磁気トンネル接合層パターン140の第1磁性層パターン110と第2磁性層パターン130との間の短絡を防止するための追加のキャッピング層または保護層を形成する必要がないため、工程単純化及びコスト削減の効果がある。
一方、本実施形態では、エッチング及び酸化工程のセットを3回行い、磁気トンネル接合構造体を形成することについて説明したが、本発明はこれに限定されなく、2回あるいは4回以上で行い、磁気トンネル接合構造体を形成できることはもちろんである。
図9及び図1を参照すると、マスクパターン300を除去して磁気トンネル接合構造体10を完成させる。
図2及び図10〜図14を参照して本発明の一実施形態による磁気メモリ素子の製造方法について説明する。図10〜図14は、本発明の一実施形態による磁気メモリ素子の製造方法を順に示す断面図である。
図10を参照すると、基板200内に例えば、STI(Shallow Trench Isolation)法を利用して活性領域を定義する素子分離層201を形成する。活性領域上にゲート絶縁層211及びゲート電極212を形成する。ゲート電極212によって露出された基板200の活性領域に不純物を注入してソース領域203及びドレーン領域202を形成する。
続いて、ゲート電極212が形成された基板200上に第1層間絶縁層210を形成する。ドレーン領域202及びソース領域203の一定領域を露出させるように第1層間絶縁層210の一定領域をエッチングしてコンタクトホールを形成した後、前記コンタクトホールを充填するランディングコンタクトプラグ214及びソースラインコンタクトプラグ215を形成する。
続いて、ソースラインコンタクトプラグ215上にソースラインコンタクトプラグ215と電気的に接続されるソースライン221を形成する。ソースライン221が形成された基板200の全面上に第2層間絶縁層220を形成する。
続いて、ランディングコンタクトプラグ214の一定領域を露出させるように第2層間絶縁層220の一定領域を除去してコンタクトホールを形成した後に、前記コンタクトホールを充填する下部電極コンタクトプラグ222を形成する。
続いて、下部電極コンタクトプラグ222が形成された基板200上に第1磁性層111、トンネル絶縁層121、及び第2磁性層131を順次に積層して磁気トンネル接合層141を形成する。第2磁性層131の一定領域上にマスクパターン300を形成する。
図11〜図14を参照すると、図6〜図9のようにマスクパターン300をエッチングマスクパターンとして利用して磁気トンネル接合層141の一部をエッチングするエッチング工程、及び前記エッチング工程によって発生した生成物151を酸化する酸化工程を含むエッチング及び酸化工程のセットを複数回、例えば3回行い、磁気トンネル接合層パターン140及び磁気トンネル接合層パターン140の側壁に形成される側壁絶縁層パターン150を形成する。
図14及び図2を参照すると、マスクパターン300を除去した後に、磁気トンネル接合構造体10が形成された基板200上に第3層間絶縁層240を形成する。続いて、第2磁性層パターン130の一部を露出するように第3層間絶縁層240の一部を除去してコンタクトホールを形成した後、前記コンタクトホールを充填する上部電極コンタクトプラグ241を形成する。続いて第3層間絶縁層240上にゲート電極212と交差するビットライン250を形成する。
図3及び図10〜図15を参照して本発明の他の実施形態による磁気メモリ素子の製造方法について説明する。図15は、本発明の他の実施形態による磁気メモリ素子の製造方法の中間段階を示す断面図である。
図10〜図14で言及したように第2層間絶縁層220上に磁気トンネル接合構造体10を形成する。
図15を参照すると、磁気トンネル接合構造体10をエッチングマスクパターンとして利用して磁気トンネル接合構造体10の周囲に位置する第2層間絶縁層220の一部をエッチングする。前記エッチングは、不活性ガスを利用する物理的エッチングを利用する。第2層間絶縁層220を、不活性ガスを利用して物理的エッチングを行い、エッチングによって除去される第2層間絶縁層220の物質の一部が側壁絶縁層パターン150上に付着し、これによって側壁絶縁層パターン150上に側壁保護層パターン230を形成する。第2層間絶縁層220は、シリコン酸化物またはシリコン酸化物などのような絶縁物質で形成されるため、第2層間絶縁層220のエッチングによって発生するエッチング生成物で形成された側壁保護層パターン230も絶縁特性を有する。
一方、側壁保護層パターン230を形成した後、側壁保護層パターン230をさらに強固に形成するために酸素ガスを利用するアッシング(ashing)工程または酸素プラズマ処理をさらに行うこともできる。
続いて、図15及び図3を参照すると、マスクパターン300を除去した後、磁気トンネル接合構造体10及び側壁保護層パターン230が形成された基板200上に第3層間絶縁層240、上部電極コンタクトプラグ241、及びビットライン250を形成する。
図4、図10〜図14、及び図16を参照して本発明のまた他の実施形態による磁気メモリ素子の製造方法について説明する。図16は、本発明のまた他の実施形態による磁気メモリ素子の製造方法の中間段階を示す断面図である。
図10〜図14で言及したように第2層間絶縁層220上に磁気トンネル接合構造体10を形成する。
図16を参照すると、第2層間絶縁層220及び磁気トンネル接合構造体10に沿ってコンフォーマルに(conformally)保護層260を形成する。保護層260は、シリコン酸化層、シリコン酸窒化層、またはシリコン窒化層などを利用して形成することができる。
続いて、図16及び図4を参照すると、磁気トンネル接合構造体10及び保護層260が形成された基板200上に第3層間絶縁層240、上部電極コンタクトプラグ241、及びビットライン250を形成する。
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明は、前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造されることができ、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定なものではないと理解しなければならない。
10 磁気トンネル接合構造体
100 基板
120 トンネル絶縁層パターン
121 トンネル絶縁層
140 磁気トンネル接合層パターン
141 磁気トンネル接合層
150 側壁絶縁層パターン
151 生成物
200 基板
201 素子分離層
202 ドレーン領域
203 ソース領域
211 ゲート絶縁層
212 ゲート電極
214 ランディングコンタクトプラグ
215 ソースラインコンタクトプラグ
221 ソースライン
222 下部電極コンタクトプラグ
230 側壁保護層パターン
241 上部電極コンタクトプラグ
250 ビットライン
260 保護層
300 マスクパターン

Claims (9)

  1. 基板上にコンタクトプラグを含む第1層間絶縁層を形成し、
    前記第1層間絶縁層上に第1磁性層、トンネル絶縁層、及び第2磁性層を順次に積層して磁気トンネル接合層を形成し、
    前記第2磁性層上にマスクパターンを形成し、
    少なくとも一つのエッチング工程及び少なくとも一つの酸化工程を複数回行い、磁気トンネル接合層パターン及び前記磁気トンネル接合層パターンの少なくとも一つの側壁上に側壁絶縁層パターンを形成し、
    前記少なくとも一つのエッチング工程は、不活性ガスと前記マスクパターンを利用して前記磁気トンネル接合層の一部をエッチングする第1エッチング工程を含み、
    前記少なくとも一つの酸化工程は、前記磁気トンネル接合層のエッチング面に付着した第1エッチング生成物を酸化させる第1酸化工程を含み、
    前記磁気トンネル接合層パターン及び前記側壁絶縁層パターンを形成した後、
    前記側壁絶縁層パターンを利用して前記側壁絶縁層パターン周囲の前記第1層間絶縁層の一部をエッチングして前記側壁絶縁層パターン上に側壁保護層パターンを形成することをさらに含む磁気メモリ素子の製造方法。
  2. 前記第1層間絶縁層の一部をエッチングすることは、不活性ガスを利用することを含む請求項に記載の磁気メモリ素子の製造方法。
  3. 前記側壁保護層パターンを形成した後、
    前記側壁保護層パターンにアッシング(ashing)工程を行うことをさらに含み、
    前記アッシング工程は、酸素ガスまたは酸素プラズマを利用した少なくとも一つの処理を含む請求項に記載の磁気メモリ素子の製造方法。
  4. 前記第1層間絶縁層、前記磁気トンネル接合層パターン、及び前記側壁絶縁層パターン上にコンフォーマルに保護層を形成することをさらに含む請求項に記載の磁気メモリ素子の製造方法。
  5. 前記コンタクトプラグと前記第1磁性層が互いに直接接触している請求項に記載の磁気メモリ素子の製造方法。
  6. 前記第1層間絶縁層上に第2層間絶縁層形成し、
    前記第2層間絶縁層上にビットラインを形成することをさらに含む請求項に記載の磁気メモリ素子の製造方法。
  7. 前記不活性ガスはNHガスを含む請求項に記載の磁気メモリ素子の製造方法。
  8. 前記酸化工程は、200W以下の電力を利用して行われる請求項に記載の磁気メモリ素子の製造方法。
  9. 前記少なくとも一つのエッチング工程は、少なくとも2回のエッチング工程を含み、
    前記トンネル絶縁層は、前記少なくとも2回のエッチング工程のうち一つによってエッチングされる請求項に記載の磁気メモリ素子の製造方法。
JP2011260388A 2010-11-29 2011-11-29 磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法 Active JP5964573B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100119756A KR20120058113A (ko) 2010-11-29 2010-11-29 자기 터널 접합 구조체의 제조 방법 및 이를 이용하는 자기 메모리 소자의 제조 방법
KR10-2010-0119756 2010-11-29

Publications (2)

Publication Number Publication Date
JP2012119684A JP2012119684A (ja) 2012-06-21
JP5964573B2 true JP5964573B2 (ja) 2016-08-03

Family

ID=46092466

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011260388A Active JP5964573B2 (ja) 2010-11-29 2011-11-29 磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法

Country Status (5)

Country Link
US (1) US8796042B2 (ja)
JP (1) JP5964573B2 (ja)
KR (1) KR20120058113A (ja)
CN (1) CN102479918B (ja)
TW (1) TWI533352B (ja)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059398B2 (en) 2012-08-03 2015-06-16 Applied Materials, Inc. Methods for etching materials used in MRAM applications
TWI517463B (zh) * 2012-11-20 2016-01-11 佳能安內華股份有限公司 磁阻效應元件之製造方法
KR102257931B1 (ko) * 2013-03-15 2021-05-28 인텔 코포레이션 내장된 자기 터널 접합을 포함하는 로직 칩
US8987846B2 (en) 2013-03-22 2015-03-24 Yoshinori Kumura Magnetic memory and manufacturing method thereof
US9203015B2 (en) 2013-03-22 2015-12-01 Hisanori Aikawa Magnetic storage device
KR20160073782A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9865806B2 (en) 2013-06-05 2018-01-09 SK Hynix Inc. Electronic device and method for fabricating the same
KR20160122915A (ko) 2015-04-14 2016-10-25 에스케이하이닉스 주식회사 전자 장치
KR20140142929A (ko) 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US10490741B2 (en) 2013-06-05 2019-11-26 SK Hynix Inc. Electronic device and method for fabricating the same
KR20150102302A (ko) 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20150036985A (ko) 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2015018885A (ja) 2013-07-10 2015-01-29 株式会社日立ハイテクノロジーズ プラズマエッチング方法
US9196825B2 (en) 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
US9123879B2 (en) 2013-09-09 2015-09-01 Masahiko Nakayama Magnetoresistive element and method of manufacturing the same
US9385304B2 (en) 2013-09-10 2016-07-05 Kabushiki Kaisha Toshiba Magnetic memory and method of manufacturing the same
US9231196B2 (en) 2013-09-10 2016-01-05 Kuniaki SUGIURA Magnetoresistive element and method of manufacturing the same
US9368717B2 (en) 2013-09-10 2016-06-14 Kabushiki Kaisha Toshiba Magnetoresistive element and method for manufacturing the same
WO2015136723A1 (en) * 2014-03-11 2015-09-17 Yasuyuki Sonoda Magnetic memory and method of manufacturing magnetic memory
JP6139444B2 (ja) * 2014-03-18 2017-05-31 株式会社東芝 磁気抵抗効果素子、磁気抵抗効果素子の製造方法及び磁気メモリ
US9142762B1 (en) 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102175471B1 (ko) 2014-04-04 2020-11-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9515166B2 (en) 2014-04-10 2016-12-06 Applied Materials, Inc. Selective atomic layer deposition process utilizing patterned self assembled monolayers for 3D structure semiconductor applications
US9287386B2 (en) 2014-06-19 2016-03-15 Applied Materials, Inc. Method for fabricating vertically stacked nanowires for semiconductor applications
KR102259870B1 (ko) 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
US9590174B2 (en) * 2014-10-08 2017-03-07 Kabushiki Kaisha Toshiba Magnetoresistive memory device and manufacturing method of the same
US10367137B2 (en) 2014-12-17 2019-07-30 SK Hynix Inc. Electronic device including a semiconductor memory having a variable resistance element including two free layers
US9640385B2 (en) 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
US9640756B2 (en) 2015-03-11 2017-05-02 Kabushiki Kaisha Toshiba Method for manufacturing magnetic memory
US9972775B2 (en) 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US9543511B2 (en) * 2015-03-12 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US10199572B2 (en) * 2015-05-27 2019-02-05 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
KR102399342B1 (ko) 2015-08-21 2022-05-19 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102411080B1 (ko) 2015-09-02 2022-06-21 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 자기 메모리 장치의 제조 방법
US20170069835A1 (en) * 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Method of manufacturing magnetoresistive memory device
CN105280809B (zh) * 2015-09-14 2018-03-27 华中科技大学 一种磁隧道结及其制备方法
US10580975B2 (en) * 2015-09-18 2020-03-03 Intel Corporation Spin transfer torque memory (STTM), methods of forming the same using volatile compound forming elements, and devices including the same
US9595451B1 (en) 2015-10-19 2017-03-14 Applied Materials, Inc. Highly selective etching methods for etching dielectric materials
US9653310B1 (en) 2015-11-11 2017-05-16 Applied Materials, Inc. Methods for selective etching of a silicon material
CN105552215A (zh) * 2015-12-03 2016-05-04 中电海康集团有限公司 一种磁阻式随机存储器的位元制造方法
US9831097B2 (en) 2015-12-18 2017-11-28 Applied Materials, Inc. Methods for selective etching of a silicon material using HF gas without nitrogen etchants
JP6841508B2 (ja) 2015-12-25 2021-03-10 国立大学法人東北大学 スピントロニクス素子
DE112016006556T5 (de) * 2016-03-07 2018-11-22 Intel Corporation Ansätze zum Einbetten von Spin-Hall-MTJ-Vorrichtungen in einen Logikprozessor und die daraus resultierenden Strukturen
US10490732B2 (en) * 2016-03-11 2019-11-26 Toshiba Memory Corporation Magnetic memory device with sidewall layer containing boron and manufacturing method thereof
CN107527994B (zh) * 2016-06-20 2020-10-23 上海磁宇信息科技有限公司 一种磁性隧道结双层侧墙及其形成方法
CN107623069B (zh) * 2016-07-14 2020-10-09 上海磁宇信息科技有限公司 一种刻蚀磁性隧道结及其底电极的方法
US10497578B2 (en) 2016-07-22 2019-12-03 Applied Materials, Inc. Methods for high temperature etching a material layer using protection coating
US10535390B2 (en) * 2016-12-06 2020-01-14 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
US10446607B2 (en) 2016-12-28 2019-10-15 GLOBALFOUNDARIES Singapore Pte. Ltd. Integrated two-terminal device with logic device for embedded application
EP3673522B1 (en) * 2017-08-23 2022-10-05 Everspin Technologies, Inc. Magnetoresistive bit fabrication by multi-step etching
US10585630B2 (en) * 2017-09-11 2020-03-10 Samsung Electronics Co., Ltd. Selectorless 3D stackable memory
SG11201807339WA (en) 2017-09-21 2020-04-29 Hitachi High Tech Corp Method for manufacturing magnetic tunnel junction element, and inductively coupled plasma processing apparatus
CN109560102A (zh) * 2017-09-26 2019-04-02 中电海康集团有限公司 Mram与其制作方法
US11189658B2 (en) 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10727075B2 (en) 2017-12-22 2020-07-28 Applied Materials, Inc. Uniform EUV photoresist patterning utilizing pulsed plasma process
US10714680B2 (en) * 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
CN110071214B (zh) * 2019-05-07 2022-03-15 江南大学 一种减小刻蚀产物侧壁再淀积的刻蚀方法
JP2021044359A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 磁気記憶装置
US11145808B2 (en) * 2019-11-12 2021-10-12 Applied Materials, Inc. Methods for etching a structure for MRAM applications
US11778921B2 (en) 2020-12-21 2023-10-03 International Business Machines Corporation Double magnetic tunnel junction device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3601690B2 (ja) * 1999-03-02 2004-12-15 松下電器産業株式会社 磁気抵抗効果素子とその製造方法、磁気抵抗効果型ヘッド、磁気記録装置、磁気抵抗効果メモリ素子
US6781173B2 (en) * 2002-08-29 2004-08-24 Micron Technology, Inc. MRAM sense layer area control
JP4618989B2 (ja) * 2003-02-18 2011-01-26 三菱電機株式会社 磁気記憶半導体装置
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
US6841484B2 (en) 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
JP2005079258A (ja) * 2003-08-29 2005-03-24 Canon Inc 磁性体のエッチング加工方法、磁気抵抗効果膜、および磁気ランダムアクセスメモリ
US7112454B2 (en) * 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
JP2005340260A (ja) 2004-05-24 2005-12-08 Sony Corp 磁性体層の加工方法および磁気記憶装置の製造方法
JP2006054229A (ja) * 2004-08-10 2006-02-23 Sony Corp 磁気抵抗効果装置およびその製造方法
JP5007509B2 (ja) * 2006-02-08 2012-08-22 ソニー株式会社 磁気記憶装置の製造方法
CA2644356A1 (en) * 2006-03-16 2007-09-27 Novartis Ag Heterocyclic organic compounds for the treatment of in particular melanoma
JP2007273493A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその製造方法
US7388771B2 (en) * 2006-10-24 2008-06-17 Macronix International Co., Ltd. Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
JP2008204588A (ja) * 2007-02-22 2008-09-04 Fujitsu Ltd 磁気ヘッドの製造方法
KR100943860B1 (ko) * 2007-12-21 2010-02-24 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
US8043732B2 (en) * 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier

Also Published As

Publication number Publication date
TWI533352B (zh) 2016-05-11
US8796042B2 (en) 2014-08-05
KR20120058113A (ko) 2012-06-07
TW201230142A (en) 2012-07-16
US20120135543A1 (en) 2012-05-31
CN102479918B (zh) 2016-03-16
JP2012119684A (ja) 2012-06-21
CN102479918A (zh) 2012-05-30

Similar Documents

Publication Publication Date Title
JP5964573B2 (ja) 磁気トンネル接合構造体の製造方法及びこれを利用する磁気メモリ素子の製造方法
KR102281557B1 (ko) 스페이서를 포함한 mram mtj 최상부 전극과 금속층간 계면을 위한 기술들
KR102297452B1 (ko) Mram mtj 상부 전극 대 비아 계면을 위한 기술
US9559294B2 (en) Self-aligned magnetoresistive random-access memory (MRAM) structure for process damage minimization
US9299745B2 (en) Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US10529919B2 (en) Method of manufacturing a magnetoresistive random access memory device using hard masks and spacers
TWI628817B (zh) 積體電路、磁阻式隨機存取記憶體單元及磁阻式隨機存取記憶體單元之形成方法
CN106356448B (zh) 用于磁隧道结器件的制造技术和相应的器件
CN108987427B (zh) 制造mram器件的方法及制造半导体芯片的方法
JP5072012B2 (ja) 半導体装置の製造方法
US20170069835A1 (en) Method of manufacturing magnetoresistive memory device
KR101159240B1 (ko) 반도체 소자 및 그 제조 방법
US20220093684A1 (en) Techniques for mram mtj top electrode to via interface
KR102674358B1 (ko) Mram 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141110

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151009

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160630

R150 Certificate of patent or registration of utility model

Ref document number: 5964573

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250