JP2008078417A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】ＦｅＲＡＭやＭＲＡＭ等の半導体記憶装置の側壁部のダメージを軽減し、キャパシタリーク電流を低減する。
【解決手段】半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備え、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８の表面近傍のハードマスクの側壁部２０が強誘電体膜１６の表面となす角度βよりも大きい半導体記憶装置及びその製造方法。
【選択図】図１
【解決手段】半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備え、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８の表面近傍のハードマスクの側壁部２０が強誘電体膜１６の表面となす角度βよりも大きい半導体記憶装置及びその製造方法。
【選択図】図１
Description
本発明は半導体記憶装置及びその製造方法に関し、特にキャパシタリークの少ない半導体記憶装置及びその製造方法に関する。
強誘電体メモリ（ＦｅＲＡＭ）の高集積化に伴って、１Ｍａｓｋ−１ＰＥＰ（ＰＥＰ：Ｐｈｏｔｏ Ｅｘｐｏｓｕｒｅ Ｐｒｏｃｅｓｓ）による一括加工強誘電体キャパシタ形成が必須となる。しかしながら、強誘電体キャパシタ材料、特に、白金（Ｐｔ）,イリジウム（Ｉｒ）等の貴金属で形成される電極材料の揮発性は著しく乏しいため、反応性イオンエッチング（ＲＩＥ）法による一括加工キャパシタ形成の際には、キャパシタ側壁に残渣が形成され、キャパシタリークが生じるという問題がある。
Ｐｔ, Ｒｕ, Ｉｒ, ＰＺＴ, ＨｆＯ2等のようなほとんどエッチングされない材料のエッチング方法、これらの材料を含む半導体集積回路及びその製造方法において、特に、Ｐｔ, Ｒｕ, Ｉｒ, ＰＺＴ, ＨｆＯ2等の材料の側壁を実質的に垂直にエッチングする点で有効な技術は、既に開示されている（例えば、特許文献１参照。）。
大量生産可能で、高信頼性を有する、スマートカード搭載用１．６Ｖ動作, ０．１８ミクロン, １Ｔ１Ｃ型ＦＲＡＭについては、既に開示されている（例えば、非特許文献１参照。）。非特許文献１においては、上部電極の堆積工程及びキャパシタエッチング工程を改善し、かつ新しいキャップ酸化膜の堆積方法を提供することによって、上部電極／強誘電体膜側壁部の界面ダメージを除去している。
米国特許第６,８３５,６６５号明細書
ジェイ・エイチ・キム他、"品質保証され、大量生産可能で、欠陥対策を備えた先端集積化技術による,スマートカード搭載用１．６Ｖ動作, ０．１８ミクロン, １Ｔ１Ｃ ＦＲＡＭ（Ｑｕａｌｉｔｙ Ａｓｓｕｒｅｄ Ｍａｓｓ Ｐｒｏｄｕｃｔｉｖｅ １.６Ｖ Ｏｐｅｒａｔｉｏｎａｌ ０．１８μｍ １Ｔ１Ｃ ＦＲＡＭ Ｅｍｂｅｄｄｅｄ Ｓｍａｒｔ Ｃａｒｄ ｗｉｔｈ Ａｄｖａｎｃｅｄ Ｉｎｔｅｇｒａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ａｇａｉｎｓｔ Ｄｅｆｅｃｔｉｖｅｓ）"、２００５年インターナショナル・エレクトロン・デバイス・ミーティング（ＩＥＤＭ）、米国電気電子協会（ＩＥＥＥ）、セッション３５−６、ｐ．８７９−８８２
本発明は、半導体記憶装置及びその製造方法において、側壁部のダメージを軽減し、キャパシタリーク電流を低減する。
本発明の一態様によれば、（イ）半導体基板上に形成された下部電極、下部電極上に配置された強誘電体膜、及び強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、（ロ）上部電極が強誘電体膜と接する位置における側壁部が強誘電体膜上面となす角が、上部電極上面における側壁部が強誘電体膜上面となす角よりも大きい半導体記憶装置が提供される。
本発明の他の態様によれば、（イ）半導体基板上に形成された下部電極、下部電極上に配置された強誘電体膜、及び強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、（ロ）強誘電体膜が下部電極と接する位置における側壁部が下部電極上面となす角が、強誘電体膜が上部電極と接する位置における側壁部が下部電極上面となす角よりも大きい半導体記憶装置が提供される。
本発明の他の態様によれば、（イ）半導体基板にスイッチングトランジスタのソース・ドレイン拡散層を形成する工程と、（ロ）半導体基板及びソース・ドレイン拡散層上に層間絶縁膜を形成する工程と、（ハ）層間絶縁膜上に下部電極を形成する工程と、（ニ）下部電極上に強誘電体膜を形成する工程と、（ホ）強誘電体膜上に上部電極を形成する工程と、（ヘ）上部電極上に、上部電極に比較してエッチング選択比の低いハードマスクを形成する工程と、（ト）エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスクをマスクとする１マスク露光工程によって、上部電極，強誘電体膜，及び下部電極を一括加工する工程とを有する半導体記憶装置の製造方法が提供される。
本発明の半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
次に、図面を参照して、本発明の第１乃至第７の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１乃至第７の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体記憶装置は、図１に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極（ＢＥ：Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ）１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜（ＦＥ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌａｙｅｒ）１６上に配置された上部電極（ＴＥ：Ｔｏｐ Ｅｌｅｃｔｒｏｄｅ）１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第１の実施の形態に係る半導体記憶装置は、図１に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極（ＢＥ：Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ）１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜（ＦＥ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌａｙｅｒ）１６上に配置された上部電極（ＴＥ：Ｔｏｐ Ｅｌｅｃｔｒｏｄｅ）１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第１の実施の形態に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６表面となす角αが、上部電極１８上面における側壁部が強誘電体膜１６表面となす角βよりも大きい。
或いは又、本発明の第１の実施の形態に係る半導体記憶装置においては、図１に示すように、上部電極１８上面における側壁部が強誘電体膜１６表面となす角度βが、ハードマスク２０が上部電極１８の表面となす角度β’とほぼ等しい。
或いは又、本発明の第１の実施の形態に係る半導体記憶装置においては、図１に示すように、ハードマスク２０の断面形状が三角形状を有する。
（製造方法）
本発明の第１の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第１の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。
強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が大きい場合には、ハードマスク２０の側壁部の上部の片落ちが生じない形状を得ることができる。主にイオンミリング的な物理的エッチングのモードを用いないエッチング条件において、このような形状を得ることができる。但し、強誘電体キャパシタの側壁部の残渣によりキャパシタリークを誘発しやすい。
一方、強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、１．３Ｐａ以下にする。これによって、イオンの物理的エッチング効果を強くすることで、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。
ここで、物理的エッチングとは、プラズマエッチング、反応性イオンエッチング（ＲＩＥ）等のエッチング技術において、イオンの指向性を高めるためにバイアスパワーを高く設定し、エッチング圧力を相対的に低く設定し、化学変化によるエッチングよりも、物理的なエッチング性能を強化したエッチング技術をいう。例えば、イオンビームエッチング、イオンミリング、バイアススパッタエッチング等の技術を用いることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク２０の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク２０の片落ち部分がぶつかり合う形状となる。結果として、図１に示すように、ハードマスク２０の形状が尖る形状を得ることができる。
上記エッチングにおいて用いるガスとしては、強誘電体膜部及びＰｔ、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）材料系には、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）が適している。また、Ｉｒ，ＳｒＲｕＯ3 ,ＩｒＯxには、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）、還元ガス系（ＣＯ）、Ｎ2等のガスを混合させたガスが適している。
ここで、化学的エッチングとは、プラズマエッチング、反応性イオンエッチング（ＲＩＥ）等のエッチング技術において、イオンの指向性を低くするためにバイアスパワーを低く設定し、エッチング圧力を相対的に高く設定し、イオンの指向性の強い物理的エッチングよりも、化学変化によるエッチング性能を強化したエッチング技術をいう。例えば、ハロゲン系ガスを用いた反応性イオンエッチング等の技術を用いることができる。尚、化学的エッチングには、ウエットエッチング技術も含まれる。
図１に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図３に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク２０を、相対的に薄く形成することによって、更に、図１及び図３に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
図１及び図３の場合よりも、ハードマスク２０の厚さを薄く形成することによって、後述する図８乃至図１０に示すように、強誘電体膜１６の一部も片落ちをさせる形状を得ることができる。
本発明の第１の実施の形態に係る半導体記憶装置においては、図１に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
本発明の第１の実施の形態に係る半導体記憶装置において、キャパシタリーク電流と角度比β’／αとの関係を図２に示す。図２においては、角度αの値として、約７４度に設定している。本発明の第１の実施の形態に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が上部電極１８の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなるが、角度比β’／αが約０．９５以下の場合には、キャパシタリーク電流が急激に減少することがわかる。
（変形例１）
本発明の第１の実施の形態の変形例１に係る半導体記憶装置は、図３に示すように、第１の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置は、図３に示すように、第１の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、図３に示すように、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６表面となす角αが、上部電極１８上部における側壁部が強誘電体膜１６表面となす角βよりも大きい。
或いは又、本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、図３に示すように、上部電極１８上部における側壁部が強誘電体膜１６表面となす角度βが、ハードマスク２０が上部電極１８の表面となす角度β’とほぼ等しい。
或いは又、本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、図３に示すように、ハードマスク２０の断面形状が半円状を有する。
（製造方法）
本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図３に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図３に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第１の実施の形態と同様に、例えば、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第１の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図１に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図３に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク２０を、相対的に薄く形成することによって、図３に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、図３に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置において、キャパシタリーク電流と角度比β’／αとの関係を図４に示す。図４においては、角度αの値として、約７４度に設定している。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６表面となす角αが、ハードマスク２０が上部電極１８の表面となす角度β’とほぼ同じとなる場合、キャパシタリーク電流が大きくなるが、角度比β’／αが約０．９以下の場合には、キャパシタリーク電流が急激に減少することがわかる。
角度比β’／αが小さくなる、即ちハードマスク２０の角度β’が上部電極１８の角度αよりも小さくなると、キャパシタリーク電流が減少し始めることがわかる。角度比β’／αが約０.９に微減するだけで、キャパシタリーク電流は約２桁低下している。
図４の傾向は、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが約７０度以上になると顕著になる。即ち、角度αが約７０度以上の強誘電体キャパシタにおいて、“ハードマスク２０の角度β’＜ 上部電極１８の角度α”の関係が成り立つことによりキャパシタリーク電流が低減できる。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置において、キャパシタリーク電流と比率（ハードマスクの厚さＡ／上部電極の厚さＢ）の関係を図５に示す。図５においては、角度αの値として、約７４度に設定している。
又、上部電極１８の厚さＢの値として、約１００ｎｍに設定している。本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、図５に示すように、比率（ハードマスクの厚さＡ／上部電極の厚さＢ）が、約１．５以下の場合には、キャパシタリーク電流が急激に減少することがわかる。
本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８の膜厚が約１５０ｎｍ以下であることがキャパシタリーク電流を抑制するためには望ましい。
（変形例２）
本発明の第１の実施の形態の変形例２に係る半導体記憶装置は、図６に示すように、第１の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第１の実施の形態の変形例２に係る半導体記憶装置においては、図６に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第１の実施の形態の変形例２に係る半導体記憶装置は、図６に示すように、第１の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第１の実施の形態の変形例２に係る半導体記憶装置においては、図６に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第１の実施の形態の変形例２に係る半導体記憶装置においては、図６に示すように、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８上面における側壁部が強誘電体膜１６の表面となす角度βよりも大きい。
（製造方法）
本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図６に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図６に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第１の実施の形態と同様に、例えば、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第１の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図１に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図３に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。
ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図６に示すように、ハードマスク２０を完全に除去した形状を得ることができる。
本発明の第１の実施の形態の変形例２に係る半導体記憶装置においては、図６に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
（強誘電体メモリセル領域部及び周辺領域部の構成）
本発明の第１の実施の形態に係る半導体記憶装置の配線電極２４，４０まで含めた模式的断面構造は、図７に示すように、強誘電体メモリセル領域部及び周辺領域部において表される。
本発明の第１の実施の形態に係る半導体記憶装置の配線電極２４，４０まで含めた模式的断面構造は、図７に示すように、強誘電体メモリセル領域部及び周辺領域部において表される。
即ち、強誘電体メモリセル領域部においては、半導体基板１０に設けられたスイッチングトランジスタのソース・ドレイン拡散層２６，２８と、ソース・ドレイン拡散層２６，２８の間に配置されたゲート絶縁膜３２とを備える。更に、ゲート絶縁膜３２上に配置されたゲート電極３０と、半導体基板１０，及びゲート電極３０上に配置された層間絶縁膜８とを備える。又、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備える。又、上部電極１８上に配置されたビアホール電極２２と、ビアホール電極２２上に配置された配線電極２４とを備える。
同様に、周辺領域部において、半導体基板１０に設けられたコンタクト拡散層３４と、半導体基板１０上に配置された層間絶縁膜８とを備える。更に、層間絶縁膜８内に埋め込まれ，コンタクト拡散層３４上に配置されたプラグ電極３６と、層間絶縁膜８及びプラグ電極３６上に配置されたビアホール電極３８と、ビアホール電極３８上に配置された配線電極４０とを備える。
図７に示される強誘電体キャパシタの構造としては、本発明の第１の実施の形態，変形例１，及び変形例２に示された半導体記憶装置を適用することができる。
本発明の第１の実施の形態，変形例１，及び変形例２に示された１Ｍａｓｋ＿ＦｅＲＡＭキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体記憶装置は、図８に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８とを備える。又、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第２の実施の形態に係る半導体記憶装置は、図８に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８とを備える。又、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第２の実施の形態に係る半導体記憶装置においては、強誘電体膜１６が下部電極１４と接する位置における側壁部が下部電極１４表面となす角γ１が、強誘電体膜１６が上部電極１８と接する位置における側壁部が下部電極１４表面となす角γ２よりも大きい。
或いは又、本発明の第２の実施の形態に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が上部電極１８の表面となす角度β’よりも大きい。
或いは又、本発明の第２の実施の形態に係る半導体記憶装置においては、図８に示すように、ハードマスク２０の断面形状が三角形状を有する。
（製造方法）
本発明の第２の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第２の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、１．３Ｐａ以下にすることで、イオンの物理的エッチング効果を強くすることによって、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク２０の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク２０の片落ち部分がぶつかり合い、結果として、図８に示すように、ハードマスク２０の形状が尖る形状を得ることができる。
上記エッチング条件において用いるエッチングガスとしては、強誘電体膜部及びＰｔ、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）材料系には、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）が適している。また、Ｉｒ，ＳｒＲｕＯ3 ,ＩｒＯxには、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）、還元ガス系（ＣＯ）、Ｎ2等のガスを混合させたガスが適している。
図８に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図９に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図８に示すように、強誘電体膜１６の一部を片落ちさせる形状を得ることができる。
本発明の第２の実施の形態に係る半導体記憶装置においては、図８に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。特に、強誘電体膜１６を２段形状の形成することによって、第１の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を更に後退させることにより、リーク源が切断されている。
（変形例１）
本発明の第２の実施の形態の変形例１に係る半導体記憶装置は、図９に示すように、第２の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第２の実施の形態の変形例１に係る半導体記憶装置は、図９に示すように、第２の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第２の実施の形態の変形例１に係る半導体記憶装置においては、強誘電体膜１６が下部電極１４と接する位置における側壁部が下部電極１４の表面となす角度γ１が、強誘電体膜１６が上部電極１８と接する位置における側壁部が下部電極１４の表面となす角度γ２よりも大きい。
或いは又、本発明の第２の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が、上部電極１８の表面となす角度β’よりも大きい。
或いは又、本発明の第２の実施の形態の変形例１に係る半導体記憶装置においては、図９に示すように、ハードマスク２０の断面形状が半円状を有する。
（製造方法）
本発明の第２の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図９に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第２の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図９に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第２の実施の形態と同様に、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第２の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図８に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図９に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図９に示すように、強誘電体膜１６の一部を片落ちさせる形状を得ることができる。
本発明の第２の実施の形態の変形例１に係る半導体記憶装置においては、図９に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
特に、強誘電体膜１６を２段形状の形成することによって、第１の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を更に後退させることにより、リーク源が切断されている。
（変形例２）
本発明の第２の実施の形態の変形例２に係る半導体記憶装置は、図１０に示すように、第２の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第２の実施の形態の変形例２に係る半導体記憶装置においては、図１０に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第２の実施の形態の変形例２に係る半導体記憶装置は、図１０に示すように、第２の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第２の実施の形態の変形例２に係る半導体記憶装置においては、図１０に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第２の実施の形態の変形例２に係る半導体記憶装置においては、強誘電体膜１６が下部電極１４と接する位置における側壁部が下部電極１４の表面となす角度γ１が、強誘電体膜１６が上部電極１８と接する位置における側壁部が下部電極１４の表面となす角度γ２よりも大きい。
（製造方法）
本発明の第２の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図１０に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程と、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第２の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図１０に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程と、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第２の実施の形態と同様に、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第２の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図８に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図９に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。
更に、ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図１０に示すように、ハードマスク２０を完全に除去した形状を得ることができる。
更に又、図１０に示すように、強誘電体膜１６の一部を片落ちさせる形状を得ることができる。
本発明の第２の実施の形態の変形例２に係る半導体記憶装置においては、図１０に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
特に、強誘電体膜１６を２段形状の形成することによって、第１の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を更に後退させることにより、リーク源が切断されている。
本発明の第２の実施の形態，変形例１，及び変形例２に示された１Ｍａｓｋ＿ＦｅＲＡＭキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[第３の実施の形態]
本発明の第３の実施の形態に係る半導体記憶装置は、図１１に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８とを備える。又、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第３の実施の形態に係る半導体記憶装置は、図１１に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８とを備える。又、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第３の実施の形態に係る半導体記憶装置においては、強誘電体膜１６が下部電極１４と接する位置における側壁部が下部電極１４の表面となす角度γ１が、強誘電体膜１６が上部電極１８と接する位置における側壁部が下部電極１４の表面となす角度γ２よりも大きい。
更に又、本発明の第３の実施の形態に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８上部の側壁部が強誘電体膜１６の表面となす角度βよりも大きい。
或いは又、本発明の第３の実施の形態に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が上部電極１８の表面となす角度β’よりも大きい。
或いは又、本発明の第３の実施の形態に係る半導体記憶装置においては、図１１に示すように、ハードマスク２０の断面形状が三角形状を有する。
（製造方法）
本発明の第３の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第３の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、１．３Ｐａ以下にすることで、イオンの物理的エッチング効果を強くすることによって、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク２０の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク２０の片落ち部分がぶつかり合い、結果として、図１１に示すように、ハードマスク２０の形状が尖る形状を得ることができる。
上記エッチング条件において用いるエッチングガスとしては、強誘電体膜部及びＰｔ、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）材料系には、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）が適している。また、Ｉｒ，ＳｒＲｕＯ3 ,ＩｒＯxには、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）、還元ガス系（ＣＯ）、Ｎ2等のガスを混合させたガスが適している。
図１１に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図１２に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図１１に示すように、強誘電体膜１６の一部を片落ちさせる形状を得ることができる。
本発明の第３の実施の形態に係る半導体記憶装置においては、図１１に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
特に、強誘電体膜１６を２段形状の形成することによって、第１の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を更に後退させることにより、リーク源が切断されている。
更に又、本発明の第３の実施の形態に係る半導体記憶装置において、キャパシタリーク電流と角度比β’／αとの関係は、図２と同様に表すことができる。
本発明の第３の実施の形態に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が上部電極１８の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなるが、角度比β’／αが約０．９５以下の場合には、キャパシタリーク電流が急激に減少する。
（変形例１）
本発明の第３の実施の形態の変形例１に係る半導体記憶装置は、図１２に示すように、第３の実施の形態とハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置は、図１２に示すように、第３の実施の形態とハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、強誘電体膜１６が下部電極１４と接する位置における側壁部が下部電極１４の表面となす角度γ１が、強誘電体膜１６が上部電極１８と接する位置における側壁部が下部電極１４の表面となす角度γ２よりも大きい。
更に又、本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８上部の側壁部が強誘電体膜１６の表面となす角度βよりも大きい。
或いは又、本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が、上部電極１８の表面となす角度β’よりも大きくなる。
或いは又、本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、図１２に示すように、ハードマスク２０の断面形状が半円状を有する。
（製造方法）
本発明の第３の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図１２に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図１２に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第３の実施の形態と同様に、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第３の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図１１に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図１２に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、図１２に示すように、強誘電体膜１６の一部を片落ちさせる形状を得ることができる。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、図１２に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
特に、強誘電体膜１６を２段形状の形成することによって、第１の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を更に後退させることにより、リーク源が切断されている。
更に又、本発明の第３の実施の形態の変形例１に係る半導体記憶装置において、キャパシタリーク電流と角度比β’／αとの関係は、図４と同様に表すことができる。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が上部電極１８の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなる。
角度比β’／αが約０．９以下の場合には、キャパシタリーク電流が急激に減少する。
角度比β’／αが小さくなる、即ちハードマスク２０の角度β’が上部電極１８の角度αよりも小さくなると、キャパシタリーク電流が減少し始める。
角度比β’／αが約０.９に微減するだけで、キャパシタリーク電流は約２桁低下する。この傾向は、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが約７０度以上になると顕著になる。
即ち、角度αが約７０度以上の強誘電体キャパシタにおいて、“ハードマスク２０の角度β’＜ 上部電極１８の角度α”の関係が成り立つことによりキャパシタリーク電流が低減できる。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置において、キャパシタリーク電流と比率（ハードマスクの厚さＡ／上部電極の厚さＢ）の関係は、図５と同様に表すことができる。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、比率（ハードマスクの厚さＡ／上部電極の厚さＢ）が、１．５以下の場合には、キャパシタリーク電流が急激に減少する。
本発明の第３の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８の膜厚が約１５０ｎｍ以下であることがキャパシタリーク電流を抑制するためには望ましい。
（変形例２）
本発明の第３の実施の形態の変形例２に係る半導体記憶装置は、図１３に示すように、第３の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第３の実施の形態の変形例２に係る半導体記憶装置においては、図１３に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第３の実施の形態の変形例２に係る半導体記憶装置は、図１３に示すように、第３の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第３の実施の形態の変形例２に係る半導体記憶装置においては、図１３に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第３の実施の形態の変形例２に係る半導体記憶装置の製造方法においては、図１３に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第３の実施の形態の変形例２に係る半導体記憶装置においては、強誘電体膜１６が下部電極１４と接する位置における側壁部が下部電極１４の表面となす角度γ１が、強誘電体膜１６が上部電極１８と接する位置における側壁部が下部電極１４の表面となす角度γ２よりも大きくなる。
更に又、本発明の第３の実施の形態の変形例２に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８上部の側壁部が強誘電体膜１６の表面となす角度βよりも大きい。
（製造方法）
本発明の第３の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図１３に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第３の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図１３に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第３の実施の形態と同様に、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第３の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図１１に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図１２に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。
更に、ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図１３に示すように、ハードマスク２０を完全に除去した形状を得ることができる。更に又、図１３に示すように、強誘電体膜１６の一部を片落ちさせる形状を得ることができる。
本発明の第３の実施の形態の変形例２に係る半導体記憶装置においては、図１３に示すように、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
特に、強誘電体膜１６を２段形状の形成することによって、第１の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を更に後退させることにより、リーク源が切断されている。
本発明の第３の実施の形態，変形例１，及び変形例２に示された１Ｍａｓｋ＿ＦｅＲＡＭキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[第４の実施の形態]
本発明の第４の実施の形態に係る半導体記憶装置は、図１４に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と備える。又、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第４の実施の形態に係る半導体記憶装置は、図１４に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と備える。又、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８及びプラグ電極１２上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第４の実施の形態に係る半導体記憶装置においては、図１４に示すように、上部電極１８上部の側壁部が丸みを備え、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８上部の側壁部が強誘電体膜１６の表面となす角度よりも大きい。
或いは又、本発明の第４の実施の形態に係る半導体記憶装置においては、図１４に示すように、上部電極１８上部の側壁部が丸みを備え、上部電極１８上部の側壁部が強誘電体膜１６の表面となす角度が、ハードマスク２０が上部電極１８の表面となす角度β’とほぼ等しい。
或いは又、本発明の第４の実施の形態に係る半導体記憶装置においては、図１４に示すように、ハードマスク２０の断面形状が三角形状を有する。
（製造方法）
本発明の第４の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第４の実施の形態に係る半導体記憶装置の製造方法は、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、１．３Ｐａ以下にすることで、イオンの物理的エッチング効果を強くすることによって、ハードマスク２０の側壁部の上部の一部が片落ちする形状を得ることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク２０の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク２０の片落ち部分がぶつかり合い、結果として、図１４に示すように、ハードマスク２０の形状が尖る形状を得ることができる。
上記エッチング条件において用いるエッチングガスとしては、強誘電体膜部及びＰｔ、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）材料系には、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）が適している。また、Ｉｒ，ＳｒＲｕＯ3 ,ＩｒＯxには、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）、不活性ガス（Ａｒ、Ｘｅ、Ｈｅ）、還元ガス系（ＣＯ）、Ｎ2等のガスを混合させたガスが適している。
図１４に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図１５に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
上記説明において、図１４及び図１５のハードマスク２０の厚さは、強誘電体キャパシタ材料を加工するのに十分な膜厚を有する場合に相当する。
ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させた形状を得ることができる。
図１４に示すように、更に、エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、上部電極１８上部の側壁部が丸まる形状を得ることができる。
本発明の第４の実施の形態に係る半導体記憶装置においては、図１４に示すように、上部電極１８の表面近傍の側壁部が丸みを持たせて、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
本発明の第４の実施の形態に係る半導体記憶装置において、キャパシタリーク電流と角度比β’／αとの関係は、図２と同様に表すことができる。
本発明の第４の実施の形態に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が上部電極１８の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなるが、角度比β’／αが約０．９５以下の場合には、キャパシタリーク電流が急激に減少する。
（変形例１）
本発明の第４の実施の形態の変形例１に係る半導体記憶装置は、図１５に示すように、第４の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置は、図１５に示すように、第４の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置においては、図１５に示すように、上部電極１８上部の側壁部が丸みを有し、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８上部の側壁部が強誘電体膜１６の表面となす角度よりも大きい。
或いは又、本発明の第４の実施の形態の変形例１に係る半導体記憶装置においては、図１５に示すように、上部電極１８上部の側壁部が丸みを有し、上部電極１８上部の側壁部が強誘電体膜１６の表面となす角度が、ハードマスク２０が上部電極１８の表面となす角度β’とほぼ等しい。
或いは又、本発明の第４の実施の形態の変形例１に係る半導体記憶装においては、図１５に示すように、ハードマスク２０の断面形状が半円状を有する。
（製造方法）
本発明の第４の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図１５に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置の製造方法は、図１５に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第４の実施の形態と同様に、例えば、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第４の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図１４に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図１５に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させた形状を得ることができる。
更に、エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図１５に示すように、上部電極１８上部の側壁部が丸まる形状を得ることができる。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置においては、図１５に示すように、上部電極１８上部の側壁部に丸みを持たせて、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置において、キャパシタリーク電流と角度比β’／αとの関係は、図４と同様に表すことができる。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、ハードマスク２０が上部電極１８の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなる。角度比β’／αが約０．９以下の場合には、キャパシタリーク電流が急激に減少する。
角度比β’／αが小さくなる、即ちハードマスク２０の角度β’が上部電極１８の角度αよりも小さくなると、キャパシタリーク電流が減少し始める。
角度比β’／αが約０.９に微減するだけで、キャパシタリーク電流は約２桁低下する。この傾向は、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが約７０度以上になると顕著になる。
即ち、角度αが約７０度以上の強誘電体キャパシタにおいて、“ハードマスク２０の角度β’＜ 上部電極１８の角度α”の関係が成り立つことによりキャパシタリーク電流が低減できる。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置において、キャパシタリーク電流と比率（ハードマスクの厚さＡ／上部電極の厚さＢ）の関係は、図５と同様に表すことができる。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置においては、比率（ハードマスク２０の厚さＡ／上部電極１８の厚さＢ）が、約１．５以下の場合には、キャパシタリーク電流が急激に減少する。
本発明の第４の実施の形態の変形例１に係る半導体記憶装置においては、上部電極１８の膜厚が約１５０ｎｍ以下であることがキャパシタリーク電流を抑制するためには望ましい。
（変形例２）
本発明の第４の実施の形態の変形例２に係る半導体記憶装置は、図１６に示すように、第４の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第４の実施の形態の変形例２に係る半導体記憶装置においては、図１６に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第４の実施の形態の変形例２に係る半導体記憶装置は、図１６に示すように、第４の実施の形態と製造工程におけるハードマスク２０の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第４の実施の形態の変形例２に係る半導体記憶装置においては、図１６に示すように、一括加工後におけるハードマスク２０はほとんどエッチングされて、残されていない。
本発明の第４の実施の形態の変形例２に係る半導体記憶装置においては、図１６に示すように、上部電極１８上部の側壁部が丸みを有し、上部電極１８が強誘電体膜１６と接する位置における側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８上部の側壁部が上部電極１８の表面となす角度よりも大きい。
（製造方法）
本発明の第４の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図１６に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
本発明の第４の実施の形態の変形例２に係る半導体記憶装置の製造方法は、図１６に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極１４を形成する工程と、下部電極１４上に強誘電体膜１６を形成する工程と、強誘電体膜１６上に上部電極１８を形成する工程とを有する。又、上部電極１８上に上部電極１８に比較してエッチング選択比の低いハードマスク２０を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク２０をマスクとする１マスク露光工程によって、上部電極１８，強誘電体膜１６，及び下部電極１４を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第４の実施の形態と同様に、強誘電体キャパシタの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。
第４の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
図１４に示すように、ハードマスク２０の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図１５に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。
更に、ハードマスク２０を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図１６に示すように、ハードマスク２０を完全に除去した形状を得ることができる。
更に、エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図１６に示すように、上部電極１８上部の側壁部が丸まる形状を得ることができる。
本発明の第４の実施の形態の変形例２に係る半導体記憶装置においては、図１６に示すように、上部電極１８上部の側壁部に丸みを持たせて、強誘電体キャパシタの側壁部のリーク部Ｌから、上部電極１８を後退させることにより、リーク源が切断されている。
本発明の第４の実施の形態，変形例１，及び変形例２に示された１Ｍａｓｋ＿ＦｅＲＡＭキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
（メモリセルアレイ）
本発明の第１乃至第４の実施の形態に係る半導体記憶装置セルは、特にＭＯＳトランジスタのソース/ドレイン領域に強誘電体キャパシタの両電極をそれぞれ接続してなるメモリセルを複数個直列してなる「ＴＣユニット」直列接続型チェーン強誘電体メモリ（チェーンＦｅＲＡＭ）、或いは１トランジスタ１キャパシタ型強誘電体メモリ（１Ｔ１Ｃ型ＦｅＲＡＭ）に適用される。
本発明の第１乃至第４の実施の形態に係る半導体記憶装置セルは、特にＭＯＳトランジスタのソース/ドレイン領域に強誘電体キャパシタの両電極をそれぞれ接続してなるメモリセルを複数個直列してなる「ＴＣユニット」直列接続型チェーン強誘電体メモリ（チェーンＦｅＲＡＭ）、或いは１トランジスタ１キャパシタ型強誘電体メモリ（１Ｔ１Ｃ型ＦｅＲＡＭ）に適用される。
―ＴＣユニット直列接続型―
ＴＣユニット直列接続型ＦｅＲＡＭのユニットセルは、例えば、図１７に示すように、セルトランジスタＴのソース/ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図１７に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたＴＣユニット直列接続型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のセルトランジスタＴのゲートには、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続されている。
ＴＣユニット直列接続型ＦｅＲＡＭのユニットセルは、例えば、図１７に示すように、セルトランジスタＴのソース/ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図１７に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたＴＣユニット直列接続型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のセルトランジスタＴのゲートには、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続されている。
本発明の第１乃至第４の実施の形態に係る強誘電体メモリセルを適用可能なメモリセルアレイの一例は、図１８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
ＴＣユニット直列接続型ＦｅＲＡＭセルアレイは、図１８に示すように、メモリセルアレイ８０と、メモリセルアレイ８０に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ８０には、図１８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルがマトリックス状に複数個配列されている。
図１８に示すように、複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路４内に配置されるブロック選択線ドライバ（ＢＳ．ＤＲＶ．）６２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
メモリセルアレイ８０は、図１８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ８０は、図１８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。
ＴＣユニット直列接続型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位は、例えば内部電源ＶＰＰ、或いは接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンドバイ状態においては、例えばＶ（ＷＬ）＝ＶＰＰ，Ｖ（ＢＳ）＝０Ｖとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは接地電位ＧＮＤのいずれかの電位をとる。又、スタンドバイ状態においては、Ｖ（ＰＬ）＝０Ｖとなる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ７０が接続され、ＦｅＲＡＭセルから、差動増幅されてハイレベル／ローレベルに固定された信号が読み出される。スタンドバイ状態においては、Ｖ（ＢＬ）＝０Ｖである。
―１トランジスタ１キャパシタ型―
本発明の第１乃至第４の実施の形態に係る強誘電体メモリセルを適用可能な他のメモリセルアレイの一例は、図１９に示すように、１Ｔ１Ｃ型ＦｅＲＡＭの構成を備える。
本発明の第１乃至第４の実施の形態に係る強誘電体メモリセルを適用可能な他のメモリセルアレイの一例は、図１９に示すように、１Ｔ１Ｃ型ＦｅＲＡＭの構成を備える。
１Ｔ１Ｃ型ＦｅＲＡＭは、図１９に示すように、メモリセルアレイ８０と、メモリセルアレイ８０に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ８０には、１Ｔ１Ｃ型ＦｅＲＡＭセルが複数集積される。
１Ｔ１Ｃ型ＦｅＲＡＭのユニットセルは、例えば、図１９に示すように、セルトランジスタＴのソースに強誘電体キャパシタＣFEを直列接続した構成を備える。このようなユニットセルは、図１９に示すように、複数のプレート線ＰＬ（ＰＬ，／ＰＬ）と複数のビット線ＢＬ（ＢＬ，／ＢＬ）の交差部に配置され、マトリックスを構成している。
各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、セルトランジスタＴのソースに接続される強誘電体キャパシタＣFEの電極と反対側の他方の電極は、図９に示すように、プレート線ＰＬ（ＰＬ，／ＰＬ）に接続され、セルトランジスタＴのドレインには、ビット線ＢＬ（ＢＬ，／ＢＬ）が接続されている。
図１９に示すように、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
１Ｔ１Ｃ型ＦｅＲＡＭでは、ワード線ＷＬの電位は、例えば内部電源ＶＰＰ、或いは接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンドバイ状態においては、例えばＶ（ＷＬ）＝ＶＰＰとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは接地電位ＧＮＤのいずれかの電位をとる。又、スタンドバイ状態においては、Ｖ（ＰＬ）＝０Ｖとなる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ７０が接続され、１Ｔ１Ｃ型ＦｅＲＡＭセルから、差動増幅されてハイレベル／ローレベルに固定された信号が読み出される。スタンドバイ状態においては、Ｖ（ＢＬ）＝０Ｖである。
[第５の実施の形態]
本発明の第５の実施の形態に係るＭＦＩＳ（金属-強誘電体-絶縁層-半導体）構造の１Ｔ型半導体記憶装置は、図２０に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層５０，５２と、ソース・ドレイン拡散層５０，５２間の半導体基板１０上に配置されたゲート絶縁膜５６とを備える。又、ゲート絶縁膜５６上に配置された強誘電体膜４４と、強誘電体膜４４上に配置された上部電極４６とを備える。
本発明の第５の実施の形態に係るＭＦＩＳ（金属-強誘電体-絶縁層-半導体）構造の１Ｔ型半導体記憶装置は、図２０に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層５０，５２と、ソース・ドレイン拡散層５０，５２間の半導体基板１０上に配置されたゲート絶縁膜５６とを備える。又、ゲート絶縁膜５６上に配置された強誘電体膜４４と、強誘電体膜４４上に配置された上部電極４６とを備える。
上部電極４６，強誘電体膜４４，ゲート絶縁膜５６，及びソース・ドレイン拡散層５０，５２間の半導体基板１０によって、ＭＦＩＳ構造の強誘電体ゲートキャパシタが構成される。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第５の実施の形態に係るＭＦＩＳ構造の１Ｔ型半導体記憶装置においては、図２０に示すように、上部電極４６が強誘電体膜４４と接する位置における側壁部が強誘電体膜４４の表面となす角度αが、上部電極４６上部の側壁部が強誘電体膜４４の表面となす角度βよりも大きい。
或いは又、本発明の第５の実施の形態に係るＭＦＩＳ構造の１Ｔ型半導体記憶装置によれば、図２０に示すように、上部電極４６上部の側壁部が強誘電体膜４４の表面となす角度βが、ハードマスク４８が上部電極４６の表面となす角度β’とほぼ等しい。
或いは又、本発明の第５の実施の形態に係るＭＦＩＳ構造の１Ｔ型半導体記憶装置においては、図２０に示すように、ハードマスク４８の断面形状が半円形状を有する。
（製造方法）
本発明の第５の実施の形態に係るＭＦＩＳ構造の１Ｔ型半導体記憶装置の製造方法は、図２０に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層５０，５２を形成する工程と、半導体基板１０及びソース・ドレイン拡散層５０，５２上にゲート絶縁膜５６を形成する工程とを有する。又、ゲート絶縁膜５６上に強誘電体膜４４を形成する工程と、強誘電体膜４４上に上部電極４６を形成する工程とを有する。又、上部電極４６上に上部電極４６に比較してエッチング選択比の低いハードマスク４８を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク４８をマスクとする１マスク露光工程によって、上部電極４６，強誘電体膜４４，及びゲート絶縁膜５６を一括加工する工程とを有する。
本発明の第５の実施の形態に係るＭＦＩＳ構造の１Ｔ型半導体記憶装置の製造方法は、図２０に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層５０，５２を形成する工程と、半導体基板１０及びソース・ドレイン拡散層５０，５２上にゲート絶縁膜５６を形成する工程とを有する。又、ゲート絶縁膜５６上に強誘電体膜４４を形成する工程と、強誘電体膜４４上に上部電極４６を形成する工程とを有する。又、上部電極４６上に上部電極４６に比較してエッチング選択比の低いハードマスク４８を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク４８をマスクとする１マスク露光工程によって、上部電極４６，強誘電体膜４４，及びゲート絶縁膜５６を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスク４８を加工する。
例えば、上部電極４６は、ＳｒＲｕＯ3,ＩｒＯ2或いはＰｔ／ＩｒＯ2／Ｉｒ／Ｔｉで形成され、強誘電体膜４４は、ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）で形成され、ゲート絶縁膜５６は、シリコン酸化膜で形成される。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
ハードマスク４８の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図２０に示すように、ハードマスク２０の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク４８を、相対的に薄く形成することによって、図２０に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第５の実施の形態に係る半導体記憶装置においては、図２０に示すように、強誘電体ゲートキャパシタの側壁部のリーク部Ｌから、上部電極４６を後退させることにより、リーク源が切断されている。
本発明の第５の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と角度比β’／αとの関係は、図４と同様に表すことができる。
本発明の第５の実施の形態に係る半導体記憶装置においては、上部電極４６が強誘電体膜４４と接するゲート側壁部が強誘電体膜４４の表面となす角度αが、ハードマスク４８が上部電極４６の表面となす角度β’と同じ場合、ゲートキャパシタリーク電流が大きくなる。
角度比β’／αが約０．９以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
角度比β’／αが小さくなる、即ちハードマスク４８の角度β’が上部電極４６の角度αよりも小さくなると、ゲートキャパシタリーク電流が減少し始める。
角度比β’／αが約０.９に微減するだけで、ゲートキャパシタリーク電流は約２桁低下する。
この傾向は、上部電極４６が強誘電体膜４４と接する位置における側壁部が強誘電体膜４４の表面となす角度αが約７０度以上になると顕著になる。
即ち、角度αが約７０度以上の強誘電体ゲートキャパシタにおいて、“ハードマスク４８の角度β’＜ 上部電極４６の角度α”の関係が成り立つことによりゲートキャパシタリーク電流が低減できる。
本発明の第５の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と比率（ハードマスク４８の厚さＡ／上部電極４６の厚さＢ）の関係は、図５と同様に表すことができる。
本発明の第５の実施の形態に係る半導体記憶装置においては、比率（ハードマスク４８の厚さＡ／上部電極４６の厚さＢ）が、約１．５以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
本発明の第５の実施の形態に係る半導体記憶装置においては、上部電極４６の膜厚が約１５０ｎｍ以下であることがゲートキャパシタリーク電流を抑制するためには望ましい。
本発明の第５の実施の形態に示された１Ｍａｓｋ＿ＦｅＲＡＭキャパシタ構造を有するＭＦＩＳ構造の１Ｔ型半導体記憶装置及びその製造方法によれば、ゲート側壁部のダメージを軽減し、ゲートキャパシタリークを低減することができる。
[第６の実施の形態]
本発明の第６の実施の形態に係るＭＦＭＩＳ（金属-強誘電体-金属-絶縁層-半導体）構造の１Ｔ型半導体記憶装置は、図２１に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層５０，５２と、ソース・ドレイン拡散層５０，５２間の半導体基板１０上に配置されたゲート絶縁膜５６とを備える。又、ゲート絶縁膜５６上に配置された下部電極４２と、下部電極４２上に配置された強誘電体膜４４と、強誘電体膜４４上に配置された上部電極４６とを備える。
本発明の第６の実施の形態に係るＭＦＭＩＳ（金属-強誘電体-金属-絶縁層-半導体）構造の１Ｔ型半導体記憶装置は、図２１に示すように、半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層５０，５２と、ソース・ドレイン拡散層５０，５２間の半導体基板１０上に配置されたゲート絶縁膜５６とを備える。又、ゲート絶縁膜５６上に配置された下部電極４２と、下部電極４２上に配置された強誘電体膜４４と、強誘電体膜４４上に配置された上部電極４６とを備える。
上部電極４６，強誘電体膜４４，下部電極４２，ゲート絶縁膜５６，及びソース・ドレイン拡散層５０，５２間の半導体基板１０によって、ＭＦＭＩＳ構造の強誘電体ゲートキャパシタが構成される。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第６の実施の形態に係るＭＦＭＩＳ構造の１Ｔ型半導体記憶装置においては、図２１に示すように、上部電極４６が強誘電体膜４４と接する位置における側壁部が強誘電体膜４４の表面となす角度αが、上部電極４６上部の側壁部が強誘電体膜４４の表面となす角度βよりも大きい。
或いは又、本発明の第６の実施の形態に係るＭＦＭＩＳ構造の１Ｔ型半導体記憶装置においては、図２１に示すように、上部電極４６上部の側壁部が強誘電体膜４４の表面となす角度βが、ハードマスク４８が上部電極４６の表面となす角度β’とほぼ等しい。
或いは又、本発明の第６の実施の形態に係るＭＦＭＩＳ構造の１Ｔ型半導体記憶装置においては、図２１に示すように、ハードマスク４８の断面形状が半円形状を有する。
（製造方法）
本発明の第６の実施の形態に係るＭＦＭＩＳ構造の１Ｔ型半導体記憶装置の製造方法は、図２１に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層５０，５２を形成する工程と、半導体基板１０及びソース・ドレイン拡散層５０，５２上にゲート絶縁膜５６を形成する工程とを有する。又、ゲート絶縁膜５６上に下部電極４２を形成する工程と、下部電極４２上に強誘電体膜４４を形成する工程と、強誘電体膜４４上に上部電極４６を形成する工程とを有する。又、上部電極４６上に上部電極４６に比較してエッチング選択比の低いハードマスク４８を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク４８をマスクとする１マスク露光工程によって、上部電極４６，強誘電体膜４４，下部電極４２，及びゲート絶縁膜５６を一括加工する工程とを有する。
本発明の第６の実施の形態に係るＭＦＭＩＳ構造の１Ｔ型半導体記憶装置の製造方法は、図２１に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層５０，５２を形成する工程と、半導体基板１０及びソース・ドレイン拡散層５０，５２上にゲート絶縁膜５６を形成する工程とを有する。又、ゲート絶縁膜５６上に下部電極４２を形成する工程と、下部電極４２上に強誘電体膜４４を形成する工程と、強誘電体膜４４上に上部電極４６を形成する工程とを有する。又、上部電極４６上に上部電極４６に比較してエッチング選択比の低いハードマスク４８を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク４８をマスクとする１マスク露光工程によって、上部電極４６，強誘電体膜４４，下部電極４２，及びゲート絶縁膜５６を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスク４８を加工する。
強誘電体ゲートキャパシタの上部電極４６としては、例えば、ＳｒＲｕＯ3, ＩｒＯ2或いはＰｔ／ＩｒＯ2／Ｉｒ／Ｔｉを用いることができる。強誘電体膜４４としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体ゲートキャパシタの下部電極４２としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉを用いることができる。ゲート絶縁膜５６は、シリコン酸化膜で形成される。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
ハードマスク４８の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図２１に示すように、ハードマスク４８の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク４８を、相対的に薄く形成することによって、図２１に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第６の実施の形態に係る半導体記憶装置においては、図２１に示すように、強誘電体ゲートキャパシタの側壁部のリーク部Ｌから、上部電極４６を後退させることにより、リーク源が切断されている。
本発明の第６の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と角度比β’／αとの関係は、図４と同様に表すことができる。
本発明の第６の実施の形態に係る半導体記憶装置においては、上部電極４６が強誘電体膜４４と接するゲート側壁部が強誘電体膜４４の表面となす角度αが、ハードマスク４８が上部電極４６の表面となす角度β’と同じ場合、ゲートキャパシタリーク電流が大きくなる。
角度比β’／αが約０．９以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
角度比β’／αが小さくなる、即ちハードマスク４８の角度β’が上部電極４６の角度αよりも小さくなると、ゲートキャパシタリーク電流が減少し始める。
角度比β’／αが約０.９に微減するだけで、ゲートキャパシタリーク電流は約２桁低下する。
この傾向は、上部電極４６が強誘電体膜４４と接する側壁部が強誘電体膜４４の表面となす角度αが約７０度以上になると顕著になる。
即ち、角度αが約７０度以上の強誘電体ゲートキャパシタにおいて、“ハードマスク４８の角度β’＜ 上部電極４６の角度α”の関係が成り立つことによりゲートキャパシタリーク電流が低減できる。
本発明の第６の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と比率（ハードマスク４８の厚さＡ／上部電極４６の厚さＢ）の関係は、図５と同様に表すことができる。
本発明の第６の実施の形態に係る半導体記憶装置においては、比率（ハードマスク４８の厚さＡ／上部電極４６の厚さＢ）が、約１．５以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
本発明の第６の実施の形態に係る半導体記憶装置においては、上部電極４６の膜厚が約１５０ｎｍ以下であることがゲートキャパシタリーク電流を抑制するためには望ましい。
本発明の第６の実施の形態に示された１Ｍａｓｋ＿ＦｅＲＡＭキャパシタ構造を有するＭＦＭＩＳ構造の１Ｔ型半導体記憶装置及びその製造方法によれば、ゲート側壁部のダメージを軽減し、ゲートキャパシタリークを低減することができる。
（１トランジスタ型）
本発明の第５乃至第６の実施の形態に係る半導体記憶装置は、１トランジスタ型半導体記憶装置（１Ｔ型ＦｅＲＡＭ）に適用される。
本発明の第５乃至第６の実施の形態に係る半導体記憶装置は、１トランジスタ型半導体記憶装置（１Ｔ型ＦｅＲＡＭ）に適用される。
本発明の第５乃至第６の実施の形態に係る半導体記憶装置のメモリセルの回路構成は、図２２に示すように表される。即ち、ソース領域をソース線ＳＬに接続し、ドレイン領域をビット線に接続し、ＭＯＳトランジスタのＭＯＳゲートキャパシタ構造を強誘電体材料からなる強誘電体キャパシタ構造で形成し、ＭＯＳゲート電極にワード線ＷＬを接続している。図２２に示すような１Ｔ型ＦｅＲＡＭの構成が、マトリックス状に配列されて、メモリセルアレイを構成する。
[第７の実施の形態]
本発明の第１乃至第６の実施の形態に係る半導体記憶装置の製造方法において適用されたキャパシタ構造を実現するための１Ｍａｓｋ−１ＰＥＰによる一括加工強誘電体キャパシタ形成工程は、強磁性体メモリ（ＭＲＡＭ）の製造方法においても同様に、適用することができる。
本発明の第１乃至第６の実施の形態に係る半導体記憶装置の製造方法において適用されたキャパシタ構造を実現するための１Ｍａｓｋ−１ＰＥＰによる一括加工強誘電体キャパシタ形成工程は、強磁性体メモリ（ＭＲＡＭ）の製造方法においても同様に、適用することができる。
即ち、本発明の第７の実施の形態に係る半導体記憶装置は、図２３に示すように、半導体基板１０に設けられたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と、層間絶縁膜８内に埋め込まれ，ソース・ドレイン拡散層２６上に配置されたプラグ電極１２とを備える。又、層間絶縁膜８及びプラグ電極１２上に配置された下部電極４２，下部電極４２上に配置された強磁性体膜５４，及び強磁性体膜５４上に配置された上部電極４６からなる強磁性体キャパシタとを備える。ここで、半導体基板１０上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第７の実施の形態に係る半導体記憶装置においては、上部電極４６が強磁性体膜５４と接する位置における側壁部が強磁性体膜５４の表面となす角度αが、上部電極４６上部の側壁部が強磁性体膜５４の表面となす角度βよりも大きい。
本発明の第７の実施の形態に係る半導体記憶装置においては、図７に示すように、上部電極４６が強磁性体膜５４と接する位置における側壁部が強磁性体膜５４の表面となす角度αが、上部電極４６上部の側壁部が強磁性体膜５４の表面となす角度βよりも大きい。
或いは又、本発明の第７の実施の形態に係る半導体記憶装置においては、図２３に示すように、上部電極４６上部の側壁部が強磁性体膜５４の表面となす角度βが、ハードマスク４８が上部電極４６の表面となす角度β’とほぼ等しい。
或いは又、本発明の第７の実施の形態に係る半導体記憶装置においては、図７に示すように、ハードマスク４８の断面形状が半円状を有する。
（製造方法）
本発明の第７の実施の形態に係る半導体記憶装置の製造方法は、図２３に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極４２を形成する工程と、下部電極４２上に強磁性体膜５４を形成する工程と、強磁性体膜５４上に上部電極４６を形成する工程とを有する。又、上部電極４６上に上部電極４６に比較してエッチング選択比の低いハードマスク４８を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク４８をマスクとする１マスク露光工程によって、上部電極４６，強磁性体膜５４，及び下部電極４２を一括加工する工程とを有する。
本発明の第７の実施の形態に係る半導体記憶装置の製造方法は、図２３に示すように、半導体基板１０にスイッチングトランジスタのソース・ドレイン拡散層２６を形成する工程と、半導体基板１０及びソース・ドレイン拡散層２６上に層間絶縁膜８を形成する工程とを有する。又、層間絶縁膜８上に下部電極４２を形成する工程と、下部電極４２上に強磁性体膜５４を形成する工程と、強磁性体膜５４上に上部電極４６を形成する工程とを有する。又、上部電極４６上に上部電極４６に比較してエッチング選択比の低いハードマスク４８を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク４８をマスクとする１マスク露光工程によって、上部電極４６，強磁性体膜５４，及び下部電極４２を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスク４８を加工する。
例えば、上部電極４６は、ＩｒＯ2で形成され、強磁性体膜５４は、Ｃｏ，Ｃｏ−Ｐｔ，Ｃｏ−Ｆｅ，ＮｉＦｅ／Ｃｕ，ＭＲ−ＮｉＭｎＳｂ／Ｃｕ／ＮｉＭｎＳｂ／ＦｅＭｎ，ＣｏＮｉＦｅ／Ｃｕ／Ｃｏ／ＮｉＦｅ，ＣｏＰｔ／Ｃｕ／ＮｉＦｅＣｏ／Ｃｕ等からなる強磁性体材料で形成され、下部電極４２は、Ｐｔ／ＩｒＯ2／Ｉｒ／Ｔｉで形成される。
強磁性体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜（ＳｉＯ2）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、アルミニウム酸化膜（ＡｌX ＯY）、シリコンアルミニウム酸化膜（ＳｉｘＡｌｙＯｚ）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、タングステンナイトライド膜（ＷｘＮｙ）、タンタルナイトライド膜（ＴａｘＮｙ）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）の単層或いはこれらの多層膜を用いることができる。
ハードマスク４８の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図２３に示すように、ハードマスク４８の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系（Ｃｌ2、ＢＣｌ3）、フッ素系（ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8）を主なガスとして用いた条件が適している。
ハードマスク４８を、相対的に薄く形成することによって、図２３に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第７の実施の形態に係る半導体記憶装置においては、図２３に示すように、強磁性体ゲートキャパシタの側壁部のリーク部Ｌから、上部電極４６を後退させることにより、リーク源が切断されている。
本発明の第７の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と角度比β’／αとの関係は、図４と同様に表すことができる。
本発明の第７の実施の形態に係る半導体記憶装置においては、上部電極４６が強磁性体膜５４と接する位置におけるゲート側壁部が強磁性体膜５４の表面となす角度αが、ハードマスク４８が上部電極４６の表面となす角度β’と同じ場合、ゲートキャパシタリーク電流が大きくなる。
角度比β’／αが約０．９以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
角度比β’／αが約０.９に微減するだけで、ゲートキャパシタリーク電流は約２桁低下する。
この傾向は、上部電極４６が強磁性体膜５４と接する側壁部が強磁性体膜５４の表面となす角度αが約７０度以上になると顕著になる。
即ち、角度αが約７０度以上の強磁性体ゲートキャパシタにおいて、“ハードマスク４８の角度β’＜ 上部電極４６の角度α”の関係が成り立つことによりゲートキャパシタリーク電流が低減できる。
本発明の第７の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と比率（ハードマスク４８の厚さＡ／上部電極４６の厚さＢ）の関係は、図５と同様に表すことができる。
本発明の第７の実施の形態に係る半導体記憶装置においては、比率（ハードマスク４８の厚さＡ／上部電極４６の厚さＢ）が、約１．５以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
本発明の第７の実施の形態に示された１Ｍａｓｋ＿ＭＲＡＭキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[その他の実施の形態]
上記のように、本発明は第１乃至第７の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第１乃至第７の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
８…層間絶縁膜
１０…半導体基板
１２,３６…プラグ電極
１４,４２…下部電極
１６,４４…強誘電体膜
１８,４６…上部電極
２０,４８…ハードマスク
２２,３８…ビアホール電極
２４,４０…配線電極
２６,２８,５０,５２…ソース・ドレイン拡散層
３０…ゲート電極
３２，５６…ゲート絶縁膜
３４…コンタクト拡散層
５４…強磁性体膜
６０…ワード線ドライバ（ＷＬ．ＤＲＶ．）
６２…ブロック選択線ドライバ（ＢＳ.ＤＲＶ.）
６３…ワード線制御回路
６４…プレート線ドライバ（ＰＬ．ＤＲＶ．）
６５…プレート線制御回路
７０…センスアンプ
８０…メモリセルアレイ
Ｌ…リーク部
α,β，γ１,γ２，β’…角度
Ａ…ハードマスクの厚さ
Ｂ…上部電極の厚さ
１０…半導体基板
１２,３６…プラグ電極
１４,４２…下部電極
１６,４４…強誘電体膜
１８,４６…上部電極
２０,４８…ハードマスク
２２,３８…ビアホール電極
２４,４０…配線電極
２６,２８,５０,５２…ソース・ドレイン拡散層
３０…ゲート電極
３２，５６…ゲート絶縁膜
３４…コンタクト拡散層
５４…強磁性体膜
６０…ワード線ドライバ（ＷＬ．ＤＲＶ．）
６２…ブロック選択線ドライバ（ＢＳ.ＤＲＶ.）
６３…ワード線制御回路
６４…プレート線ドライバ（ＰＬ．ＤＲＶ．）
６５…プレート線制御回路
７０…センスアンプ
８０…メモリセルアレイ
Ｌ…リーク部
α,β，γ１,γ２，β’…角度
Ａ…ハードマスクの厚さ
Ｂ…上部電極の厚さ
Claims (5)
- 半導体基板上に形成された下部電極、前記下部電極上に配置された強誘電体膜、及び前記強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、
前記上部電極が前記強誘電体膜と接する位置における側壁部が前記強誘電体膜上面となす角が、前記上部電極上面における側壁部が前記強誘電体膜上面となす角よりも大きいことを特徴とする半導体記憶装置。 - 半導体基板上に形成された下部電極、前記下部電極上に配置された強誘電体膜、及び前記強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、
前記強誘電体膜が前記下部電極と接する位置における側壁部が前記下部電極上面となす角が、前記強誘電体膜が前記上部電極と接する位置における側壁部が前記下部電極上面となす角よりも大きいことを特徴とする半導体記憶装置。 - 前記半導体基板に設けられたソース・ドレイン拡散層と、
前記半導体基板上に設けられたゲート絶縁膜とを備え、
前記下部電極が、前記ゲート絶縁膜上、前記ソース・ドレイン拡散層に挟まれる位置に設けられていることを特徴とする請求項１記載の半導体記憶装置。 - 半導体基板にスイッチングトランジスタのソース・ドレイン拡散層を形成する工程と、
前記半導体基板及び前記ソース・ドレイン拡散層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に、前記上部電極に比較してエッチング選択比の低いハードマスクを形成する工程と、
エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、前記ハードマスクをマスクとする１マスク露光工程によって、前記上部電極，前記強誘電体膜，及び前記下部電極を一括加工する工程
とを有することを特徴とする半導体記憶装置の製造方法。 - 前記一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングにより前記ハードマスクを加工することを特徴とする請求項４記載の半導体記憶装置の製造方法。
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|---|---|---|---|---|
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|---|---|---|---|---|
| KR101168346B1 (ko) * | 2010-07-21 | 2012-07-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 및 그 제조방법 |
| KR101380310B1 (ko) * | 2012-03-28 | 2014-04-02 | 주식회사 동부하이텍 | 커패시터 및 그 형성 방법 |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001237390A (ja) * | 2000-02-24 | 2001-08-31 | Rohm Co Ltd | 強誘電体メモリ装置の製造方法 |
| JP2002324852A (ja) * | 2001-04-26 | 2002-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003282839A (ja) * | 2002-03-27 | 2003-10-03 | Seiko Epson Corp | 強誘電体メモリ装置の製造方法 |
| JP2003298022A (ja) * | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 強誘電体メモリ及びその製造方法 |
| JP2005108876A (ja) * | 2003-09-26 | 2005-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (9)
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|---|---|---|---|---|
| US6432767B2 (en) * | 1995-12-05 | 2002-08-13 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| JP3504046B2 (ja) * | 1995-12-05 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6492222B1 (en) * | 1999-12-22 | 2002-12-10 | Texas Instruments Incorporated | Method of dry etching PZT capacitor stack to form high-density ferroelectric memory devices |
| US20030143853A1 (en) * | 2002-01-31 | 2003-07-31 | Celii Francis G. | FeRAM capacitor stack etch |
| US6835665B2 (en) * | 2002-03-06 | 2004-12-28 | Hitachi High-Technologies Corporation | Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method |
| US6762064B1 (en) * | 2003-04-17 | 2004-07-13 | Infineon Technologies Ag | Process for fabrication of a ferrocapacitor |
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001237390A (ja) * | 2000-02-24 | 2001-08-31 | Rohm Co Ltd | 強誘電体メモリ装置の製造方法 |
| JP2002324852A (ja) * | 2001-04-26 | 2002-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003282839A (ja) * | 2002-03-27 | 2003-10-03 | Seiko Epson Corp | 強誘電体メモリ装置の製造方法 |
| JP2003298022A (ja) * | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 強誘電体メモリ及びその製造方法 |
| JP2005108876A (ja) * | 2003-09-26 | 2005-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009277896A (ja) * | 2008-05-15 | 2009-11-26 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
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