KR101380310B1 - 커패시터 및 그 형성 방법 - Google Patents

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Abstract

실시 예는 기판 상에 제1 도전층, 유전체막, 제2 도전층, 및 하드 마스크를 형성하는 단계, 상기 하드 마스크, 및 상기 제1 도전층을 식각하여 경사진 측벽을 갖는 하드 마스크 패턴 및 상부 전극을 형성하는 단계, 상기 하드 마스크 패턴 및 상기 상부 전극 각각의 경사진 측벽 상에 스페이서를 형성하는 단계, 및 상기 유전체막 및 상기 제2 도전층을 식각하여 하부 전극을 형성하는 단계를 포함한다.

Description

커패시터 및 그 형성 방법{A capacitor and a mehtod of forming the same}
실시 예는 반도체 소자의 MIM(Metal-Insulator-Metal) 커패시터 및 그 형성 방법에 관한 것이다.
MIM 커패시터는 직렬 저항이 낮고, 높은 Q(Quality Factor) 값을 갖도록 구현될 수 있다. 이와 같은 이유로 MIM 커패시터는 아날로그 및 RF 회로에 사용되는 대표적인 소자이다.
CMOS 이미지 센서에도 MIM 커패시터가 사용되는데, 노이즈 제거를 용이하게 하기 위하여 높은 커패시턴스 값을 갖는 MIM 커패시터가 사용될 수 있다. MIM 크기를 크게 하거나, 높은 유전 상수를 갖는 유전체(Insulator)를 사용함으로써 높은 커패시턴스 값을 갖는 MIM 커패시터를 구현할 수 있다.
그러나 MIM 커패시터의 크기를 크게 하면 CMOS 이미지 센서의 칩 사이즈가 증가할 수 있다. 또한 높은 유전 상수을 갖는 유전체는 식각이 어렵기 때문에 MIM 커패시터의 하부 전극 패턴닝이 용이하지 않고, 식각시 부산물(by-product)이 많이 발생하기 때문에 전기적 단락(short) 현상이 발생할 수 있다.
이러한 상기 문제점을 해결하기 위하여 하부 전극을 패턴닝하기 이전에 MIM 커패시터의 상부 전극과 유전체 주위에 산화물 스페이서(oxide spacer)를 형성하는 방법이 적용될 수 있다. 그러나 이 방법은 산화물 스페이서로 인하여 MIM 커패시터들 사이의 간격이 좁아져, 하부 전극 패터닝시에 이웃하는 MIM 커패시터들의 하부 전극들 사이에 브릿지(bridge)가 발생하고, 이러한 브릿지로 인하여 반도체 소자가 동작하지 않을 수 있다. 그리고 이러한 브릿지를 막기 위해서는 칩 사이즈의 증가가 불가피하다.
실시 예는 이웃하는 커패시터들의 하부 전극들 사이에 브릿지가 발생하는 것을 방지할 수 있는 커패시터 및 그 형성 방법을 제공한다.
실시 예에 따른 커패시터 형성 방법은 기판 상에 제1 도전층, 유전체막, 제2 도전층, 및 하드 마스크를 형성하는 단계; 상기 하드 마스크, 및 상기 제1 도전층을 식각하여 경사진 측벽을 갖는 하드 마스크 패턴 및 상부 전극을 형성하는 단계; 상기 하드 마스크 패턴 및 상기 상부 전극 각각의 경사진 측벽 상에 스페이서를 형성하는 단계; 및 상기 유전체막 및 상기 제2 도전층을 식각하여 하부 전극을 형성하는 단계를 포함한다.
상기 하드 마스크 패턴 및 상기 상부 전극 각각의 경사진 측벽의 각도는 45°~ 85°일 수 있다.
상기 하부 전극을 형성하는 단계는 상기 하드 마스크 패턴, 및 상기 스페이서를 식각 마스크로 이용하여 상기 유전체막을 제거하여 상기 제2 도전층을 노출하는 단계; 및 상기 노출된 제2 도전층을 선택적으로 제거하여 상기 하부 전극을 형성하는 단계를 포함할 수 있다.
C4F8 또는 C5F8이 첨가된 CF4 가스를 식각 가스로 이용하여 상기 하드 마스크 패턴 및 상기 상부 전극 각각의 경사진 측벽을 형성할 수 있다.
상기 스페이서를 형성하는 단계는 상기 하드 마스크 패턴, 상기 상부 전극, 및 상기 유전체막 상에 절연막을 형성하는 단계; 및 상기 하드 마스크 패턴의 상부면 및 상기 유전체막 상에 위치하는 상기 절연막을 제거하는 단계를 포함할 수 있다.
상기 하부 전극을 형성하는 단계는 상기 하드 마스크 패턴, 및 상기 스페이서를 식각 마스크로 이용하여 상기 유전체막을 제거하여 상기 제2 도전층을 노출하는 단계; 및 상기 하드 마스크 패턴, 상기 스페이서, 및 상기 노출되는 제2 도전층 상에 무반사 코팅층을 형성하는 단계; 상기 무반사 코팅층 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 무반사 코팅층 및 상기 제2 도전층을 선택적으로 제거하여 상기 하부 전극을 형성하는 단계; 및 잔류하는 상기 무반사 코팅층을 제거하는 단계를 포함할 수 있다.
실시 예에 따른 커패시터는 기판; 상기 기판 상에 형성되는 하부 전극; 상기 하부 전극 상에 형성되는 유전체막; 상기 유전체막 상에 형성되는 상부 전극; 상기 상부 전극 상에 형성되는 하드 마스크 패턴; 및 상기 하드 마스크 패턴, 상기 상부 전극 및 상기 유전체막 각각의 측벽에 형성되는 스페이서를 포함하며, 상기 상부 전극의 측벽은 상기 하부 전극의 상부면을 기준으로 경사진 제1 경사면을 갖는다.
상기 하드 마스크 패턴의 측벽은 상기 하부 전극의 상부면을 기준으로 경사진 제2 경사면을 가질 수 있다.
상기 제1 경사면 및 상기 제2 경사면은 동일한 평면상에 위치할 수 있다. 상기 제1 경사면 및 상기 제2 경사면의 각도는 서로 동일할 수 있다. 상기 제1 경사면 및 상기 제2 경사면 각각의 각도는 45°~ 85°일 수 있다.
상기 하드 마스크 패턴의 측벽 및 상기 상부 전극의 측벽 각각에 위치하는 상기 스페이서의 두께는 서로 동일할 수 있다.
상기 스페이서의 두께는 0.01um ~ 0.1um이고, 상기 유전체막의 두께는 0.003um ~ 0,015um일 수 있다. 상기 유전체막의 유전 상수는 12 이상일 수 있다.
상기 제1 경사면 및 상기 제2 경사면 각각의 각도는 상기 하부 전극의 측벽의 각도보다 작을 수 있다. 상기 스페이서의 하부면은 상기 유전체의 상부면과 접할 수 있다.
실시 예는 이웃하는 커패시터들의 하부 전극들 사이에 브릿지가 발생하는 것을 방지할 수 있다.
도 1은 실시 예에 따른 MIM 커패시터를 나타낸다.
도 2 내지 도 9는 실시 예에 따른 커패시터의 형성 방법을 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 MIM 커패시터 및 그 제조 방법을 설명한다.
도 1은 실시 예에 따른 MIM 커패시터(91,92)를 나타낸다. 도 1을 참조하면, MIM 커패시터(91,92)는 기판(10) 상에 형성되는 하부 전극(20A)과, 하부 전극(20A) 상에 형성되는 유전체막(30A)과, 유전체막(30A) 상에 형성되는 상부 전극(40A)과, 상부 전극(40A) 상에 형성되는 하드 마스크 패턴(50A)과, 상부 전극(40A) 및 하드 마스크 패턴(50A)의 측벽 상에 형성되는 스페이서(60A)를 포함한다.
기판(10)은 반도체 기판(예컨대, 실리콘 기판)일 수 있으며, 하부 배선(미도시)을 포함할 수 있다.
하부 전극(20A)은 기판(10) 상에 배치되며, 반사 방지 특성을 갖는 전도층일 수 있다. 예컨대, 하부 전극(20A)은 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf 중 적어도 하나를 포함하여 형성되거나 또는 이들의 합금으로 이루어질 수 있다.
유전체막(30A)은 하부 전극(20A) 상에 배치된다. 유전체막(30A)은 커패시터(91,92)의 커패시턴스(capacitance) 값을 높이기 위하여 유전체막(30A)의 유전 상수(dielectric constant)는 12 이상일 수 있다.
유전체막(30A)은 예컨대, SiN, SiO2, Al2O3, HfO, TaO5, SrTiO3, CaTiO3, LaAlO3, BaZrO3, BaZrTiO3 중 적어도 하나를 포함할 수 있다. 유전체막(30A)의 두께는 0.003um ~ 0,015um일 수 있다.
상부 전극(40A)은 유전체막(30A) 상에 배치된다. 상부 전극(40A)은 하부 전극(50A)과 동일한 물질로 이루어질 수 있다.
하드 마스트 패턴(50A)은 상부 전극(40A) 상에 배치된다. 즉 하드 마스크 패턴(50A)은 상부 전극(40A)의 상부면을 덮을 수 있다. 하드 마스크 패턴(50A)은 USG(Undoped Silicate Glass), 또는 TEOS(Tetra EthyleOrtho Silicate)와 같은 산화막으로 이루어지거나, SiN 또는 SiON과 같은 질화막으로 이루어질 수 있다. 하드 마스크 패턴(50A)의 두께는 0.01um ~ 0.1um일 수 있다.
상부 전극(40A)의 측벽은 하부 전극(20A)의 상부면(103)을 기준으로 경사진 제1 경사면(101)을 갖는다. 제1 경사면(101)의 각도(θ1, 이하 "제1 경사 각도"라 한다.)는 45°~ 85°일 수 있다. 예컨대, 상부 전극(40A)의 측벽과 상부 전극(40A)의 하부면이 이루는 각도는 45°~ 85°일 수 있다. 상부 전극(40A)의 상부면의 면적은 하부면의 면적보다 작을 수 있다.
하드 마스크 패턴(50A)의 측벽은 하부 전극(20A)의 상부면(103)을 기준으로 경사진 제2 경사면(102)을 갖는다. 제2 경사면(102)의 각도(θ2, 이하 "제2 경사 각도"라 한다)는 45°~ 85°일 수 있다. 예컨대, 하드 마스크 패턴(50A)의 측벽과 하드 마스크 패턴(50A)의 하부면이 이루는 각도는 45°~ 85°일 수 있다. 하드 마스크 패턴(50A)의 상부면은 면적은 하부면의 면적보다 작을 수 있다.
제1 경사면(101)과 제2 경사면(102)의 각도는 서로 동일할 수 있다(θ1=θ2). 그러나 실시 예는 이에 한정되는 것은 아니며, 다른 실시 예에서는 양자는 서로 다를 수 있다.
제1 경사면(101)과 제2 경사면(102)은 서로 동일한 평면 상에 위치할 수 있다. 그러나 실시 예는 이에 한정되는 것은 아니며, 다른 실시 예에서는 다른 평면 상에 위치할 수도 있다.
유전체막(30A)의 측벽이 하부 전극(20A)의 상부면과 이루는 경사진 각도(θ3, 이하 "제3 경사 각도"라 한다)는 제1 경사 각도(θ1) 및 제2 경사 각도(θ2)와 다를 수 있다. 예컨대, 제1 경사 각도(θ1) 및 제2 경사 각도(θ2)는 제3 경사 각도(θ3)보다 작을 수 있다(θ1<θ3, θ2<θ3).
또한 제1 경사 각도(θ1) 및 제2 경사 각도(θ2)는 하부 전극(20A)의 측벽의 경사진 각도(θ4, 이하 "제4 경사 각도"라 한다)와 다를 수 있다. 예컨대, 제1 경사 각도(θ1) 및 제2 경사 각도(θ2)는 제4 경사 각도(θ4)보다 작을 수 있다.
스페이서(60A)는 상부 전극(40A)의 제1 경사면(101), 및 하드 마스크 패턴(50A)의 제2 경사면(102) 상에 배치된다. 또한 스페이서(60A)의 하부면은 유전체막(30A)의 상부면과 접촉할 수 있다.
스페이서(60A)는 질화막 또는 산화막으로 이루어질 수 있다. 예컨대, 스페이서(60A)는 SiN 또는 SiON과 같은 질화막으로 이루어지거나, USG(Undoped Silicate Glass), 또는 TEOS(Tetra EthyleOrtho Silicate)와 같은 산화막으로 이루어질 수 있다.
예컨대, 하드 마스크 패턴(50A)이 산화막일 경우 스페이서(60A)는 질화막으로 이루어지고, 하드 마스크 패턴(50A)이 질화막일 경우 스페이서(60A)는 산화막으로 이루어질 수 있다. 그러나 실시 예는 이에 한정되는 것은 아니며, 다른 실시 예에서는 하드 마스크 패턴(50A)과 스페이서(60A)는 동일한 물질로 이루어질 수 있다.
스페이서(60A)의 두께는 0.01um ~ 0.1um일 수 있다. 제1 경사면(101) 상에 배치되는 스페이서(60A) 부분의 두께(D1)와 제2 경사면(101) 상에 배치되는 스페이서(60A) 부분의 두께(D2) 사이의 편차는 0.01um이하일 수 있다.
또한 제1 경사면(101) 상에 위치하는 스페이서(60A) 부분 및 제2 경사면(102) 상에 위치하는 스페이서(60A) 부분은 서로 동일한 두께를 가질 수 있다.
상부 전극(40A)과 하드 마스크 패턴(50A)의 측벽은 경사면이기 때문에 인접하는 커패시터들 사이의 간격을 충분히 확보할 수 있다. 실시 예는 인접하는 커패시터들 사이, 및 커패시터와 이와 이웃하는 소자 사이에 브릿지가 발생을 방지할 수 있다.
도 2 내지 도 9는 실시 예에 따른 커패시터의 형성 방법을 나타낸다.
도 2를 참조하면, 기판(10) 상에 제1 도전층(20), 유전체막(30), 제2 도전층(40), 및 하드 마스크(50)를 순차적으로 형성한다. 제1 도전층(20)은 도 8에 도시된 하부 전극(20A)과 동일한 물질일 수 있고, 제2 도전층(40)은 도 8에 도시된 상부 전극(40A)과 동일한 물질일 수 있다. 유전체막(30)은 도 8에 도시된 유전체막(50A)과 동일한 물질일 수 있고, 하드 마스크(50)는 도 8에 도시된 하드 마스크 패턴(50A)과 동일한 물질일 수 있다. 도 2에서 형성되는 하드 마스크(50)의 두께는 0.01um ~ 0.5um일 수 있다.
도 3을 참조하면, 하드 마스크(50) 및 제1 도전층(20)을 식각하여 경사진 측벽을 갖는 하드 마스크 패턴(50A) 및 상부 전극(40A)을 형성한다.
예컨대, 하드 마스크(50) 상에 포토리쏘그라피(photolithography) 공정을 이용하여 상부 전극(40A)을 패터닝하기 위한 포토레지스트 패턴(photoresist pattern, 미도시)을 형성한다. 포토레지스트 패턴을 식각 마스크로 이용하여 제1 도전층(20)을 노출하도록 하드 마스크(50)를 식각하여 하드 마스크 패턴(50A)을 형성한다. 이때 하드 마스크 패턴(50A)은 경사진 측벽(102)을 가지며, 하드 마스크 패턴(50A)의 측벽과 하드 마스크 패턴(50A)의 하부면이 이루는 각도는 45°~ 85°일 수 있다.
경사진 측벽(102)을 갖는 하드 마스크 패턴(50A) 형성을 위하여 CF4 가스를 주가스(main gas)로 사용하고, C4F8 가스 또는 C5F8 가스를 첨가 가스로 사용할 수 있다. 또한 식각을 위한 바이어스 파워(bias power)는 100W ~ 300W일 수 있다.
다음으로 하드 마스크 패턴(50A)을 식각 마스크(etch mask)로 이용하여 유전체막(30)을 노출하도록 제1 도전층(40)을 식각하여 상부 전극(40A)을 형성한다. 하드 마스크 패턴(50A)이 경사진 측벽(102)을 갖기 때문에 상부 전극(40A)도 동일한 프로파일(profile)을 갖는 경사진 측벽(101)을 가질 수 있다. 상부 전극(40A)의 측벽(101)과 상부 전극(40A)의 하부면이 이루는 각도는 45°~ 85°일 수 있다. 상부 전극(40A) 상에 잔류하는 하드 마스크 패턴(50A)의 두께(T1)는 0.01um ~ 0.1um일 수 있다. 상부 전극(40A)에 식각 공정시 유전체막(30)은 식각 정지막 역할을 할 수 있다. 이러한 식각 정지막 역할을 하기 위하여 유전체막(30)의 두께는 0.003um ~ 0,015um일 수 있다.
하드 마스크 패턴(50A)의 측벽 및 상부 전극(40A)의 측벽의 각도를 45°이상으로 하는 것은 도 4 및 도 5에 도시되는 스페이서(60A) 형성을 용이하게 하기 위함이다. 즉 측벽의 각도가 45°미만일 경우에는 스페이서(60A) 형성이 용이하지 않을 수 있다. 하드 마스크 패턴(50A)의 측벽 및 상부 전극(40A)의 측벽의 각도를 85°이하로 하는 것은 이웃하는 커패시터들(도 7 참조) 사이의 브릿지 발생을 억제하기 위한 최소한의 공간을 확보하기 위함이다.
도 4를 참조하면, 하드 마스크 패턴(50A), 상부 전극(40A), 및 노출되는 유전체막(30A) 상에 절연막(60)을 형성한다. 절연막(60)은 하드 마스크 패턴(50A)의 상부면과 측벽, 상부 전극(40A)의 측벽, 및 노출되는 유전체막(30A) 상에 형성될 수 있다. 이때 형성되는 절연막(60)은 도 8에 도시된 스페이서(60A)와 동일한 물질로 이루어질 수 있으며, 그 두께는 0.05um ~ 0.3um일 수 있다.
도 5를 참조하면, 하드 마스크 패턴(50A)의 상부면 및 유전체막(30A) 상에 위치하는 절연막(60)을 식각하여 하드 마스크 패턴(50A)의 측벽 및 상부 전극(40A)의 측벽 상에 스페이서(60A)를 형성한다. 이때 식각 공정은 블랭킷 에치(blanket etch) 방식을 사용할 수 있고, 바이어스 파워를 조절하여 절연막(60)의 식각률을 조절할 수 있으며, 이를 통하여 스페이서(60A)의 CD(Critical Dimesion)를 조절할 수 있다.
도 6을 참조하면, 하드 마스크 패턴(50A), 및 스페이서(60A)를 식각 마스크로 이용하여 유전체막(30)을 식각하고, 제2 도전층(20)을 노출시킨다. 유전체막(30)에 대한 식각률을 도 4에서의 식각률보다 낮춤으로써 폴리머(polymer)량을 줄이고, 식각에 의한 제2 도전층(20)의 손상을 방지할 수 있다.
도 7을 참조하면, 하드 마스크 패턴(50A), 스페이서(60A), 및 노출되는 제2 도전층(20A) 상에 무반사 코팅층(70, anti-reflection coating layer), 예컨대, BARC(bottom of anti-reflection coating layer)층을 형성한다.
그리고 포토리쏘그라피 공정을 이용하여 하부 전극(20A, 도 7 참조) 형성을 위한 포토레지스트 패턴(75)을 무반사 코팅층(70) 상에 형성한다.
도 8을 참조하면, 포토레지스트 패턴(75)을 마스크로 이용하여 무반사 코팅층(70) 및 제2 도전층(20)을 선택적으로 식각하여 하부 전극(20A)을 형성한다.
도 9를 참조하면, 잔류하는 무반사 코팅층(70A)을 제거한다. 이때 하드 마스크 패턴(50A)의 두께(T2) 및 스페이서(60A)의 두께는 0.01um ~ 0.1um일 수 있다.
커패시터들 사이의 공간이 좁을 경우, 또는 하드 마스크 패턴 및 상부 전극의 측벽의 각도가 90°이상인 커패시터들의 경우에는, 일반적으로 하드 마스크 패턴 상부에 형성되는 무반사 코팅층 부분보다 커패시터들 사이의 공간에 형성되는 무반사 코팅층의 부분의 두께가 두껍게 형성될 수 있다. 불균일한 두께를 갖는 무반사 코팅층은 불완전한 하부 전극 패턴닝을 유발할 수 있으며, 이로 인하여 인접 커패시터들 사이의 브릿지(bridge)가 발생할 수 있다.
그러나 실시 예는 하드 마스크 패턴(50A) 및 상부 전극(40A)의 측벽의 각도가 45°~ 85°인 경사 구조를 갖기 때문에 인접하는 커패시터들(91, 92) 사이의 공간은 넓어질 수 있다.
또한 실시 예는 하드 마스크 패턴(50A) 및 상부 전극(40A)의 측벽의 각도가 45°~ 85°인 경사 구조를 갖기 때문에 스페이서(60A)는 하드 마스크 패턴(50A) 및 상부 전극(40A)의 측벽 상에 균일한 두께 또는 미소한 두께 편차를 갖도록 형성될 수 있다. 그리고 스페이서(60A)의 두께가 균일하거나 미소 편차를 갖기 때문에 커패시터들 사이의 공간이 넓어질 수 있다.
이와 같이 커패시터들 사이의 공간이 넓기 때문에, 실시 예는 도 7에 도시된 바와 같이 하드 마스크 패턴(50A), 스페이서(60A), 및 노출되는 제2 도전층(20) 상에 형성되는 무반사 코팅층(75)의 두께는 균일할 수 있다. 즉 무반사 코팅층(75)은 커패시터들 사이의 공간 및 하드 마스크 패턴(50A)의 상부에 균일한 두께를 갖도록 형성될 수 있다. 따라서 실시 예는 무반사 코팅층(75)의 두께가 불균일하게 형성됨으로써 커패시터들의 하부 전극들 사이에 브릿지가 발생하는 것을 방지할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판 20: 제1 도전층
20A: 하부 전극 30, 30A: 유전체막
40: 제2 도전층 40A: 상부 전극
50: 하드 마스크 50A: 하드 마스크 패턴
60: 절연막 60A: 스페이서.

Claims (16)

  1. 기판 상에 제1 도전층, 유전체막, 제2 도전층, 및 하드 마스크를 형성하는 단계;
    상기 하드 마스크, 및 상기 제1 도전층을 식각하여 경사진 측벽을 갖는 하드 마스크 패턴 및 상부 전극을 형성하는 단계;
    상기 하드 마스크 패턴 및 상기 상부 전극 각각의 경사진 측벽 상에 스페이서를 형성하는 단계;
    상기 하드 마스크 패턴, 및 상기 스페이서를 식각 마스크로 이용하여 상기 유전체막을 제거하여 상기 제2 도전층을 노출하는 단계;
    상기 하드 마스크 패턴, 상기 스페이서, 및 상기 노출되는 제2 도전층 상에 무반사 코팅층을 형성하는 단계;
    상기 무반사 코팅층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 무반사 코팅층 및 상기 제2 도전층을 선택적으로 제거하여 하부 전극을 형성하는 단계; 및
    잔류하는 상기 무반사 코팅층을 제거하는 단계를 포함하는 커패시터 형성 방법.
  2. 제1항에 있어서,
    상기 하드 마스크 패턴 및 상기 상부 전극 각각의 경사진 측벽의 각도는 45°~ 85°인 커패시터 형성 방법.
  3. 제1항에 있어서, 상기 하부 전극을 형성하는 단계는,
    상기 하드 마스크 패턴, 및 상기 스페이서를 식각 마스크로 이용하여 상기 유전체막을 제거하여 상기 제2 도전층을 노출하는 단계; 및
    상기 노출된 제2 도전층을 선택적으로 제거하여 상기 하부 전극을 형성하는 단계를 포함하는 커패시터 형성 방법.
  4. 제1항에 있어서,
    C4F8 또는 C5F8이 첨가된 CF4 가스를 식각 가스로 이용하여 상기 하드 마스크 패턴 및 상기 상부 전극 각각의 경사진 측벽을 형성하는 커패시터 형성 방법.
  5. 제1항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하드 마스크 패턴, 상기 상부 전극, 및 상기 유전체막 상에 절연막을 형성하는 단계; 및
    상기 하드 마스크 패턴의 상부면 및 상기 유전체막 상에 위치하는 상기 절연막을 제거하는 단계를 포함하는 커패시터 형성 방법.
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