TW202018871A - 半導體結構的形成方法 - Google Patents

半導體結構的形成方法 Download PDF

Info

Publication number
TW202018871A
TW202018871A TW108136808A TW108136808A TW202018871A TW 202018871 A TW202018871 A TW 202018871A TW 108136808 A TW108136808 A TW 108136808A TW 108136808 A TW108136808 A TW 108136808A TW 202018871 A TW202018871 A TW 202018871A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
conductive
bottom electrode
electrode layer
Prior art date
Application number
TW108136808A
Other languages
English (en)
Inventor
吳榮堂
吳孟諭
吳思樺
李錦思
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202018871A publication Critical patent/TW202018871A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

提供一種磁穿隧接面（magnetic tunnel junction, MTJ）記憶單元的形成方法，其用於磁阻式隨機存取記憶體（magneto-resistive random access memory, MRAM）陣列之中。進行預清洗製程以移除金屬氧化層，其可形成於磁穿隧接面記憶單元的底電極之頂表面上。在預清洗製程期間，沉積磁穿隧接面層之前，底電極可曝露於空氣中。預清洗製程可包括遠程電漿製程，其中金屬氧化物與遠程電漿中所產生的氫自由基反應。

Description

半導體結構的形成方法
本發明實施例是關於一種半導體結構的形成方法，特別是關於一種磁阻式隨機存取記憶體的形成方法。
半導體產業在積體電路中，以半導體技術的創新而持續增加電子元件（例如：電晶體、二極體、電阻、電容等）的密度。這些創新如：逐漸減少最小部件尺寸；三維電晶體結構（如鰭狀場效電晶體（fin field-effect transistor, FinFET））；增加內連線層的數量；以及堆疊於半導體基板之上的內連線層中的非半導體記憶體，例如鐵電隨機存取記憶體（ferroelectric random access memory, FRAM）與磁阻式隨機存取記憶體（magneto-resistive RAM, MRAM）。磁阻式隨機存取記憶體的基礎儲存元件為磁穿隧接面（magnetic tunnel junction, MTJ）。高元件密度使系統單晶片（system-on-chip, SOC）得以實現，其中多功能性區塊整合於常稱為晶片的單一積體電路上，這些多功能性區塊如中央處理單元（central processing unit, CPU）、快取記憶體（cache memory）、類比射頻功能（analog∕RF functions）以及非揮發性記憶體（例如快閃記憶體（flash）、鐵磁隨機存取記憶體、磁阻式隨機存取記憶體）。於晶片上整合如此多的功能通常存在著許多新的難題，像是形成並整合多種電子元件與電晶體結構。
本發明實施例提供一種半導體結構的形成方法，包括：形成底電極層，其中介電層覆蓋底電極層；進行處理，以還原底電極層上的介電層；在進行處理之後，於底電極層之上形成磁穿隧接面層；於磁穿隧接面層之上形成頂電極層；以及圖案化頂電極層、磁穿隧接面層與底電極層，以形成磁隨機存取記憶單元。
本發明實施例提供一種半導體結構的形成方法，包括：於介電堆疊中形成底電極導孔，介電堆疊包括第一介電層，其位於第二介電層之上；於底電極導孔與介電堆疊之上形成底電極層；還原底電極層表面上的介電層，其中還原介電層的步驟產生了氣態副產物；在還原介電層之後，於底電極層之上形成磁穿隧接面層；於磁穿隧接面層之上形成頂電極層；以及在形成頂電極層之後，圖案化頂電極層、磁穿隧面層與底電極層，以形成磁隨機存取記憶單元。
本發明實施例提供一種半導體結構的形成方法，包括：於介電堆疊中形成底電極導孔，介電堆疊包括第一介電層，其位於第二介電層之上；於底電極導孔與介電堆疊之上形成底電極層，底電極層包括複數個導電層；還原底電極層之上的氧化層，其中還原氧化層的步驟露出了導電表面；在還原氧化層之後，於底電極層之上形成磁穿隧接面層，其中磁穿隧接面層包括穿隧阻障層，其介於釘紮層與自由層之間；於磁穿隧接面層之上形成頂電極層；以及在形成頂電極層之後，圖案化頂電極層、磁穿隧接面層與底電極層，以形成磁隨機存取記憶單元，其中圖案化的步驟包括凹蝕介電堆疊。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本發明實施例在磁阻式隨機存取記憶體陣列的背景下，描述了磁穿隧接面記憶單元（cell）形成方法的實施例。例如，磁穿隧接面記憶單元可形成於多層內連線系統之中，多層內連線系統包括導線、接觸件（contact）與導孔（via）的導電內連線結構，其在積體電路中用以連接電子元件。根據一些實施例，導電內連線結構可形成於沉積於半導體基板之上的介電層中，而於半導體基板中可形成許多電子元件如鰭狀場效電晶體、金屬氧化物半導體（metal-oxide-semiconductor, MOS）電容、擴散電阻（diffusion resistor）等。這些電子元件可作為積體電路的組成元件，根據使用多層內連線系統的積體電路設計，其可連接外部電源與電訊號至電子元件的電極並內連接電子元件。在一些實施例中，於半導體基板之上可形成額外的電子元件。形成於半導體基板之上的電子元件範例包括金屬-絕緣體-金屬（metal-insulator-metal, MIM）電容、薄膜電阻、金屬電感器、微機電系統（micro-electro-mechanical system, MEMS）元件等。於基板之上也可使用內連線系統上層的導電連接件（connector）與導線建立連接至電子元件電極的連線結構。
例如，本發明實施例包括磁阻式隨存取記憶體陣列中磁穿隧接面記憶單元之底電極的形成方法。此述的本發明實施例揭露了導電材料的表面製備製程，這些導電材料用以形成底電極，其在底電極與各自的磁穿隧接面記憶單元間的介面，可減少不合意的電阻抗。底電極指的是用以電性接觸磁穿隧接面最底層的導電元件，在磁阻式隨存取記憶體陣列中可為單元的儲存元件。儘管本發明實施例在形成磁穿隧接面記憶單元的底電極之背景下，討論導電元件形成方法的面向，例如，其他實施例仍可配合其他電子元件使用本發明實施例面向以減少電阻抗。
第1圖是根據一些實施例，繪示出半導體基板50的剖面圖，於基板50之上可形成各種電子元件以及一部份的多層內連線系統（例如膜層100A與100B）。一般而言，將如以下所詳述，第1圖繪示出形成於基板50上的鰭狀場效電晶體裝置60，且多重內連線層形成於鰭狀場效電晶體裝置60之上。在積體電路製程中，多重內連線層可以類似方式堆疊，如第1圖頂部的省略部分所示。
一般而言，繪示於第1圖中的基板50可包括主體（bulk）半導體基板或絕緣體上覆矽（silicon-on-insulator, SOI）基板。絕緣體上覆矽基板包括絕緣層，位於薄半導體層之下，而薄半導體層為絕緣體上覆矽基板的主動層（active layer）。主動層的半導體與主體半導體一般包括結晶（crystalline）半導體材料矽，但可包括一或多種其他半導體材料如鍺、矽鍺合金、化合物半導體（例如GaAs、AlAs、InAs、GaN、AlN等）或其合金（例如Gax Al1-x As、Gax Al1-x N、Inx Ga1-x As等）、氧化物半導體（例如ZnO、SnO2 、TiO2 、Ga2 O3 等）或前述之組合。可摻雜或不摻雜半導體材料。其他可使用的基板包括多層基板、梯度（gradient）基板或混合定向（hybrid orientation）基板。
繪示於第1圖中的鰭狀場效電晶體裝置60為三維金屬氧化物半導體場效電晶體結構，其形成於半導體突出部（protrusion）58的鰭狀條帶（strip）中，半導體突出部也稱為鰭片。繪示於第1圖中的是沿著鰭片縱軸所取得的剖面圖，鰭片縱軸方向平行於源極與汲極區54間的電流方向。使用微影與蝕刻技術圖案化基板可形成鰭片58。例如，可使用間隔物影像轉移（spacer image transfer, SIT）圖案化技術。在這個方法中，於基板之上形成犧牲層（sacrificial layer）並圖案化犧牲層以使用合適的微影與蝕刻製程形成心軸（mandrel）。利用自對準（self-aligned）製程在心軸一旁形成間隔物。接著利用適當的選擇性蝕刻製程移除犧牲層。每個剩餘的間隔物接著可作為硬遮罩，並使用如反應離子蝕刻（reactive ion etching, RIE）的製程蝕刻溝槽至基板50中以圖案化各自的鰭片58。第1圖繪示出單一鰭片58，儘管基板50可包括任何數量的鰭片。
第1圖繪示出沿著鰭片58的相對側壁形成的淺溝槽隔離（shallow trench isolation, STI）區62 。可沉積一或多種介電材料（例如氧化矽）以完全填充鰭片周圍的溝槽，並接著凹蝕介電材料的頂表面而形成淺溝槽隔離區62。可利用高密度電漿化學氣相沉積（HDP-CVD）、低壓化學氣相沉積（LPCVD）、次大氣壓化學氣相沉積（sub-atmospheric CVD, SACVD）、可流動式化學氣相沉積（flowable CVD, FCVD）、旋轉塗佈（spin-on）等或前述之組合沉積淺溝槽隔離區62的介電材料。沉積之後，可進行回火（anneal）製程或固化（curing）製程。在一些範例中，淺溝槽隔離區62可包括襯墊（liner）如熱氧化襯墊，其透過氧化矽表面而生成。例如，凹蝕製程可使用平坦化製程（例如化學機械研磨），接著進行選擇性蝕刻製程（例如濕式蝕刻、乾式蝕刻或前述之組合），可凹蝕淺溝槽隔離區62中介電材料的頂表面，而使得鰭片58的上部分從周圍的絕緣淺溝槽隔離區62突出。在一些範例中，也可利用平坦化製程移除用以形成鰭片58的圖案化硬遮罩。
在一些實施例中，繪示於第1圖中的鰭狀場效電晶體裝置60的閘極結構68為高介電常數金屬閘極（HKMG）結構，可利用閘極後製（gate-last）流程形成閘極結構68。閘極後製製程中，形成淺溝槽隔離區62之後，形成犧牲閒置（dummy）閘極結構（未繪示）。閒置閘極結構可包括閒置閘極介電質、閒置閘極電極與硬遮罩。首先，可沉積閒置閘極介電材料（例如氧化矽、氮化矽等）。接著，於閒置閘極介電質之上可沉積閒置閘極材料（例如非晶（amorphous）矽、多晶矽等）並平坦化（例如化學機械平坦化）閒置閘極材料。於閒置閘極材料之上可形成硬遮罩層（例如氮化矽、碳化矽等）。接著利用合適的微影與蝕刻技術，圖案化硬遮罩並轉移圖案至閒置閘極介電質與閒置閘極材料以形成閒置閘極結構。閒置閘極結構可沿著突出鰭片的多邊延伸並延伸於淺溝槽隔離區62表面之上的鰭片間。將於以下所詳述，可使用如第1圖中所繪示的高介電常數金屬閘極結構68取代閒置閘極結構。繪示於第1圖中（見鰭片58頂部上）右邊的高介電常數金屬閘極結構68為主動高介電常數金屬閘極結構的範例，例如，其沿著於淺溝槽隔離區62之上突出的鰭片58側壁延伸並延伸超越鰭片58之一部分，而第1圖中左邊的高介電常數金屬閘極結構68 為閘極結構的範例，其延伸超越淺溝隔離區62，例如延伸於鄰近鰭片間。可利用任何合適的方法如化學氣相沉積、電漿增強化學氣相沉積（PECVD）、原子層沉積（ALD）、電漿增強原子層沉積（PEALD）等、半導體表面的熱氧化製程或前述之組合沉積用以形成閒置閘極結構與硬遮罩的材料。
例如，形成繪示於第1圖中鰭狀場效電晶體60的源極與汲極區54與間隔物72並自對準至閒置閘極結構。在圖案化閒置閘極完成後，可沉積與非等向（anisotropic）性蝕刻間隔物介電層以形成間隔物72。間隔物介電層可包括一或多種介電質如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽等或前述之組合。非等向性蝕刻製程從閒置閘極結構頂部之上移除了間隔物介電層，並沿著閒置閘極結構的側壁保留間隔物72，閒置閘極結構的側壁橫向延伸於鰭片表面的一部分上（如第1圖中右邊所繪示）或淺溝槽隔離介電質上（如第1圖中左邊所繪示）。
源極與汲極區54為與半導體鰭片58直接接觸的半導體區。在一些實施例中，源極與汲極區54可包括重摻雜區與相對的輕摻雜汲極（LDD）延伸。一般而言，重摻雜區透過間隔物72與閒置閘極隔開，而在形成間隔物72之前可形成輕摻雜汲極區，因此，輕摻雜汲極區於間隔物72下延伸，且在一些實施例中，更延伸至閒置閘極結構之下半導體的一部分中。例如，可使用離子佈植（ion implantation）製程佈植摻質（例如As、P、B、In等）而形成輕摻雜汲極區。
源極與汲極區54可包括磊晶生長區（epitaxially grown layer）。例如，在形成輕摻雜汲極區之後，可形成間隔物72，且接著利用先蝕刻鰭片以形成凹口（recess）再使用選擇性磊晶生長製程於凹口中沉積結晶半導體材料的方式，可形成重摻雜源極與汲極區並自對準至間隔物72，結晶半導體材料可填充凹口且一般於鰭片原表面下延伸以形成抬升（raised）的源極汲極結構，如第1圖中所繪示。結晶半導體材料可為元素（例如矽或鍺等）或合金（例如Si1-x Cx 或Si1-x Gex 等）。選擇性磊晶生長製程可使用任何合適的磊晶生長方法如氣相∕固相∕液相磊晶（VPE, SPE, LPE）、金屬有機化學氣相沉積（MOCVD）或分子束磊晶（MBE）等。在選擇性磊晶生長時於原位（in situ）或在選擇性磊晶生長之後進行離子佈植製程或前述之組合，可導入高劑量摻質（例如約1014 cm-2 至1016 cm-2 ）至重摻雜源極與汲極區54。
沉積第一層間介電質76（見第1圖中）以填充閒置閘極結構（未繪示）間的空間與鰭片58於淺溝槽隔離62之上的突出部分間之空間。在一些實施例中，在沉積層間介電材料之前，可沉積合適介電質（例如氮化矽、碳化矽等或前述之組合）的接觸蝕刻停止層（未繪示）。可進行平坦化製程（例如化學機械平坦化）以從閒置閘極之上移除過多的層間介電材料與任何剩餘的硬遮罩材料而形成頂表面，其中露出閒置閘極材料的頂表面且其與第一層間介電質76的頂表面實質上共平面。接著，可先利用一或多種蝕刻技術移除閒置閘極結構，形成繪示於第1圖中的高介電常數金屬閘極結構68，因而產生各自的間隔物72間的凹口。再沉積替換閘極介電層66並再沉積替換導電閘極層64以完全填充凹口，替換閘極介電層66包括一或多種介電質，而替換導電閘極層64包括一或多種導電材料。利用如化學機械平坦化製程可從第一層間介電質76的頂表面之上移除閘極結構層64與66的過多部分。如第1圖中所繪示，所製得結構可實質上為共平面表面，其包括第一層間介電質76露出的頂表面、間隔物72與嵌於各自的間隔物72間的高介電常數金屬閘極層66與64的剩餘部分。
如第1圖中所繪示，於第一層間介電層76之上可沉積第二層間介電層78。在一些實施例中，形成第一層間介電層76與第二層間介電層78的絕緣材料可包括氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼摻雜磷矽酸鹽玻璃（BPSG）、未摻雜矽酸鹽玻璃（USG）、低介電常數介電質如氟矽酸鹽玻璃（FSG）、碳氧化矽（SiOCH）、碳摻雜氧化物、可流動氧化物或多孔（porous）氧化物（例如乾凝膠（xerogel）或氣凝膠（aerogel））等或前述之組合。可利用任何合適的方法如化學氣相沉積、物理氣相沉積（PVD）、原子層沉積、電漿增強原子層沉積、次大氣壓化學氣相沉積、可流動式化學氣相沉積、旋轉塗佈等或前述之組合沉積介電材料，其用於形成第一層間介電層76與第二層間介電層78。
例如，閘極介電層66包括高介電常數介電材料如金屬氧化物以及∕或矽化物（例如Hf、Al、Zr、La、Mg、Ba、Ti與其他金屬的氧化物以及∕或矽化物）、氮化矽、氧化矽等或前述之組合或前述的多層。在一些實施例中，導電閘極層64可為多層的金屬閘極堆疊，包括阻障層（barrier layer）、功函數層（work function layer）與閘極填充層，連續地形成於閘極介電層66頂部上。阻障層的例示性材料包括TiN、TaN、Ti、Ta等或前述之多層組合。p型場效電晶體功函數層可包括TiN、TaN、Ru、Mo、Al，而n型場效電晶體功函數層可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。也可使用其他合適的功函數材料、前述之組合或前述之多層。填充凹口剩餘部分的閘極填充層可包括金屬如Cu、Al、W、Co、Ru等或前述之組合或前述之多層。可利用任何合適的方法如化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電化學電鍍（electrochemical plating, ECP）或無電電鍍等沉積用以形成閘極結構的材料。
如第1圖中所繪示，形成於基板50中的電子元件之電極可透過導電連接件（例如接觸件74）電性連接至第一內連線層100A的導電部件，而導電連接件形成於其間的介電層。在繪示於第1圖的範例中，接觸件74形成電性連接至鰭狀場效電晶體60的源極與汲極區54。接觸件74至閘極電極一般形成於淺溝槽隔離區62之上。分離的閘極電極64（繪示於第1圖中左邊）繪示出這樣的接觸件。可利用微影技術形成接觸件。例如，於第二層間介電質78之上可形成圖案化遮罩，其用以蝕刻通過第二層間介電質78延伸的開口以露出淺溝槽隔離區62之上的閘極電極之一部分，並蝕刻鰭片58之上的開口以露出部分源極與汲極區54，鰭片58進一步地延伸通過第一層間介電質76與其之下的蝕刻停止層（未繪示）襯料。在一些實施例中，可使用非等向性乾式蝕刻製程，其中蝕刻以兩個連續步驟進行。相對於閘極電極64與接觸蝕刻停止層，用於蝕刻製程第一步驟的蝕刻劑對第一與第二層間介電層76與78具有較高蝕刻速率，接觸蝕刻停止層可內襯於源極與汲極區54的重摻雜區之頂表面。一旦蝕刻製程的第一步驟露出接觸蝕刻停止層，可進行蝕刻製程的第二步驟，其中可改變蝕刻劑以選擇性移除接觸蝕刻停止層。
在一些實施例中，於第一層間介電層76與第二層間介電層78中的開口中可形成導電襯墊。接著，以導電填充材料填充開口。襯墊包括阻障金屬，其用以減少導電材料從接觸件74向外擴散至周圍的介電材料中。在一些實施例中，襯墊可包括兩層阻障金屬層。第一阻障金屬與源極與汲極區54中的半導體材料接觸，而因此可與源極與汲極區54中的重摻雜半導體化學反應以形成低阻抗歐姆（ohmic）接觸件。例如，若源極與汲極區54中的重摻雜半導體為矽或矽鍺合金半導體，則第一阻障金屬可包括Ti、Ni、Pt、Co、其他合適的金屬或其合金。導電襯墊的第二阻障金屬層可額外地包括其他金屬（例如TiN、TaN、Ta、其他合適金屬或其合金）。利用任何可接受的沉積技術（例如化學氣相沉積、原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、物理氣相沉積、電化學電鍍、無電電鍍等或前述之組合），於導電襯層之上可沉積導電填充材料（例如W、Al、Cu、Ru、Ni、Co、這些金屬的合金或前述之組合等）以填充接觸開口。接著，可使用平坦化製程（例如化學機械平坦化）以從第二層間介電質78表面之上移除所有導電材料的過多部分。所製得的導電插塞（plug）延伸至第一與第二層間介電層76與78之中並形成接觸件74，其與電子元件的電極形成物理性與電性連接，這些電子元件如第1圖中所繪示的三閘極（tri-gate）鰭狀場效電晶體60。在此範例中，利用相同製程步驟，同時形成淺溝槽隔離62之上與鰭片58之上的接觸件至電極。然而，在其他實施例中，這兩種型態的接觸件可分別形成。
如第1圖中所繪示，根據積體電路設計所採用的後端製程方案（BEOL scheme），於形成於第一與第二層間介電層76與78中的接觸插塞74之上可形成並垂直堆疊多重內連線層。繪示於第1圖的後端製程方案中，各種內連線層具有相似部件。然而，應能理解其他實施例可使用替代的積集方案，其中各種內連線層可使用不同部件。例如，可延伸繪示如垂直連接的接觸件74，以形成橫向傳導電流的導電襯墊。
在本發明實施例中，第N層內連線層包括嵌於金屬間介電層IMDN 的導孔VN 與導線MN 。除了提供各種導電元件間的絕緣，金屬間介電層可包括一或多種介電蝕刻停止層以控制蝕刻製程，而蝕刻製程用以形成金屬間介電層中的開口。一般而言，導孔VN 垂直傳導電流並用以電性連接位於垂直鄰近層的兩個導電部件，而導線MN 橫向傳導電流並用以散佈單一層的電訊號與功率。繪示於第1圖的後端製程方案中，導孔V1 104A連接接觸件74至導線M1 108A，且在其後的層，導孔VN 連接導線MN-1 至導線MN （例如一對導線108A與108B可透過導孔104B連接）。其他實施例可採用不同的方案。例如，可從M1 層省略導孔V1 ，且可配置接觸件74以直接連接至M1 導線108A。
再次參照第1圖，例如，可利用雙鑲嵌（dual damascene）製程流程形成第一內連線層100A。首先，可使用一或多層介電材料沉積用以形成IMD1 層110A的介電堆疊，這些介電材料如第一與第二層間介電層76與78的敘述中所列的介電材料。在一些實施例中，IMD1 層110A包括蝕刻停止層（未繪示）位於介電堆疊的底部。蝕刻停止層包括一或多個絕緣層（例如SiN、SiC、SiCN、SiCO、CN等或前述之組合），其具有不同於上覆材料的蝕刻速率。用以沉積IMD1 介電堆疊的技術可與形成第一與第二層間介電層76與78的技術相同。
可利用適當的微影與蝕刻技術（例如使用氟碳化學物質的非等向性反應離子蝕刻）圖案化IMD1 層110A，以形成用於導孔與導線的開口。用於導孔的開口可為垂直的孔隙，通過IMD1 層110A延伸以露出接觸件74的頂導電表面，而用於導線的開口可為縱向溝槽，形成於IMD1 層的上部分中。在一些實施例中，圖案化IMD1 層中的孔隙與溝槽的方法使用了導孔先製（via-first）的方案，其中第一微影與蝕刻製程形成用於導孔的孔隙，而第二微影與蝕刻製程形成用於導線的溝槽。其他實施例可使用不同的方法，例如，溝槽先製方案、不完整的導孔先製方案或埋入（buried）蝕刻停止層方案。蝕刻技術可使用多個步驟。例如，第一主要蝕刻步驟移除了IMD1 層110A介電材料的一部分並止於蝕刻停止介電層上。接著，改變蝕刻劑以移除蝕刻停止層介電材料。可調諧各蝕刻步驟（例如化學組成、流速、氣體壓力與反應器功率等）的參數以形成具有期望的內部錐角的錐形（tapered）側壁輪廓。
可沉積許多導電材料以填充孔隙與溝槽，其形成了第一內連線層100A的導電部件V1 104A與M1 108A。開口可先內襯於導電擴散阻障材料，並接著以沉積於導電擴散阻障襯墊之上的導電填充材料完全填充開口。在一些實施例中，於導電擴散阻障襯墊之上可沉積薄導電晶種層（seed layer）以協助開始進行電化學電鍍沉積步驟，其以導電填充材料完全填充開口。
V1 導孔104A與M1 導線108A中的擴散阻障導電襯墊包括一或多層的TaN、Ta、TiN、Ti、Co等或前述之組合。V1 導孔104A與M1 導線108A中的導電填充層可包括金屬如Cu、Al、W、Co、Ru等或前述之組合或前述的多層。可利用任何合適的方法如化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電化學電鍍、無電電鍍等，沉積用以形成導電部件V1 104A與M1 108A的導電材料。在一些實施例中，導電晶種層可為與導電填充層相同的導電材料，且可利用合適的沉積技術（化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、物理氣相沉積等）沉積導電晶種層。
可利用平坦化製程（例如化學機械平坦化）移除在開口外IMD1 層110A之上過多的導電材料，因而形成包括IMD1 110A的介電區的頂表面，其與M1 108A的導電區實質上共平面。如第1圖中所繪示，平坦化步驟完成了第一內連線層100A的製程，第一內連線層100A包括嵌入於IMD1 110A中的導孔V1 ­104A與導線M1 108A。
第1圖中垂直置於第一內連線層100A之上的內連線層為第二內連線層100B。在一些實施例中，各種內連線層（例如第一內連線層100A與第二內連線層100B）的結構可相似。繪示於第1圖的範例中，第二內連線層100B包括嵌入於絕緣薄膜IMD2 110B的導孔V2 104B與導線M2 108B，並具有平坦的頂表面。在第一內連線層100A的背景下，以上所述的材料與製程技術可用以形成第二內連線層100B與其後的內連線層。
雖然敘述了電子元件（鰭狀場效電晶體60）的範例與形成連接至電子元件的內連線結構之範例，應能理解的是本發明所屬技術領域具有通常知識者應理解，以上為了說明目的所提供的範例僅是為了進一步地說明本發明實施例的應用，而非以任何方式限制本發明。
第2圖是繪示出在磁阻式隨機存取記憶體陣列製程初始階段，第N內連線層100N的剖面圖。根據一些實施例，第2圖中，在第N內連線層100N的導線MN 108N繪示為導電部件，在後續製程步驟中，磁穿隧接面記憶單元的底電極將電形耦接至導電部件。導線MN 108N僅是為了說明目的而繪示，應能理解導線MN 108N可放置於特定設計中任何合適的金屬化層。第2圖中，導孔VN 104N與導線MN 108N嵌入於絕緣薄膜IMDN 110N中。在製程變異（variation）以內，IMDN 110N的頂介電表面與導線MN 108N的頂導電表面實質上共平面。在此範例中，可使用第1圖中形成第一與第二內連線層100A與100B的相同材料與方法，形成第N內連線層100N。第2圖中的省略部分指的是下方的內連線層，其可用以電性連接至形成於半導體基板50中以及∕之上的電子元件，半導體基板50如第1圖中的鰭狀場效電晶體裝置60。後續圖式並未繪示出基板50與第N內連線層100N之下內連線層的省略代表符號。
根據一些實施例，第3圖繪示出介電堆疊200，其包括一或多個介電層連續地形成於第N內連線層100N之上。在一些實施例中，介電堆疊200可置於後續形成的磁阻式隨機存取記憶單元與導線MN 108N之間。於第N內連線層100N平坦化的頂表面之上可形成第一介電層202，而於第一介電層202之上可形成第二介電層204。繪示於第3圖的例示性結構中，第一與第二介電層202與204在後續的蝕刻步驟中可一同用作為蝕刻停止層，後續的蝕刻步驟形成了通過介電堆疊200延伸的垂直孔隙。在一些實施例中，第一與第二介電層202與204分別包括AlN與AlOx ，儘管也可使用其他介電材料（例如SiN、SiC等或前述之組合）。在一些實施例中，第一介電層202可具有約10 Å至約1000 Å的厚度，而第二介電層204可具有約10 Å至約1000 Å的厚度。
再次參照第3圖，形成於第二介電層204之上的第三介電層206提供了導線MN 108N與磁阻式隨機存取記憶體陣列的磁穿隧接面記憶單元後續形成的底電極之間的絕緣。在此範例中，第三介電層206可包括如化學氣相沉積技術沉積的氧化矽，化學氣相沉積技術使用四乙氧基矽烷（tetraethyl orthosilicate, TEOS）作為前驅物（precursor）。其他實施例可使用其他絕緣體，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、碳氧化矽、碳摻雜氧化物、可流動氧化物、多孔氧化物（例如乾凝膠或氣凝膠）等或前述之組合。在一些實施例中，第三介電層206可具有約50Å至約1000Å的厚度。
第3圖更繪示出抗反射塗層（anti-reflective coating, ARC）208與圖案化的光阻層209，抗反射塗層208覆蓋例示性介電堆疊200的第三介電層206，而圖案化的光阻層209覆蓋抗反射塗層208。減少鏡面反射（specular reflection）、薄膜干涉以及∕或駐波（standing wave）引起的光失真（optical distortion），抗反射塗層得以改善光解析度，以上的問題在光阻材料成像（imaging）的過程中會抑制銳利特徵的清晰度（definition）。在例示性的範例中，抗反射塗層208可包括無氮抗反射塗層（nitrogen-free ARC, NFARC）（例如有機抗反射塗層如Cx Hx Ox 或無機抗反射塗層如SiC），以在圖案化光阻層209時更進一步地改善銳利特徵的清晰度。在一些實施例中，抗反射塗層208可具有約50Å至約1000Å的厚度。可利用任何合適的沉積技術如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積、物理氣相沉積、旋轉塗佈等或前述之組合，形成介電堆疊200的各種介電層。介電堆疊200的結構僅用作為範例，也可使用其他絕緣結構。
第4圖繪示出孔隙203，其通過介電堆疊200延伸以露出嵌於絕緣薄膜IMDN 110N中導線MN 108N的導電頂表面之一部分。以圖案化光阻層209作為蝕刻遮罩蝕刻孔隙203可圖案化介電堆疊200。可使用任何可接受的蝕刻技術，例如，先前第1圖所述相關的反應離子蝕刻製程，其用以形成導孔與導線如導孔VN 104N與導線MN 108N。蝕刻製程可包括一或多種蝕刻步驟，例如，使用蝕刻劑進行第一蝕刻步驟以移除抗反射塗層208的露出部分，接著使用蝕刻劑進行第二蝕刻步驟以移除第三介電層206但相對地不蝕刻位於第三介電層206之下的第一與第二介電層202與204。如第4圖所繪示，第三蝕刻步驟可移除第一與第二介電層202與204的露出部分，並露出導線MN 108N的頂導電表面之一部分。在一些實施例中，第一與第二蝕刻步驟可為相同步驟。
第5圖繪示出底電極導孔205，形成於介電堆疊200中並電性連接至導線MN 108N。底電極導孔205可包括一或多層。例如，可使用導電擴散阻障襯墊與導電填充材料填充孔隙203（見第4圖）。如第5圖所繪示，平坦化製程（例如化學機械平坦化）從介電堆疊200頂表面之上可移除過多的導電材料，以形成與底電極導孔205的頂導電表面實質上共平面的介電表面。
在一些實施例中，（包括繪示於第5圖中的範例）用以形成底電極導孔205的材料及製程技術與形成以上所述在內連線層的導孔（例如V1 104A、V2 104B與VN 104N）之材料及製程技術可相同。在其他實施例中，用以形成底電極導孔205的材料以及製程技術與先前或後續製程步驟中用以形成內連線層的導電部件之導電材料及製程可不同。例如，在V1 104A至VN 104N中可使用Cu作為導電填充材料，而在底電極導孔205中可使用Co作為導電填充材料。
第6圖繪示出導電底電極層210，垂直形成鄰近於底電極導孔205的頂表面與介電堆疊200。在一些實施例中，如第6圖中所繪示，底電極層210包括連續沉積的多層導電材料。例如，包括TaN的第一導電層212可形成於介電堆疊200頂表面與底電極導孔205上。根據一些實施例，例如，包括TiN的第二導電層214可形成於第一導電層212之上。在其他實施例中，底電極層210可包括多於或少於兩個導電層，並可使用其他導電材料（例如Cu、Al、Ta、W、Ti等）。可利用任何合適的技術如化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、電漿增強原子層沉積、物理氣相沉積等或前述之組合，沉積第一與第二導電層212與214。在一些實施例中，第一導電層212可具有約10Å至約500Å的厚度，而第二導電層214可具有約10Å至約500Å的厚度。根據一些實施例，例如，使用化學機械平坦化製程可平坦化底電極層210的頂表面。
第6圖也繪示出原生氧化薄膜215，形成於導電底電極層210的頂表面上。在製程中，底電極層210的底表面曝露至氧氣（例如空氣中的氧氣），因而形成了原生氧化薄膜。如此處所使用的，至少在一些範例中， 原生氧化薄膜指的是氧化薄膜或含氧化物薄膜，並非有意地形成於導電底電極層210的頂表面上。第6圖所繪示的範例中與包括TiN的頂導電層214的實施例中，當曝露至氧氣時，可形成包括Ti的氧化物與氮氧化物的原生氧化薄膜215（例如TiO2 與TiOx Ny ）。一般而言，金屬的原生氧化薄膜如原生氧化薄膜215為較差的導體，因此，阻礙了電流的傳導。第6圖所繪示的範例中，接著形成於底電極210之上的磁穿隧接面可為磁阻式隨存取記憶單元的儲存元件。原生氧化薄膜215可導致磁阻式隨存取記憶體的電路在電動（electrical operation）過程中，無法通過磁穿隧接面提供充足的電流以倒轉磁穿隧接面中的磁場，而因此無法精確地將資料寫入至磁阻式隨機存取記憶單元之中。此述的實施例提供了消除以及∕或還原原生氧化薄膜215的方法，以減少後續形成於底電極層210之上的磁阻式隨機存取記憶單元作用時的電致失效（electrical failure）。
在第7圖中，沉積用以形成磁穿隧接面的複數個導電與介電層之前，進行表面清洗預處理製程時可移除原生氧化薄膜215（見第6圖），形成磁穿隧接面的複數個導電與介電層一同成為磁穿隧接面層220。於底電極層210之上可形成多層磁穿隧接面層220，而不曝露底電極層210的表面至含氧環境。第7圖繪示出頂電極層230，其包括形成於磁穿隧接面層220之上的許多導電層。第7圖中的多層磁穿隧接面層220垂直地介於底電極層210與頂電極層230之間，並在其各自的介面物理性且電性接觸底電極層210與頂電極層230。第7圖也繪示出沉積於頂電極層230頂部上的硬遮罩層238與光阻層239，利用可接受的微影技術於硬遮罩之上可塗佈並圖案化光阻層239。
在一些實施例中，可利用反應電漿表面清洗製程移除原生氧化薄膜215。一般而言，於電漿反應器中可遠程產生激活化學物質，並將其指向基板的表面，其中激活反應物與目標材料可進行化學反應，以從基板表面移除目標材料（第6圖中的原生氧化薄膜215）。可物理性或化學性移除此反應不合意的副產物。
在一些實施例中，遠程電漿反應器中產生的激活物質為還原劑（例如氫自由基H* ）。例如，可使用載氣（例如Ar、N2 等）、製程氣體（例如H2 、NH3 等）、約0.1kV至約30kV的直流偏壓以及在約13MHz至約40MHz激發頻率下，約100W至約2kW的射頻功率產生電漿，在約1mTorr至約10Torr的壓力與約20℃至約500℃的溫度下，載氣具有約10sccm至約10000sccm的流速，而製程氣體具有約10sccm至約10000sccm的流速。在例示性製程中，於遠程電漿反應器中可產生氫自由基H* ，其中在100mTorr的壓力與25℃的溫度下，使用流速為1000sccm的載氣Ar與流速為300sccm的製程氣體H2 ，以及使用3kV的直流偏壓與在13MHz激發頻率下300W的射頻功率產生電漿。
將以上討論的遠程電漿中產生的氫自由基H* 從電漿腔指向至晶圓，其中氫自由基H* 與原生氧化薄膜215反應（繪示於第6圖中）。移除或還原原生氧化層薄膜215中TiO2 的例示性反應可由以下化學方程式所描述：TiO2­ +4H* →Ti+2H2 O(g)，其在約1mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約20秒至約500秒的時間。移除或還原原生氧化層薄膜215中TiOx Ny 的例示性反應可由以下化學方程式所描述：TiOx Ny­ +4H* →TiN+2H2 O(g)，其在約1mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約20秒至約500秒的時間。這些反應可還原生氧化薄膜215以復原第二導電層214的導電表面，並產生水蒸氣副產物。可根據材料與條件改變製程條件。例如，若氧化層較厚，進行較長時間的製程較為符合需求。也可使用其他化學物質與化學反應以大規模還原∕移除表面氧化層。
在一些實施例中，除了還原劑（例如氫自由基H* ）外，遠程電漿可包括離子（例如N2 、NH3 與Ar）。可激發這些離子、指向原生氧化層215並可物理性移除原生氧化材料的一部分。表面清洗製程指的是濺射清洗，其中以高能離子撞擊表面而物理性移除材料。在用以移除或還原原生氧化層215的表面清洗預處理製程步驟中，可同時進行反應電漿清洗與濺射清洗，其中反應電漿清洗使用還原劑（例如氫自由基H* ）進行化學反應，而濺射清洗使用了高能離子（例如N2 、NH3 與Ar）。
在其他實施例中，用以移除或還原原生氧化層215的表面清洗預處理製程步驟可為濺射清洗製程，其中可於遠程電漿中產生所使用的高能離子（例如N2 、NH3 與Ar）。例如，可使用載氣（例如Ar、N2 等）、製程氣體（例如H2 、NH3 等）、約10V至約3kV的直流偏壓以及在約13MHz至約40MHz激發頻率下，約100W至約2kW的射頻功率產生電漿，在約1mTorr至約10Torr的壓力與約20℃至約500℃的溫度下，載氣具有約10sccm至約10000sccm的流速，而製程氣體具有約10sccm至約10000sccm的流速。在例示性製程中，於遠程電漿反應器中可產生氫自由基H* ，其中在100mTorr的壓力與25℃的溫度下，使用流速為3000sccm的載氣Ar與流速為300sccm的製程氣體NH3 ，以及使用3kV的直流偏壓與在26MHz激發頻率下30W的射頻功率產生電漿。
在一些實施例中，使用氣態環原劑如H2 或NH3 的熱處理可移除或還原原生氧化層215。若使用H2 作為還原劑，移除或還原存在於原生氧化薄膜215中TiO2 的例示性反應可由以下化學方程式所描述：TiO2­ +2H2 →Ti+2H2 O(g)，其在約1mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約5秒至約500秒的時間。若使用H2 作為還原劑，移除或還原存在於原生氧化薄膜215中TiOx Ny 的例示性反應可由以下化學方程式所描述：TiOx Ny­ +H2 →TiN+2H2 O(g)，其在約1mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約5秒至約500秒的時間。若使用NH3 作為還原劑，移除或還原存在於原生氧化薄膜215中TiO2 的例示性反應可由以下化學方程式所描述：3TiO2­ +4NH3 →3Ti+6H2 O(g)+2N2 ，其在約100mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約10秒至約1000秒的時間。若使用NH3 作為還原劑，移除或還原存在於原生氧化薄膜215中TiOx Ny 的例示性反應可由以下化學方程式所描述：TiOx Ny­ +NH3 →TiN+H2 O(g)，其在約100mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約10秒至約1000秒的時間。可使用這些反應移除或還原原生氧化薄膜215。
第7圖中，形成於底電極層210之上的多層磁穿隧接面層220可包括材料之不同組合所形成的各種層。在一例示性實施例中，磁穿隧接面層220包括連續形成的釘紮層（pinning layer）222、穿隧阻障層224與自由層226。在一例示性實施例中，釘紮層222由PtMn所形成，而穿隧阻障層224由MgO所形成並形成於釘紮層222之上，而自由層226由Cox Fey B1-x-y 合金所形成並形成於MgO穿隧阻障層224之上。在一些實施例中，磁穿隧接面層220可使用其他材料如Mn與除了Pt以外的合金（例如IrMn、RhMn、NiMn、PdPtMn或FeMn）以形成釘紮層222，以及可使用其他介電質（例如AlOx ）以形成穿隧阻障層224，以及可使用Fex B1-x 合金以形成自由層。此外，磁穿隧接面層220可具有其他變化，包括其他層如抗鐵磁（anti-ferromagnetic）層（例如多層[Co∕Pt]n 合成抗鐵磁（SyAF）層等）。可利用一或多種技術如化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積等或前述之組合沉積磁穿隧接面層220的材料。在一些實施例中，先沉積再利用如電漿氧化（plasma oxidation）技術氧化金屬以轉換金屬成介電質而形成穿隧阻障層224。應能理解磁穿隧接面層220在本發明實施例的範圍內可具有許多變化。
再次參照第7圖，於多層磁穿隧接面層220之上可形成頂電極層230。頂電極層230的底導電表面物理性與電性接觸磁穿隧接面層220的頂導電自由層226。根據一些實施例，第7圖中的例示性頂電極層230包括三個導電材料層依序形成：包括TiN的第一導電層232、包括Ta的第二導電層234以及包括TaN的第三導電層236。在其他實施例中，頂電極層230可包括不同數量的導電層，並可使用其他導電材料（例如Cu、Al、W或Ti等）。根據一些實施例，繪示於第7圖中的硬遮罩層238可包括介電材料。例如，硬遮罩層238可為碳化矽、氮氧化矽、氮化矽、二氧化矽等以及∕或前述之組合。可利用任何合適的技術如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積或物理氣相沉積等或前述之組合沉積導電層232、234、236與硬遮罩層238。
現在參照第8圖，利用圖案化光阻層239（未繪示於第7圖中）作為蝕刻遮罩進行合適的非等向性蝕刻（例如反應離子蝕刻）以圖案化硬遮罩層238，接著可使用圖案化硬遮罩層238作為蝕刻遮罩，轉移圖案以形成繪示於第8圖中的頂電極230、磁穿隧接面220與底電極210。此外，蝕刻製程可從未被圖案化硬遮罩層238保護的區域移除抗反射塗層208，並凹蝕介電堆疊200的第三介電層206。可進行表面清洗製程（例如使用氧氣電漿的灰化（ashing）製程）移除任何剩餘的光阻材料。
第9圖中，介電間隔物34位於第8圖中結構的垂直側壁上，其下由介電堆疊200的第三介電層206凹蝕的水平表面所支撐。用於介電間隔物34中的介電材料可為氧化矽、氮化矽或另一合適的介電質，可利用可接受的沉積技術如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積、物理氣相沉積等或前述之組合沉積介電材料，並利用適當的非等向性蝕刻技術（例如反應離子蝕刻）蝕刻介電材料。在一些實施例中，蝕刻製程可形成頂部凹蝕的介電間隔物34，因而露出硬遮罩層238的側邊與頂電極230的一部分。根據一些實施例，第9圖也繪示出形成於表面之上的保護介電蓋層（cover layer）36。可使用近似於形成間隔物34所使用的介電材料來形成保護介電蓋層36。在一些實施例中，保護介電蓋層36可具有約10 Å至3000 Å的厚度。底電極210、頂電極230與磁穿隧接面220一同稱作為磁阻式隨機存取記憶單元240。
第10圖繪示出形成鄰近於磁阻式隨機存取記憶單元240的磁阻式隨機存取記憶體填充層38，其填充記憶單元間的空間。於保護介電蓋層36之上沉積介電材料並進行合適的平坦化製程（例如化學機械平坦化）以移除過多的材料，因而形成了磁阻式隨機存取記憶體填充層38。在一些實施例中，平坦化製程移除存在於頂電極230之上的所有介電材料，包括保護介電蓋層36的一部分與覆蓋頂電極230的硬遮罩238之剩餘部分。一旦露出頂電極230最頂層導電層236的頂導電表面，即完成了平坦化製程。如第10圖中所繪示，平坦化製程後形成了頂表面，其具有與導電部分實質上共平面的介電質部分。磁阻式隨機存取記憶體填充層38可使用合適的介電材料如二氧化矽、氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、低介電常數介電質如氟矽酸鹽玻璃、碳氧化矽、碳摻雜氧化物、可流動氧化物、多孔氧化物（例如乾凝膠或氣凝膠）等或前述之組合。可利用任何合適的方法如化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積、次大氣壓化學氣相沉積、可流動式化學氣相沉積、旋轉塗佈等或前述之組合形成介電磁阻式隨機存取記憶體填充層38。
第11圖繪示出位於磁阻式隨機存取記憶體陣列之上的第一內連線層之剖面圖。第11圖中，此層被標示為第N+1內連線層100N+1。在此範例中，可使用先前所述形成下方內連線層100N的相同方法與材料形成內連線層100N+1。在第11圖中，導孔VN+1 104N+1與導線MN+1 108N+1嵌入於絕緣薄膜IMDN+1 110N+1中。導孔VN+1 104N+1可用以形成電性連接至頂電極230的頂導電表面。
根據以下所述的磁阻效應，數位資料可儲存於磁穿隧接面記憶單元中。在本發明所述的實施例中，用以形成自由層226與釘紮層222的磁性材料具有可垂直極化（polarized）的磁矩（magnetic moment）。使用自旋力矩轉移（spin torque transfer, STT）效應使極化方向為上或下以電性程控（program）磁穿隧接面。程控過程中，對頂電極230與底電極210適當地施加偏壓，自由層226的磁矩可調整成平行或反平行於釘紮層222的磁矩。平行組態（configuration）相當於電子很高機率會通過穿隧阻障層224而發生量子力學穿隧（quantum mechanical tunneling），而反平行組態相當於低穿隧機率。讀取步驟中，當利用施加於頂電極230與底電極210間的相對低電壓來探測單元時，以感應垂直通過穿隧阻障層224的電流量值的方式來感應以平行或反平行態儲存的資訊。高電流（低阻抗）反應為平行態而低電流反應（高阻抗）則為反平行態。
本發明所述實施例的一個優點是利用實施例所製造的磁阻式隨存取記憶體陣列可具有較少的讀取錯誤，讀取錯誤通常發生於感應電路無法感應到磁穿隧接面的平行態時。由於本發明實施例的所述製程減少或還原任何不合意並殘留於底電極之上的原生氧化物而減少了阻抗，因而減少讀取錯誤的發生率。原生氧化物為絕緣材料，因此其存在會抑制通過磁穿隧接面預期的高電流而導致讀取錯誤。
本發明所述實施例的另一個優點是利用實施例所製造的磁阻式隨存取記憶體陣列可具有較少的讀取錯誤，在程控電路無法提供通過磁穿隧接面充足的電流以反轉磁穿隧接面的平行態（或反平行態）時， 會發生讀取錯誤。同樣地，由於本發明實施例的所述製程減少任何不合意並殘留於底電極之上的原生氧化物而減少了阻抗，因而減少讀取錯誤的發生率。原生氧化物在寫入步驟中會限制通過磁穿隧接面的電流量值。
在一實施例中，提供一種半導體結構的形成方法，包括：形成底電極層，其中介電層覆蓋底電極層；進行處理，以還原底電極層上的介電層；在進行處理之後，於底電極層之上形成磁穿隧接面層；於磁穿隧接面層之上形成頂電極層；以及圖案化頂電極層、磁穿隧接面層與底電極層，以形成磁隨機存取記憶單元。在一實施例中，處理產生了包括蒸氣的氣態副產物。在一實施例中，半導體結構的形成方法更包括曝露底電極層於含氧環境以形成介電層。在一實施例中，介電層包括TiOx Ny 或TiO2 。在一實施例中，處理包括曝露介電層於氫自由基。在一實施例中，在遠程電漿製程中產生氫自由基。在一實施例中，處理包括熱處理，其利用氫氣作為還原劑。在一實施例中，處理包括熱處理，其利用氨氣作為還原劑。
在一實施例中，提供一種半導體結構的形成方法，包括：於介電堆疊中形成底電極導孔，介電堆疊包括第一介電層，其位於第二介電層之上；於底電極導孔與介電堆疊之上形成底電極層；還原底電極層表面上的介電層，其中還原介電層的步驟產生了氣態副產物；在還原介電層之後，於底電極層之上形成磁穿隧接面層；於磁穿隧接面層之上形成頂電極層；以及在形成頂電極層之後，圖案化頂電極層、磁穿隧面層與底電極層，以形成磁隨機存取記憶單元。在一實施例中，在還原介電層的步驟之前，當底電極層曝露於含氧環境時，介電層形成於底電極層的表面上。在一實施例中，還原的步驟包括利用電漿製程產生氫自由基H* ，電漿製程使用：氬氣或氮氣載氣，其具有約10sccm至約10000sccm的流速；氫氣或氨氣製程氣體，在約1mTorr至約10Torr的壓力與約20℃至約500℃的溫度下，其具有約10sccm至約10000sccm的流速；約0.1kV至約30kV的直流偏壓；以及在約13MHz至約40MHz激發頻率下，約100W至約2kW的射頻功率。在一實施例中，介電層包括TiO2 ，且其中還原的步驟包括曝露介電層氫自由基H* 並產生蒸氣的副產物。在一實施例中，介電層包括TiOx Ny ，且其中還原的步驟包括曝露介電層於氫自由基H* 並產生蒸氣的副產物。在一實施例中，介電層包括TiO2 ，且其中還原的步驟包括使用氫氣作為還原劑，其在約1mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約5秒至約500秒的時間。在一實施例中，介電層包括TiOx Ny ，且其中還原的步驟包括使用氫氣作為還原劑，其在約1mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約5秒至約500秒的時間。在一實施例中，介電層包括TiO2 ，且其中還原的步驟包括使用氨氣作為還原劑，其在約100mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約10秒至約1000秒的時間。在一實施例中，介電層包括TiOx Ny ，且其中還原的步驟包括使用氨氣作為還原劑，其在約100mTorr至約500mTorr的壓力與約20℃至約500℃的溫度下，維持約10秒至約1000秒的時間。
在一實施例中，提供一種半導體結構的形成方法，包括：於介電堆疊中形成底電極導孔，介電堆疊包括第一介電層，其位於第二介電層之上；於底電極導孔與介電堆疊之上形成底電極層，底電極層包括複數個導電層；還原底電極層之上的氧化層，其中還原氧化層的步驟露出了導電表面；在還原氧化層之後，於底電極層之上形成磁穿隧接面層，其中磁穿隧接面層包括穿隧阻障層，其介於釘紮層與自由層之間；於磁穿隧接面層之上形成頂電極層；以及在形成頂電極層之後，圖案化頂電極層、磁穿隧接面層與底電極層，以形成磁隨機存取記憶單元，其中圖案化的步驟包括凹蝕介電堆疊。在一實施例中，氧化層包括原生氧化層。在一實施例中，凹蝕介電堆疊的步驟包括凹蝕第一介電層。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
34:介電間隔物 36:保護介電蓋層 38:磁阻式隨機存取記憶體填充層 50:基板 54:源極∕汲極區 58:鰭片 60:鰭狀場效電晶體 62:淺溝槽隔離區 64、66:閘極結構層 68:閘極結構 72:間隔物 74:接觸件 76:第一層間介電質 100A:第一內連線層 100B:第二內連線層 100N:第N內連線層 100N+1:第N+1內連線層 104A、104N、104N+1:導孔 108A、108N、108N+1:導線 110A:第一金屬間介電層IMD1 110B:第二金屬間介電層IMD2 110N:第N金屬間介電層IMDN 110N+1:第N+1金屬間介電層IMDN+1 200:介電堆疊 202:第一介電層 203:孔隙 204:第二介電層 205:底電極導孔 206:第三介電層 208:抗反射塗層 209、239:圖案化光阻層 210:底電極層 212、232:第一導電層 214、234:第二導電層 215:原生氧化薄膜 220:磁穿隧接面層 222:釘紮層 224:穿隧阻障層 226:自由層 230:頂電極層 236:第三導電層 238:硬遮罩層 240:磁阻式隨機存取記憶單元
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本發明的一些實施例，繪示出積體電路的半導體基板與多層內連線結構之剖面圖。 第2至11圖是根據本發明的一些實施例，繪示出在各中間階段的製程磁阻式隨機存取記憶體使用磁穿隧接面儲存元件的剖面圖。
34:介電間隔物
36:保護介電蓋層
38:磁阻式隨機存取記憶體填充層
100N:第N內連線層
100N+1:第N+1內連線層
104N、104N+1:導孔
108N、108N+1:導線
110N:第N金屬間介電層IMDN
110N+1:第N+1金屬間介電層IMDN+1
200:介電堆疊
202:第一介電層
204:第二介電層
205:底電極導孔
206:第三介電層
208:抗反射塗層
210:底電極層
212、232:第一導電層
214、234:第二導電層
220:磁穿隧接面層
222:釘紮層
224:穿隧阻障層
226:自由層
230:頂電極層
236:第三導電層
240:磁阻式隨機存取記憶單元

Claims (1)

  1. 一種半導體結構的形成方法，包括： 形成一底電極層，其中一介電層覆蓋該底電極層； 進行一處理，以還原該底電極層上的該介電層； 在進行該處理之後，於該底電極層之上形成一磁穿隧接面（magnetic tunnel junction, MTJ）層； 於該磁穿隧接面層之上形成一頂電極層；以及 圖案化該頂電極層、該磁穿隧接面層與該底電極層，以形成一磁隨機存取記憶（magnetic random access memory, MRAM）單元。
TW108136808A 2018-10-31 2019-10-14 半導體結構的形成方法 TW202018871A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/177,030 2018-10-31
US16/177,030 US10991876B2 (en) 2018-10-31 2018-10-31 Methods to improve magnetic tunnel junction memory cells by treating native oxide

Publications (1)

Publication Number Publication Date
TW202018871A true TW202018871A (zh) 2020-05-16

Family

ID=70326003

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108136808A TW202018871A (zh) 2018-10-31 2019-10-14 半導體結構的形成方法

Country Status (3)

Country Link
US (3) US10991876B2 (zh)
CN (1) CN111129065A (zh)
TW (1) TW202018871A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833257B1 (en) * 2019-05-02 2020-11-10 International Business Machines Corporation Formation of embedded magnetic random-access memory devices with multi-level bottom electrode via contacts
KR20210039525A (ko) * 2019-10-01 2021-04-12 삼성전자주식회사 자기 메모리 장치 및 그 제조방법
TWI821466B (zh) 2019-12-03 2023-11-11 聯華電子股份有限公司 半導體元件及其製作方法
US11805657B2 (en) 2020-06-23 2023-10-31 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric tunnel junction memory device using a magnesium oxide tunneling dielectric and methods for forming the same
US11716910B2 (en) 2020-08-25 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for balanced loading

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014212B2 (en) * 2016-06-08 2018-07-03 Asm Ip Holding B.V. Selective deposition of metallic films
KR102615694B1 (ko) * 2016-11-02 2023-12-21 삼성전자주식회사 정보 저장 소자 및 그 제조방법
KR20180084497A (ko) * 2017-01-17 2018-07-25 삼성전자주식회사 메모리 소자 제조 방법
KR102368033B1 (ko) * 2017-09-20 2022-02-25 삼성전자주식회사 자기 저항 메모리 소자의 제조 방법
US10535816B2 (en) * 2017-11-22 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure, MRAM device using the via structure and method for fabricating the MRAM device
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10879456B2 (en) * 2018-06-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacer stack for magnetic tunnel junctions
US20200075299A1 (en) * 2018-08-31 2020-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Improving Deposition Process

Also Published As

Publication number Publication date
US20210249591A1 (en) 2021-08-12
US11844283B2 (en) 2023-12-12
US20240065110A1 (en) 2024-02-22
CN111129065A (zh) 2020-05-08
US10991876B2 (en) 2021-04-27
US20200136027A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
TWI638429B (zh) 半導體結構及形成其之方法
TWI769342B (zh) 半導體結構及其製造方法
US11844283B2 (en) Method to improve magnetic tunnel junction memory cells by treating native oxide
US10862026B2 (en) Memory device
US11665911B2 (en) Method of forming memory cell
US11749524B2 (en) Method for improving surface of semiconductor device
US20240016064A1 (en) Magnetic tunnel junction devices
TWI746186B (zh) 磁阻隨機存取記憶體單元裝置及其形成方法
US20200075299A1 (en) Method for Improving Deposition Process
TWI770805B (zh) 半導體結構及其形成方法
JP2023517839A (ja) 逆ワイド・ベース二重磁気トンネル接合デバイス
US20210320111A1 (en) Ferroelectric Device and Methods of Fabrication Thereof
US20230255122A1 (en) Memory structure and formation method thereof
TWI792352B (zh) 記憶體陣列裝置及其製造方法
JP2023554267A (ja) ２重磁気トンネル接合デバイス
US20230067715A1 (en) Integrated circuit device and method for fabricating the same
US20230380179A1 (en) Memory device and manufacturing method thereof