TWI769342B - 半導體結構及其製造方法 - Google Patents

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TWI769342B TW107141509A TW107141509A TWI769342B TW I769342 B TWI769342 B TW I769342B TW 107141509 A TW107141509 A TW 107141509A TW 107141509 A TW107141509 A TW 107141509A TW I769342 B TWI769342 B TW I769342B
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黃勝煌
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Abstract

本揭露提供一種半導體結構，其包含一邏輯區及一記憶體區。該記憶體區包含：一第N金屬層之一第一第N金屬線；一磁性穿隧接面(MTJ)，其在第一第N金屬線上方；一碳基層，其介於該第一第N金屬線與該MTJ之間；及一第N+M金屬層之一第一第N+M金屬通孔。亦揭示一種製造該半導體結構之方法。

Description

半導體結構及其製造方法
本發明實施例係有關半導體結構及其製造方法。
半導體係用於電子應用之積體電路中，包含無線電、電視機、行動電話及個人計算裝置。一種類型之熟知半導體裝置係半導體儲存裝置，諸如動態隨機存取記憶體(DRAM)或快閃記憶體，其等之兩者使用電荷來儲存資訊。
半導體記憶體裝置之一較近期發展涉及自旋電子器件，其組合半導體技術與磁性材料及裝置。使用電子之自旋極化而非電子之電荷來指示「1」或「0」之狀態。一個此自旋電子裝置係一自旋扭矩轉移(STT)磁性穿隧接面(MTJ)裝置。
MTJ裝置包含自由層、穿隧層及釘紮層。可藉由施加一電流通過穿隧層而反轉自由層之磁化方向，此引起自由層內之經注入極化電子對自由層之磁化施加所謂的自旋扭矩。釘紮層具有一固定磁化方向。當電流在自自由層至釘紮層之方向上流動時，電子在一相反方向上(即，自釘紮層至自由層)流動。電子在通過釘紮層之後經極化至釘紮層之相同磁化方向，流動通過穿隧層且接著至自由層中並累積在自由層中。最終，自 由層之磁化平行於釘紮層之磁化，且MTJ裝置將處於一低電阻狀態。將由電流引起之電子注入稱為一主要注入。
當施加自釘紮層流動至自由層之電流時，電子在自自由層至釘紮層之方向上流動。具有與釘紮層之磁化方向相同之極化的電子能夠流動通過穿隧層且至釘紮層中。相反地，具有與釘紮層之磁化不同之極化的電子將由釘紮層反射(阻擋)且將累積在自由層中。最終，自由層之磁化變得反平行於釘紮層之磁化，且MTJ裝置將處於一高電阻狀態。將由電流引起之各自電子注入稱為一次要注入。
本發明的一實施例係關於一種半導體結構，其包括：一邏輯區；一記憶體區，其鄰近該邏輯區，該記憶體區包括：一第N金屬層之一第一第N金屬線；一磁性穿隧接面(MTJ)單元，其在該第一第N金屬線上方；一碳基層，其介於該第一第N金屬線與該MTJ單元之間；及一第一第N+M金屬層，其放置於該MTJ單元上方，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
本發明的一實施例係關於一種用於製造一半導體結構之方法，該方法包括：形成一第一第N金屬線；在該第一第N金屬線上方形成一碳基層；在該碳基層中形成一底部電極通孔；在該底部電極通孔上方形成一磁性穿隧接面(MTJ)多層；藉由一離子束蝕刻圖案化一MTJ單元；及在該MTJ單元上方形成一第一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
本發明的一實施例係關於一種用於製造一半導體結構之方法，該方法包括：在一記憶體區中形成一第一第N金屬線且在一邏輯區中 形成一第二第N金屬線；在該第一第N金屬線及該第二第N金屬線上方形成一碳基層；在該碳基層中形成一底部電極通孔；在該底部電極通孔上方形成一磁性穿隧接面(MTJ)多層；藉由一離子束蝕刻圖案化一MTJ單元；及直接在該MTJ上形成一第一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
100:半導體結構
100A:記憶體區
100B:邏輯區
101:電晶體結構
101':金屬化結構
103:源極
105:汲極
107:閘極
108:接觸插塞
109:層間介電質(ILD)
111:淺溝槽隔離(STI)
121:第N金屬層
121A':第一第N金屬線
121B':第二第N金屬線
123:第N+1金屬層
124B:第N+1金屬通孔
125A:第N+M金屬層溝槽
125B:第N+M金屬層溝槽
125A':第N+1金屬線/第N+M金屬層
125B':第N+M金屬層
127:金屬間介電質(IMD)
128:側壁間隔件
129:平坦化蝕刻停止層
130:磁性穿隧接面(MTJ)單元
130':磁性穿隧接面(MTJ)多層
130A:側壁
131:底部電極通孔
133:頂部電極/硬遮罩
140:碳基層
141:層間介電質(ILD)
143:介電層
151:抗反射塗層(ARC)
T1:厚度
T2:厚度
T3:厚度
T4:厚度
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1係根據本揭露之一些實施例之一半導體結構之一剖面。
圖2係根據本揭露之一些實施例之一半導體結構之一剖面。
圖3係根據本揭露之一些實施例之一半導體結構之一剖面之一部分之一放大視圖。
圖4至圖17係根據本揭露之一些實施例之在各個階段製造之一半導體結構之剖面。
以下揭露內容提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之 間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本文中使用諸如「在...下面」、「在...下方」、「下」、「在...上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式經定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。
儘管闡述本揭露之廣範疇之數值範圍及參數係近似值，但儘可能精確地報告在具體實例中闡述之數值。然而，任何數值固有地含有必然源自在各自測試量測中發現之標準偏差之某些誤差。又，如本文中使用，術語「約」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「約」意謂在由一般技術者考量時在平均值之一可接受標準誤差內。除了在操作/工作實例中之外，或除非另外明確指定，否則全部數值範圍、量、值及百分比(諸如針對材料數量、持續時間、溫度、操作條件、量之比率及本文中揭示之其類似者之數值範圍、量、值及百分比)應理解為在全部例項中由術語「約」修飾。因此，除非相反地指示，否則本揭露及隨附發明申請專利範圍中闡述之數值參數係可視需要變動之近似值。至少，各數值參數應至少依據所報告有效數字之數目且藉由應用普通捨入技術而理解。可在本文中將範圍表達為自一個端點至另一端點或在兩個端點之間。除非另外指定，否則本文中揭示之全部範圍皆包含端點。
已持續開發一CMOS結構中之嵌入式MRAM單元。具有嵌 入式MRAM單元之一半導體電路包含一MRAM單元區及與該MRAM單元區分離之一邏輯區。舉例而言，MRAM單元區可定位於前述半導體電路之中心處而邏輯區可定位於半導體電路之一周邊處。應注意，先前陳述不旨在為限制性。關於MRAM單元區及邏輯區之其他配置包含在本揭露之預期範疇中。
在MRAM單元區中，一電晶體結構可放置於MRAM結構下方。在一些實施例中，MRAM單元嵌入在一後段製程(BEOL)操作中製備之金屬化層中。舉例而言，MRAM單元區中及邏輯區中之電晶體結構放置於在一前段製程操作中製備之一共同半導體基板中，且在一些實施例中在前述兩個區中實質上相同。習知地，MRAM單元嵌入水平平行於半導體基板之一表面分佈之鄰近金屬線層之間。舉例而言，嵌入式MRAM可定位於一MRAM單元區中之第4金屬線層與第5金屬線層之間。水平偏移至邏輯區，第4金屬線層透過一第4金屬通孔而連接至第5金屬線層。換言之，考量MRAM單元區及邏輯區，嵌入式MRAM佔用至少第4金屬通孔之一厚度。針對本文中之金屬線層提供之號碼非限制性。一般言之，一般技術者可理解，MRAM定位於一第N金屬線層與一第N+1金屬線層之間，其中N係大於或等於1之一整數。
嵌入式MRAM包含由鐵磁材料構成之一磁性穿隧接面(MTJ)。一底部電極及一頂部電極經電耦合至MTJ以用於訊號/偏壓傳送。在先前提供之實例之後，底部電極進一步連接至第N金屬線層，而頂部電極進一步連接至第N+1金屬線層。
隨著CMOS技術節點下降，後段製程(BEOL)中之金屬間介電質(IMD)之厚度繼續按比例減小且在技術節點N16及以上中變得相當 薄。然而，歸因於處理阻障，無法相應地減小MTJ之厚度，從而使嵌入式MRAM不再適合習知嵌入方案。舉例而言，MTJ堆疊(包含上電極、下電極及夾置於其等之間之MTJ層)之一平均厚度係約1000Å。在技術節點N40中，兩個鄰近金屬線層之間之IMD厚度高於1200Å(此處將IMD厚度稱為第4金屬線層與第5金屬線層之間之一空間高度)，MTJ堆疊可嵌入N40嵌入式MRAM電路之記憶體區中。
自MTJ多層圖案化MTJ單元係MRAM製造中指示記憶體裝置效能之一關鍵操作。習知地，已使用反應性離子蝕刻(RIE)或感應耦合電漿(ICP)RIE以自MTJ多層圖案化MTJ單元。然而，歸因於RIE或ICP-RIE兩者在蝕刻操作中包含化學反應之事實，可使用化學反應之產物或副產物塗覆圖案化MTJ單元之側壁，從而引起MTJ短、低穿隧磁阻(TMR)比率或低矯頑性(Hc)。實體轟擊圖案化(諸如離子束蝕刻(IBE))係RIE或ICP-RIE之一替代以便解析MTJ單元之側壁處之化學殘留物。在後段製程(BEOL)或中段製程(MEOL)操作階段中，IBE對覆蓋互連件之層間介電質(ILD)具有較小至無選擇性。因此，採用IBE以自MTJ多層圖案化MTJ單元可引起對ILD以及在ILD下面之互連件之損害，從而導致輸入/輸出短路。特定言之，ILD及互連件損害可在無硬遮罩之區處(例如，在記憶體區處鄰近MTJ單元之間或在邏輯區處)發生。
本揭露提供具有一記憶體區之一半導體結構。記憶體區包含一第N金屬線、該第N金屬線上方之一MTJ單元、介於該MTJ單元與該第N金屬線之間之碳基層。該碳基層經組態為記憶體區及邏輯區兩者中之一蝕刻停止，防止IBE損害鄰近MTJ單元之間之區以及邏輯區中之互連件。
參考圖1，圖1係根據本揭露之一些實施例之一半導體結構10之一剖面。半導體結構10可係包含一記憶體區100A及一邏輯區100B之一半導體電路。記憶體區100A及邏輯區100B之各者具有一半導體基板100中之一電晶體結構101。在一些實施例中，電晶體結構101在記憶體區100A中及在邏輯區100B中實質上相同。在一些實施例中，半導體基板100可係(但不限於)(例如)矽基板。在一實施例中，基板100係一半導體基板(諸如矽基板)，但其可包含其他半導體材料，諸如矽鍺、碳化矽、砷化鎵或類似者。在本實施例中，半導體基板100係一p型半導體基板(P基板)或包括矽之一n型半導體基板(N基板)。替代地，基板100包含：另一元素半導體，諸如鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。在又一替代例中，半導體基板100係一絕緣體上半導體(SOI)。在其他替代例中，半導體基板100可包含一摻雜磊晶層、一梯度半導體層及/或上覆於一不同類型之另一半導體層之一半導體層，諸如矽鍺層上之矽層。半導體基板100可或可不包含摻雜區，諸如一p型井、一n型井或其等之組合。
半導體基板100進一步包含重度摻雜區，諸如至少部分在半導體基板100中之源極103及汲極105。一閘極107定位於半導體基板100之一頂表面上方且介於源極103與汲極105之間。接觸插塞108形成於層間介電質(ILD)109中，且可電耦合至電晶體結構101。在一些實施例中，ILD 109形成於半導體基板100上。ILD 109可藉由用於形成此等層之各種技術形成，例如，化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿輔助CVD(PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長及類似者。半導體 基板100上方之ILD 109可由各種介電材料形成且可(例如)係氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2)、含氮氧化物(例如，含氮SiO2)、摻雜氮之氧化物(例如，植入N2之SiO2)、氮氧化矽(SixOyNz)及類似者。
圖1展示在半導體基板100中具有一摻雜區之一平面電晶體。然而，本揭露不限於此。任何非平面電晶體(諸如一FinFET結構)可具有凸起摻雜區。
在一些實施例中，提供一淺溝槽隔離(STI)111以界定且電隔離鄰近電晶體。在半導體基板100中形成數個STI 111。可提供可由適合介電材料形成之STI 111以使一電晶體與相鄰半導體裝置(諸如其他電晶體)電隔離。STI 111可(例如)包含氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2)、含氮氧化物(例如，含氮SiO2)、摻雜氮之氧化物(例如，植入N2之SiO2)、氮氧化矽(SixOyNz)及類似者。STI111亦可由任何適合「高介電常數」或「高K」材料(諸如氧化鈦(TixOy，例如，TiO2)、氧化鉭(TaxOy，例如，Ta2O5)、鈦酸鋇鍶(BST，BaTiO3/SrTiO3)及類似者)形成，其中K大於或等於約8。替代地，STI111亦可由任何適合「低介電常數」或「低K」介電材料形成，其中K小於或等於約4。
參考圖1，一金屬化結構101'放置於電晶體結構101上方。由於第N金屬層121之第一第N金屬線121A'可能並非電晶體結構101上方之第一金屬層，故金屬化結構101'之一部分之省略由點表示。在記憶體區100A中，一MTJ單元130放置於一第N金屬層121與一第N+1金屬層123之間。在一些實施例中，一MTJ單元130放置於第N金屬層121之一第一第N 金屬線121A'與第N+1金屬層123之一第N+1金屬線125A'之間，而在邏輯區100B中，第二第N金屬線121B'連接至第N+1金屬通孔124B。在本揭露中，MTJ單元130包含圖案化MTJ多層及頂部電極但排除底部電極通孔131。在一些實施例中，金屬線及金屬通孔填充有導電材料(例如，銅、金或另一適合金屬或合金)以形成數個導電通孔。不同金屬層中之金屬線及金屬通孔形成一互連結構，該互連結構由實質上純銅(例如，其中銅之一重量百分比大於約90%或大於約95%)或銅合金構成，且可使用單及/或雙鑲嵌程序形成。金屬線及金屬通孔可或可不實質上不含鋁。互連結構包含複數個金屬層，亦即，M1、M2、...、MN。貫穿描述，術語「金屬層」係指相同層中之金屬線之集合。在一些實施例中，上金屬層可能並非第N+1金屬層123而包含第N+M金屬層，其中M亦係大於1之一正整數。取決於不同技術節點，MTJ單元130及底部電極通孔131可佔用多於一個金屬層之一厚度。
金屬層M1至MN形成於金屬間介電質(IMD)127中，IMD 127可由氧化物(諸如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低k介電材料或類似者)形成。低k介電材料可具有低於3.8之k值，但IMD 127之介電材料亦可接近3.8。在一些實施例中，低k介電材料之k值低於約3.0，且可低於約2.5。金屬通孔及金屬線可藉由各種技術形成，例如，電鍍、無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似者。
在一些實施例中，底部電極通孔131擁有一複合層中之一梯形凹槽且至少由一層間介電質(ILD)141、碳基層140及一側壁間隔件 128圍繞。在一些實施例中，一平坦化蝕刻停止層129之殘留物圍繞底部電極通孔131且由上方之MTJ單元130遮蔽。如圖1中展示，ILD 141與底層IMD 127及第N金屬層121、堆疊於ILD 141上方之碳基層140以及堆疊於碳基層140上方之側壁間隔件128介接。在一些實施例中，當MTJ單元130之寬度比所繪示更寬時，一平坦化蝕刻停止層129之殘留物亦可歸因於由MTJ單元130促成之遮罩效應而更寬。相反地，當MTJ單元130之寬度更窄(如圖2中展示)時，MTJ單元下方不存在平坦化蝕刻停止層129之殘留物。
如圖1及圖3中展示，平坦化蝕刻停止層129之殘留物下方之碳基層140之一部分擁有一厚度T1，厚度T1大於遠離平坦化蝕刻停止層129之殘留物或未由平坦化蝕刻停止層129之殘留物遮蔽之碳基層140之一部分之厚度T2。此展示碳基層140可仍由離子束蝕刻消耗，但按一充分低速率使得底層ILD 141將不受此實體蝕刻損害。在一些實施例中，厚度T1接近一剛沉積碳基層140且係約200至300埃。厚度T2歸因於離子束移除而薄於T1且係約30至100埃以便有效地防止對ILD 141之損害。
應注意，歸因於在記憶體區100A及邏輯區100B中形成第N+1金屬層123之前自邏輯區100B移除碳基層140之一操作，碳基層140僅出現在記憶體區100A中且不存在於邏輯區100B中。
如圖1及圖3中展示，在一些實施例中，層間介電質141包含碳化矽，其經組態為在邏輯區100B中移除第N金屬層121上方之IMD 127時防止來自第N金屬層121之損害之一蝕刻停止。舉例而言，ILD 141之一厚度T3在自約250埃至300埃之一範圍中以便有效地停止IMD移除蝕刻。在一些實施例中，碳化矽可被視為本揭露之碳基層。如圖1中展示， 為了用作IBE之一蝕刻停止層，ILD 141及碳基層140可由碳化矽(藉由具有其等各自厚度，如先前在圖3中論述)構成。
如圖1及圖3中展示，在一些實施例中，碳基層140包含非晶碳、碳及金剛石。碳基層140可包含單一化合物或碳基複合物材料。在一些實施例中，碳基層140可包含SiC、碳簇、碳黑及包含碳之進階圖案膜。如先前論述，碳基層140經組態為一離子束蝕刻之一蝕刻停止層。在一些實施例中，平坦化蝕刻停止層129與碳基層140之間之一選擇性大於3：1。
如圖1及圖3中展示，在一些實施例中，平坦化蝕刻停止層129可由富矽氧化物(SRO)形成並在形成底部電極通孔131之後且在沉積MTJ多層之前執行一平坦化操作時用作一蝕刻停止層。舉例而言，平坦化蝕刻停止層129之一厚度T4接近剛沉積平坦化蝕刻停止層129且類似於ILD 141之厚度T3。
在一些實施例中，底部電極通孔131可包含金屬氮化物。在一些實施例中，頂部電極133可包含金屬氮化物或鉭(Ta)、氮化鈦(TiN)。構成底部電極通孔131及頂部電極133之材料可或可不相同。在一些實施例中，底部電極可由一個以上材料構成且形成一材料堆疊。在一些實施例中，底部電極包含TiN、TaN、W、Al、Ni、Co、Cu或其等之組合。如圖1中展示，底部電極通孔131電耦合至第一第N金屬線121A'。
圖4至圖17係根據本揭露之一些實施例之在各個階段製造之一半導體結構之剖面。在圖4中，形成記憶體區100A中之第一第N金屬線121A'及邏輯區100B中之第二第N金屬線121B'。在一些實施例中，本文中提及之金屬線由實質上純銅(例如，其中銅之一重量百分比大於約 90%或大於約95%)或銅合金構成，且可使用習知鑲嵌程序形成。金屬線可或可不實質上不含鋁。在第N金屬層之平坦化之後，在記憶體區100A及邏輯區100B中在平坦化表面上方沉積具有自約200埃至300埃之一厚度之ILD 141。ILD 141可藉由用於形成此等層之各種技術形成，例如，化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿輔助CVD(PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長及類似者。第N金屬層121上方之ILD 141可由各種介電材料形成且可(例如)係氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2)、含氮氧化物(例如，含氮SiO2)、摻雜氮之氧化物(例如，植入N2之SiO2)、氮氧化矽(SixOyNz)及類似者。
在圖5中，在記憶體區100A及邏輯區100B中在ILD 141上方毯覆式沉積碳基層140。如先前論述，碳基層140可由碳、非晶碳或金剛石構成。在一些實施例中，碳基層140包含SiC。在一些實施例中，碳基層140包含含碳複合物材料，諸如碳黑。碳基層140之剛沉積厚度在自200埃至300埃之一範圍中，保存一半厚度用於抵抗後續離子束蝕刻。碳基層140可藉由用於形成此等層之各種技術形成，例如，化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿輔助CVD(PECVD)、感應耦合電漿化學氣相沉積(ICP CVD)、高密度離子化金屬電漿(IMP)、濺鍍沉積、原子層沉積、物理氣相沉積(PVD)、熱生長或類似者。
在圖6中，在記憶體區100A及邏輯區100B中在碳基層140上方毯覆式沉積平坦化蝕刻停止層129。如先前論述，在一端點偵測蝕刻中，平坦化蝕刻停止層129可包含富矽氧化物或碳化矽。在一些實施例中，平坦化蝕刻停止層129之剛沉積厚度可在自200埃至300埃之一範圍中。平坦化蝕刻停止層129可藉由用於形成此等層之各種技術形成，例 如，化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿輔助CVD(PECVD)、感應耦合電漿化學氣相沉積(ICP CVD)、高密度離子化金屬電漿(IMP)、濺鍍沉積、原子層沉積、物理氣相沉積(PVD)、熱生長或類似者。
在圖7中，藉由首先在多層(ILD 141、碳基層140及平坦化蝕刻停止層129)中形成一底部電極通孔溝槽而形成底部電極通孔131。底部電極通孔溝槽之形成可藉由在循序蝕刻中或在一個蝕刻中移除前述多層之任何適合蝕刻操作實施。接著使用導電材料填充底部電極通孔溝槽以形成底部電極通孔131。在一些實施例中，導電材料可包含金屬或金屬氮化物。底部電極通孔131可包含TiN、TaN、W、Al、Ni、Co、Cu或其等之組合。
在圖8中，在由底部電極通孔131及平坦化蝕刻停止層129構成之平坦化表面上方沉積MTJ多層130'。為了圖案化MTJ多層130'以具有所要MTJ單元陣列，在MTJ多層130'上方形成具有一所要寬度及間距之一硬遮罩或一頂部電極133圖案。在一些實施例中，歸因於硬遮罩133及碳基層140兩者皆用於抵抗離子束蝕刻之事實，硬遮罩133可由與碳基層140相同之材料構成。在一些實施例中，硬遮罩133可由包含鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)或其等之組合之頂部電極材料構成。
如圖9中展示，藉由實施一實體蝕刻(例如，一離子束蝕刻(IBE))而在記憶體區100A中圖案化MTJ單元130以便減少剛圖案化MTJ單元130之側壁130A上之化學產物或副產物吸收。在IBE操作期間，移除MTJ多層130'、平坦化蝕刻停止層129及碳基層140之一部分。在一些實施例中，在IBE操作期間，平坦化蝕刻停止層129對碳基層140之選擇性大於 3對1。碳基層140之厚度足夠厚以防止IBE損害底層ILD 141以及第N金屬層121。在一些實施例中，歸因於MTJ單元130之遮蔽，平坦化蝕刻停止層129之殘留物保持在底部電極通孔131附近。如先前論述，MTJ單元130在IBE操作期間用作平坦化蝕刻停止層129之一硬遮罩且因此當MTJ單元130寬於底部電極通孔131時，平坦化蝕刻停止層129將不被完全移除且可在接近底部電極通孔131處觀察到。先前亦論述，在平坦化蝕刻停止層129之殘留物下方之碳基層之厚度T1厚於未由MTJ單元130遮蔽之碳基層之厚度T2。在MTJ圖案化操作之後，碳基層140仍保留在記憶體區100A及邏輯區100B兩者中。
在圖10中，在記憶體區100A及邏輯區100B中在MTJ單元130及碳基層140上方毯覆式沉積一側壁間隔件128。側壁間隔件128覆蓋硬遮罩133之頂部、MTJ單元130之側壁130A及碳基層140之頂表面。
在圖11中，在側壁間隔件128上方保形地沉積自記憶體區100A延伸至邏輯區100B之一介電層143(諸如一TEOS層)。在圖12中，在介電層143上方形成亦自記憶體區100A延伸至邏輯區100B之一抗反射塗層(ARC)151。在一些實施例中，為了曝光頂部電極133之一頂表面，使用一端點偵測方法執行一ARC回蝕，且在圖13中繪示結果，其中曝光頂部電極133之頂表面。在一些實施例中，在ARC回蝕之後，頂部電極133之頂表面未被曝光而係由側壁間隔件128封蓋。
在圖14中，在回蝕ARC 151且曝光頂部電極133之頂表面之後，自邏輯區100B移除介電層143、側壁間隔件128及碳基層140而仍保留記憶體區100A中之介電層143、側壁間隔件128及碳基層140，以便促進邏輯區100B及記憶體區100A中之後續第N+M金屬層123之形成。
在圖15中，在介電層143、頂部電極133及邏輯區100B上方形成一金屬間介電質(IMD)127。金屬間介電質(IMD)127可由氧化物(諸如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低k介電材料或類似者)形成。低k介電材料可具有低於3.8之k值，但IMD 127之介電材料亦可接近3.8。在一些實施例中，低k介電材料之k值低於約3.0，且可低於約2.5。
在圖16中，在頂部電極上方形成記憶體區100A內之第N+M金屬層溝槽125A，且在第二第N金屬線121B'上方形成邏輯區100B內之第N+M金屬層溝槽125B。
在圖17中，將一導電金屬填充至金屬層溝槽125A及125B中(例如，一習知雙鑲嵌操作)。藉由一電鍍操作使用一導電材料填充圖案化溝槽，且使用一化學機械拋光(CMP)操作、一蝕刻操作或其等之組合自表面移除導電材料之過量部分。在一些實施例中，第N+M金屬層125A'及125B'可由銅(Cu)、W、AlCu或類似者形成。在一些實施例中，第N+M金屬層125A'及125B'可使用應為此項技術者所熟習之鑲嵌操作形成。首先，蝕刻溝槽使之穿過介電材料。此程序可藉由電漿蝕刻操作(諸如感應耦合電漿(ICP)蝕刻)執行。接著可在第N+M金屬層溝槽125A及125B之側壁上沉積一介電襯層(未展示)。在實施例中，襯層材料可包含氧化矽(SiOx)或氮化矽(SiNx)，其可藉由電漿沉積程序(諸如物理氣相沉積(PVD)或包含電漿輔助化學氣相沉積(PECVD)之化學氣相沉積(CVD))形成。接著，在溝槽中鍍覆Cu之一晶種層。應注意，可在頂部電極或硬遮罩133之一頂表面上方鍍覆Cu之晶種層。接著，在溝槽125A及125B中沉積銅層，接著(諸如)藉由化學機械拋光(CMP)平坦化銅層，直至一介電材料之頂表面。 經曝光銅表面及介電材料可共面。
本揭露之一些實施例提供一種半導體結構，其包含一邏輯區及鄰近該邏輯區之一記憶體區。該記憶體區包含：一第N金屬層之一第一第N金屬線；一磁性穿隧接面(MTJ)單元，其在該第一第N金屬線上方；一碳基層，其介於該第一第N金屬線與該MTJ單元之間；及一第N+M金屬層之一第一第N+M金屬通孔，該第一第N+M金屬通孔放置於該MTJ單元上方。N係大於或等於1之一整數，且M係大於或等於1之一整數。
本揭露之一些實施例提供一種用於製造一半導體結構之方法。該方法包含：(1)形成一第一第N金屬線；(2)在該第一第N金屬線上方形成一碳基層；(3)在該碳基層中形成一底部電極通孔；(4)在該底部電極通孔上方形成一磁性穿隧接面(MTJ)多層；(5)藉由一離子束蝕刻圖案化一MTJ單元；及(6)在該MTJ單元上方形成一第一第N+M金屬層。N係大於或等於1之一整數，且M係大於或等於1之一整數。
本揭露之一些實施例提供一種用於製造一半導體結構之方法。該方法包含：(1)在一記憶體區中形成一第一第N金屬線且在一邏輯區中形成一第二第N金屬線；(2)在該第一第N金屬線及該第二第N金屬線上方形成一碳基層；(3)在該碳基層中形成一底部電極通孔；(4)在該底部電極通孔上方形成一磁性穿隧接面(MTJ)多層；(5)藉由一離子束蝕刻圖案化一MTJ單元；及(6)直接在該MTJ上形成一第一第N+M金屬層。N係大於或等於1之一整數，且M係大於或等於1之一整數。
上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同 優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
再者，本申請案之範疇不旨在限於本說明書中描述之程序、機器、製造、物質組成、構件、方法及步驟之特定實施例。如一般技術者將自本揭露之揭示內容容易瞭解，可根據本揭露利用實質上執行與本文中描述之對應實施例相同之功能或實質上達成與其相同之結果的目前存在或後續發展之程序、機器、製造、物質組成、構件、方法或步驟。因此，隨附發明申請專利範圍旨在將此等程序、機器、製造、物質組成、構件、方法或步驟包含於其等之範疇內。
100:半導體結構
100A:記憶體區
100B:邏輯區
101:電晶體結構
101':金屬化結構
103:源極
105:汲極
107:閘極
108:接觸插塞
109:層間介電質(ILD)
111:淺溝槽隔離(STI)
121:第N金屬層
121A':第一第N金屬線
121B':第二第N金屬線
123:第N+1金屬層
124B:第N+1金屬通孔
125A':第N+1金屬線/第N+M金屬層
125B':第N+M金屬層
127:金屬間介電質(IMD)
128:側壁間隔件
129:平坦化蝕刻停止層
130:磁性穿隧接面(MTJ)單元
131:底部電極通孔
133:頂部電極/硬遮罩
140:碳基層
141:層間介電質(ILD)
T1:厚度
T2:厚度

Claims (10)

  1. 一種半導體結構，其包括：一記憶體區；一第一金屬線，位於該記憶體區；一磁性穿隧接面(MTJ)單元，其在該第一金屬線上方；一碳基層，其介於該第一金屬線與該MTJ單元之間，該碳基層具有位於該記憶體區且鄰近該MTJ單元的一第一部分、和位於該記憶體區且鄰接該第一部分的一第二部分，該第一部分的一厚度大於該第二部分的一厚度；一第二金屬層，其放置於該MTJ單元上方；及一邏輯區，鄰近該記憶體區，其中該邏輯區不受該碳基層之覆蓋。
  2. 如請求項1之半導體結構，其進一步包括在該MTJ單元下方且在該第一金屬線上方之一底部電極通孔，該碳基層圍繞該底部電極通孔。
  3. 如請求項2之半導體結構，其進一步包括介於該碳基層與該第一金屬線之間之圍繞該底部電極通孔之一層間介電質。
  4. 如請求項2之半導體結構，其進一步包括在該碳基層上方圍繞該底部電極通孔且僅在該MTJ單元之一突出區下方之一平坦化蝕刻停止層。
  5. 一種用於製造一半導體結構之方法，該方法包括： 形成一第一第N金屬線；在該第一第N金屬線上方形成一碳基層；在該碳基層上方形成一平坦化蝕刻停止層；在該碳基層以及該平坦化蝕刻停止層中形成一底部電極通孔；在該底部電極通孔上方形成一磁性穿隧接面(MTJ)多層；藉由一離子束蝕刻圖案化一MTJ單元，其中一部分之碳基層於離子束蝕刻過程中自該平坦化蝕刻停止層暴露；及在該MTJ單元上方形成一第一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
  6. 如請求項5之方法，其中該圖案化該MTJ單元包括在該離子束蝕刻之前在該MTJ多層上方形成一硬遮罩圖案。
  7. 如請求項5之方法，其中該離子束蝕刻在該碳基層處停止。
  8. 如請求項5之方法，其中形成該碳基層包括：沉積非晶碳、碳或金剛石。
  9. 一種用於製造一半導體結構之方法，該方法包括：在一記憶體區中形成一第一第N金屬線且在一邏輯區中形成一第二第N金屬線；在該第一第N金屬線及該第二第N金屬線上方形成一碳基層；在該碳基層上方形成一平坦化蝕刻停止層； 在該碳基層以及該平坦化蝕刻停止層中形成一底部電極通孔；在該底部電極通孔上方形成一磁性穿隧接面(MTJ)多層；藉由一離子束蝕刻圖案化一MTJ單元，其中該離子束蝕刻停止於該記憶體區以及該邏輯區中之該碳基層，一部分之碳基層於離子束蝕刻過程中自該平坦化蝕刻停止層暴露；及直接在該MTJ單元上形成一第一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
  10. 如請求項9之方法，其進一步包括：在圖案化該MTJ單元之後移除該邏輯區中之該碳基層。
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