CN109994500B - 半导体结构及用于制造半导体结构的方法 - Google Patents

Abstract

本揭露实施例涉及半导体结构及用于制造半导体结构的方法。本揭露提供一种半导体结构，其包含逻辑区及存储器区。所述存储器区包含：第N金属层的第一第N金属线；磁性穿隧结MTJ，其在第一第N金属线上方；碳基层，其介于所述第一第N金属线与所述MTJ之间；及第N+M金属层的第一第N+M金属通孔。也公开一种用于制造所述半导体结构的方法。

Description

半导体结构及用于制造半导体结构的方法

技术领域

本揭露实施例涉及半导体结构及用于制造半导体结构的方法。

背景技术

半导体用于电子应用的集成电路中，包含无线电、电视机、移动电话及个人计算装置。一种类型的熟知半导体装置为半导体存储装置，例如动态随机存取存储器(DRAM) 或快闪存储器，其两者使用电荷来存储信息。

半导体存储器装置的较近期发展涉及自旋电子器件，其组合半导体技术与磁性材料及装置。使用电子的自旋极化而非电子的电荷来指示“1”或“0”的状态。一个此自旋电子装置为自旋扭矩转移(STT)磁性穿隧结(MTJ)装置。

MTJ装置包含自由层、穿隧层及钉扎层。可通过施加电流通过穿隧层而反转自由层的磁化方向，此引起自由层内的经注入极化电子对自由层的磁化施加所谓的自旋扭矩。钉扎层具有固定磁化方向。当电流在从自由层到钉扎层的方向上流动时，电子在相反方向上(即，从钉扎层到自由层)流动。电子在通过钉扎层之后经极化到钉扎层的相同磁化方向，流动通过穿隧层且接着到自由层中并累积在自由层中。最终，自由层的磁化平行于钉扎层的磁化，且MTJ装置将处于低电阻状态。将由电流引起的电子注入称为主要注入。

当施加从钉扎层流动到自由层的电流时，电子在从自由层到钉扎层的方向上流动。具有与钉扎层的磁化方向相同的极化的电子能够流动通过穿隧层且到钉扎层中。相反地，具有与钉扎层的磁化不同的极化的电子将由钉扎层反射(阻挡)且将累积在自由层中。最终，自由层的磁化变得反平行于钉扎层的磁化，且MTJ装置将处于高电阻状态。将由电流引起的各自电子注入称为次要注入。

发明内容

本揭露的实施例涉及一种半导体结构，其包括：逻辑区；存储器区，其邻近所述逻辑区，所述存储器区包括：第N金属层的第一第N金属线；磁性穿隧结(MTJ)单元，其在所述第一第N金属线上方；碳基层，其介于所述第一第N金属线与所述MTJ单元之间；及第一第N+M金属层，其放置于所述MTJ单元上方，其中N为大于或等于1的整数，且M为大于或等于1的整数。

本揭露的实施例涉及一种用于制造半导体结构的方法，所述方法包括：形成第一第 N金属线；在所述第一第N金属线上方形成碳基层；在所述碳基层中形成底部电极通孔；在所述底部电极通孔上方形成磁性穿隧结(MTJ)多层；通过离子束蚀刻图案化MTJ单元；及在所述MTJ单元上方形成第一第N+M金属层，其中N为大于或等于1的整数，且M 为大于或等于1的整数。

本揭露的实施例涉及一种用于制造半导体结构的方法，所述方法包括：在存储器区中形成第一第N金属线且在逻辑区中形成第二第N金属线；在所述第一第N金属线及所述第二第N金属线上方形成碳基层；在所述碳基层中形成底部电极通孔；在所述底部电极通孔上方形成磁性穿隧结(MTJ)多层；通过离子束蚀刻图案化MTJ单元；及直接在所述MTJ上形成第一第N+M金属层，其中N为大于或等于1的整数，且M为大于或等于1的整数。

附图说明

当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。

图1为根据本揭露的一些实施例的半导体结构的剖面。

图2为根据本揭露的一些实施例的半导体结构的剖面。

图3为根据本揭露的一些实施例的半导体结构的剖面的部分的放大视图。

图4到17为根据本揭露的一些实施例的在各个阶段制造的半导体结构的剖面。

具体实施方式

以下揭露内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，此些仅为实例且不旨在限制。举例来说，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且也可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各项实施例及/或配置之间的关系。

此外，为便于描述，可在本文中使用例如“在……下面”、“在……下方”、“下”、“在……上方”、“上”及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式经定向(旋转90度或按其它定向)且本文中使用的空间相对描述符同样可相应地解释。

尽管阐述本揭露的广范围的数值范围及参数为近似值，但尽可能精确地报告在具体实例中阐述的数值。然而，任何数值固有地含有必然源自在各自测试测量中发现的标准偏差的某些误差。而且，如本文中使用，术语“约”通常意谓在给定值或范围的10％、 5％、1％或0.5％内。替代地，术语“约”意谓在由所述领域的技术人员考量时在平均值的可接受标准误差内。除了在操作/工作实例中之外，或除非另外明确指定，否则全部数值范围、量、值及百分比(例如针对材料数量、持续时间、温度、操作条件、量的比率及本文中公开的其类似者的数值范围、量、值及百分比)应理解为在全部例项中由术语“约”修饰。因此，除非相反地指示，否则本揭露及随附揭露权利要求书中阐述的数值参数为可视需要变动的近似值。至少，各数值参数应至少依据所报告有效数字的数目且通过应用普通舍入技术而理解。可在本文中将范围表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中公开的全部范围皆包含端点。

已持续开发CMOS结构中的嵌入式MRAM单元。具有嵌入式MRAM单元的半导体电路包含MRAM单元区及与所述MRAM单元区分离的逻辑区。举例来说，MRAM 单元区可定位于前述半导体电路的中心处而逻辑区可定位于半导体电路的周边处。应注意，先前陈述不旨在为限制性。关于MRAM单元区及逻辑区的其它布置包含在本揭露的预期范围中。

在MRAM单元区中，晶体管结构可放置于MRAM结构下方。在一些实施例中，

MRAM单元嵌入在后段工艺(BEOL)操作中制备的金属化层中。举例来说，MRAM单元区中及逻辑区中的晶体管结构放置于在前段工艺操作中制备的共同半导体衬底中，且在一些实施例中在前述两个区中大体上相同。常规地，MRAM单元嵌入水平平行于半导体衬底的表面分布的邻近金属线层之间。举例来说，嵌入式MRAM可定位于MRAM单元区中的第4金属线层与第5金属线层之间。水平偏移到逻辑区，第4金属线层透过第4 金属通孔而连接到第5金属线层。换句话说，考量MRAM单元区及逻辑区，嵌入式MRAM 占用至少第4金属通孔的厚度。针对本文中的金属线层提供的号码非限制性。一般来说，所述领域的技术人员可理解，MRAM定位于第N金属线层与第N+1金属线层之间，其中N为大于或等于1的整数。

嵌入式MRAM包含由铁磁材料构成的磁性穿隧结(MTJ)。底部电极及顶部电极经电耦合到MTJ以用于讯号/偏压传送。在先前提供的实例之后，底部电极进一步连接到第 N金属线层，而顶部电极进一步连接到第N+1金属线层。

随着CMOS技术节点下降，后段工艺(BEOL)中的金属间介电质(IMD)的厚度继续按比例减小且在技术节点N16及以上中变得相当薄。然而，归因于处理阻障，无法相应地减小MTJ的厚度，从而使嵌入式MRAM不再适合常规嵌入方案。举例来说，MTJ堆叠 (包含上电极、下电极及夹置于其之间的MTJ层)的平均厚度为约

在技术节点 N40中，两个邻近金属线层之间的IMD厚度高于

(此处将IMD厚度称为第4金属线层与第5金属线层之间的空间高度)，MTJ堆叠可嵌入N40嵌入式MRAM电路的存储器区中。

从MTJ多层图案化MTJ单元为MRAM制造中指示存储器装置性能的关键操作。常规地，已使用反应性离子蚀刻(RIE)或感应耦合等离子体(ICP)RIE以从MTJ多层图案化 MTJ单元。然而，归因于RIE或ICP-RIE两者在蚀刻操作中包含化学反应的事实，可使用化学反应的产物或副产物涂覆图案化MTJ单元的侧壁，从而引起MTJ短、低穿隧磁阻(TMR)比率或低矫顽性(Hc)。物理轰击图案化(例如离子束蚀刻(IBE))为RIE或ICP-RIE 的替代以便解析MTJ单元的侧壁处的化学残留物。在后段工艺(BEOL)或中段工艺 (MEOL)操作阶段中，IBE对覆盖互连件的层间介电质(ILD)具有较小到无选择性。因此，采用IBE以从MTJ多层图案化MTJ单元可引起对ILD以及在ILD下面的互连件的损害，从而导致输入/输出短路。特定来说，ILD及互连件损害可在无硬掩模的区处(例如，在存储器区处邻近MTJ单元之间或在逻辑区处)发生。

本揭露提供具有存储器区的半导体结构。存储器区包含第N金属线、所述第N金属线上方的MTJ单元、介于所述MTJ单元与所述第N金属线之间的碳基层。所述碳基层经配置为存储器区及逻辑区两者中的蚀刻停止，防止IBE损害邻近MTJ单元之间的区以及逻辑区中的互连件。

参考图1，图1为根据本揭露的一些实施例的半导体结构10的剖面。半导体结构 10可为包含存储器区100A及逻辑区100B的半导体电路。存储器区100A及逻辑区100B 的各者具有半导体衬底100中的晶体管结构101。在一些实施例中，晶体管结构101在存储器区100A中及在逻辑区100B中大体上相同。在一些实施例中，半导体衬底100 可为(但不限于)(例如)硅衬底。在实施例中，衬底100为半导体衬底(例如硅衬底)，但其可包含其它半导体材料，例如硅锗、碳化硅、砷化镓或类似者。在本实施例中，半导体衬底100为p型半导体衬底(P衬底)或包括硅的n型半导体衬底(N衬底)。替代地，衬底 100包含：另一元素半导体，例如锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、 GaInAs、GaInP及/或GaInAsP；或其组合。在又一替代例中，半导体衬底100为绝缘体上半导体(SOI)。在其它替代例中，半导体衬底100可包含掺杂外延层、梯度半导体层及 /或上覆于不同类型的另一半导体层的半导体层，例如硅锗层上的硅层。半导体衬底100 可或可不包含掺杂区，例如p型井、n型井或其组合。

半导体衬底100进一步包含重度掺杂区，例如至少部分在半导体衬底100中的源极103及漏极105。栅极107定位于半导体衬底100的顶表面上方且介于源极103与漏极 107之间。接触插塞108形成于层间介电质(ILD)109中，且可电耦合到晶体管结构101。在一些实施例中，ILD 109形成于半导体衬底100上。ILD 109可通过用于形成此些层的各种技术形成，例如，化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体辅助CVD (PECVD)、溅镀及物理气相沉积(PVD)、热生长及类似者。半导体衬底100上方的ILD 109 可由各种介电材料形成且可(例如)为氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO₂)、含氮氧化物(例如，含氮SiO₂)、掺杂氮的氧化物(例如，植入 N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)及类似者。

图1展示在半导体衬底100中具有掺杂区的平面晶体管。然而，本揭露不限于此。任何非平面晶体管(例如FinFET结构)可具有凸起掺杂区。

在一些实施例中，提供浅沟槽隔离(STI)111以界定且电隔离邻近晶体管。在半导体衬底100中形成数个STI 111。可提供可由适合介电材料形成的STI 111以使晶体管与相邻半导体装置(例如其它晶体管)电隔离。STI 111可(例如)包含氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO₂)、含氮氧化物(例如，含氮SiO₂)、掺杂氮的氧化物(例如，植入N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)及类似者。STI 111也可由任何适合“高介电常量”或“高K”材料(例如氧化钛(Ti_xO_y，例如，TiO₂)、氧化钽(Ta_xO_y，例如，Ta₂O₅)、钛酸钡锶(BST，BaTiO₃/SrTiO₃)及类似者)形成，其中K大于或等于约8。替代地，STI 111亦可由任何适合“低介电常量”或“低K”介电材料形成，其中K小于或等于约4。

参考图1，金属化结构101'放置于晶体管结构101上方。由于第N金属层121的第 N金属线121A'可能并非晶体管结构101上方的第一金属层，故金属化结构101'的部分的省略由点表示。在存储器区100A中，MTJ单元130放置于第N金属层121与第N+1 金属层123之间。在一些实施例中，MTJ单元130放置于第N金属层121的第N金属线121A'与第N+1金属层123的第N+1金属线125A'之间，而在逻辑区100B中，第N 金属线121B'连接到第N+1金属通孔124B。在本揭露中，MTJ单元130包含图案化MTJ 多层及顶部电极但排除底部电极通孔131。在一些实施例中，金属线及金属通孔填充有导电材料(例如，铜、金或另一适合金属或合金)以形成数个导电通孔。不同金属层中的金属线及金属通孔形成互连结构，所述互连结构由大体上纯铜(例如，其中铜的重量百分比大于约90％或大于约95％)或铜合金构成，且可使用单及/或双镶嵌过程形成。金属线及金属通孔可或可不大体上不含铝。互连结构包含多个金属层，即，M₁、M₂、……、 M_N。贯穿描述，术语“金属层”指相同层中的金属线的集合。在一些实施例中，上金属层可能并非第N+1金属层123而包含第N+M金属层，其中M也为大于1的正整数。取决于不同技术节点，MTJ单元130及底部电极通孔131可占用多于一个金属层的厚度。

金属层M₁到M_N形成于金属间介电质(IMD)127中，IMD 127可由氧化物(例如未掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、低k介电材料或类似者)形成。低k介电材料可具有低于3.8的k值，但IMD 127的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0，且可低于约2.5。金属通孔及金属线可通过各种技术形成，例如，电镀、无电式电镀、高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)及类似者。

在一些实施例中，底部电极通孔131拥有复合层中的梯形凹槽且至少由层间介电质 (ILD)141、碳基层140及侧壁间隔件128围绕。在一些实施例中，平坦化蚀刻停止层129的残留物围绕底部电极通孔131且由上方的MTJ单元130遮蔽。如图1中展示，ILD 141 与底层IMD 127及第N金属层121、堆叠于ILD 141上方的碳基层140以及堆叠于碳基层140上方的侧壁间隔件128介接。在一些实施例中，当MTJ单元130的宽度比所绘示更宽时，平坦化蚀刻停止层129的残留物也可归因于由MTJ单元130促成的掩模效应而更宽。相反地，当MTJ单元130的宽度更窄(如图2中展示)时，MTJ单元下方不存在平坦化蚀刻停止层129的残留物。

如图1及3中展示，平坦化蚀刻停止层129的残留物下方的碳基层140的部分拥有厚度T1，厚度T1大于远离平坦化蚀刻停止层129的残留物或未由平坦化蚀刻停止层129 的残留物遮蔽的碳基层140的部分的厚度T2。此展示碳基层140可仍由离子束蚀刻消耗，但按充分低速率使得底层ILD 141将不受此物理蚀刻损害。在一些实施例中，厚度T1 接近刚沉积碳基层140且为约200到300埃。厚度T2归因于离子束去除而薄于T1且为约30到100埃以便有效地防止对ILD 141的损害。

应注意，归因于在存储器区100A及逻辑区100B中形成第N+1金属层123之前从逻辑区100B去除碳基层140的操作，碳基层140仅出现在存储器区100A中且不存在于逻辑区100B中。

如图1及3中展示，在一些实施例中，层间介电质141包含碳化硅，其经配置为在逻辑区100B中去除第N金属层121上方的IMD 127时防止来从第N金属层121的损害的蚀刻停止。举例来说，ILD 141的厚度T3在从约250埃到300埃的范围中以便有效地停止IMD去除蚀刻。在一些实施例中，碳化硅可被视为本揭露的碳基层。如图1中展示，为了用作IBE的蚀刻停止层，ILD 141及碳基层140可由碳化硅(通过具有其各自厚度，如先前在图3中论述)构成。

如图1及3中展示，在一些实施例中，碳基层140包含非晶碳、碳及金刚石。碳基层140可包含单一化合物或碳基复合物材料。在一些实施例中，碳基层140可包含SiC、碳簇、碳黑及包含碳的高级图案膜。如先前论述，碳基层140经配置为离子束蚀刻的蚀刻停止层。在一些实施例中，平坦化蚀刻停止层129与碳基层140之间的选择性大于3:1。

如图1及3中展示，在一些实施例中，平坦化蚀刻停止层129可由富硅氧化物(SRO)形成并在形成底部电极通孔131之后且在沉积MTJ多层之前执行平坦化操作时用作蚀刻停止层。举例来说，平坦化蚀刻停止层129的厚度T4接近刚沉积平坦化蚀刻停止层129 且类似于ILD 141的厚度T3。

在一些实施例中，底部电极通孔131可包含金属氮化物。在一些实施例中，顶部电极133可包含金属氮化物或钽(Ta)、氮化钛(TiN)。构成底部电极通孔131及顶部电极133 的材料可或可不相同。在一些实施例中，底部电极可由一个以上材料构成且形成材料堆叠。在一些实施例中，底部电极包含TiN、TaN、W、Al、Ni、Co、Cu或其组合。如图 1中展示，底部电极通孔131电耦合到第一第N金属线121A'。

图4到17为根据本揭露的一些实施例的在各个阶段制造的半导体结构的剖面。在图4中，形成存储器区100A中的第N金属线121A'及逻辑区100B中的第N金属线121B'。在一些实施例中，本文中提及的金属线由大体上纯铜(例如，其中铜的重量百分比大于约 90％或大于约95％)或铜合金构成，且可使用常规镶嵌过程形成。金属线可或可不大体上不含铝。在第N金属层的平坦化之后，在存储器区100A及逻辑区100B中在平坦化表面上方沉积具有从约200埃到300埃的厚度的ILD 141。ILD 141可通过用于形成此些层的各种技术形成，例如，化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体辅助CVD (PECVD)、溅镀及物理气相沉积(PVD)、热生长及类似者。第N金属层121上方的ILD 141 可由各种介电材料形成且可(例如)为氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO₂)、含氮氧化物(例如，含氮SiO₂)、掺杂氮的氧化物(例如，植入 N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)及类似者。

在图5中，在存储器区100A及逻辑区100B中在ILD 141上方毯覆式沉积碳基层140。如先前论述，碳基层140可由碳、非晶碳或金刚石构成。在一些实施例中，碳基层140包含SiC。在一些实施例中，碳基层140包含含碳复合物材料，例如碳黑。碳基层140的刚沉积厚度在从200埃到300埃的范围中，保存一半厚度用于抵抗后续离子束蚀刻。碳基层140可通过用于形成此些层的各种技术形成，例如，化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体辅助CVD(PECVD)、感应耦合等离子体化学气相沉积(ICP CVD)、高密度离子化金属等离子体(IMP)、溅镀沉积、原子层沉积、物理气相沉积(PVD)、热生长或类似者。

在图6中，在存储器区100A及逻辑区100B中在碳基层140上方毯覆式沉积平坦化蚀刻停止层129。如先前论述，在端点检测蚀刻中，平坦化蚀刻停止层129可包含富硅氧化物或碳化硅。在一些实施例中，平坦化蚀刻停止层129的刚沉积厚度可在从200埃到300埃的范围中。平坦化蚀刻停止层129可通过用于形成此些层的各种技术形成，例如，化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体辅助CVD(PECVD)、感应耦合等离子体化学气相沉积(ICPCVD)、高密度离子化金属等离子体(IMP)、溅镀沉积、原子层沉积、物理气相沉积(PVD)、热生长或类似者。

在图7中，通过首先在多层(ILD 141、碳基层140及平坦化蚀刻停止层129)中形成底部电极通孔沟槽而形成底部电极通孔131。底部电极通孔沟槽的形成可通过在循序蚀刻中或在一个蚀刻中去除前述多层的任何适合蚀刻操作实施。接着使用导电材料填充底部电极通孔沟槽以形成底部电极通孔131。在一些实施例中，导电材料可包含金属或金属氮化物。底部电极通孔131可包含TiN、TaN、W、Al、Ni、Co、Cu或其组合。

在图8中，在由底部电极通孔131及平坦化蚀刻停止层129构成的平坦化表面上方沉积MTJ多层130'。为了图案化MTJ多层130'以具有所要MTJ单元阵列，在MTJ多层 130'上方形成具有所要宽度及间距的硬掩模或顶部电极133图案。在一些实施例中，归因于硬掩模133及碳基层140两者都用于抵抗离子束蚀刻的事实，硬掩模133可由与碳基层140相同的材料构成。在一些实施例中，硬掩模133可由包含钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合的顶部电极材料构成。

如图9中展示，通过实施物理蚀刻(例如，离子束蚀刻(IBE))而在存储器区100A中图案化MTJ单元130以便减少刚图案化MTJ单元130的侧壁130A上的化学产物或副产物吸收。在IBE操作期间，去除MTJ多层130'、平坦化蚀刻停止层129及碳基层140 的一部分。在一些实施例中，在IBE操作期间，平坦化蚀刻停止层129对碳基层140的选择性大于3对1。碳基层140的厚度足够厚以防止IBE损害底层ILD 141以及第N金属层121。在一些实施例中，归因于MTJ单元130的遮蔽，平坦化蚀刻停止层129的残留物保持在底部电极通孔131附近。如先前论述，MTJ单元130在IBE操作期间用作平坦化蚀刻停止层129的硬掩模且因此当MTJ单元130宽于底部电极通孔131时，平坦化蚀刻停止层129将不被完全去除且可在接近底部电极通孔131处观察到。先前也论述，在平坦化蚀刻停止层129的残留物下方的碳基层的厚度T1厚于未由MTJ单元130遮蔽的碳基层的厚度T2。在MTJ图案化操作之后，碳基层140仍保留在存储器区100A及逻辑区100B两者中。

在图10中，在存储器区100A及逻辑区100B中在MTJ单元130及碳基层140上方毯覆式沉积侧壁间隔件128。侧壁间隔件128覆盖硬掩模133的顶部、MTJ单元130的侧壁130A及碳基层140的顶表面。

在图11中，在侧壁间隔件128上方保形地沉积从存储器区100A延伸到逻辑区100B的介电层143(例如TEOS层)。在图12中，在介电层143上方形成还从存储器区100A 延伸到逻辑区100B的抗反射涂层(ARC)151。在一些实施例中，为了曝光顶部电极133 的顶表面，使用端点检测方法执行ARC回蚀，且在图13中绘示结果，其中曝光顶部电极133的顶表面。在一些实施例中，在ARC回蚀之后，顶部电极133的顶表面未被曝光而由侧壁间隔件128封盖。

在图14中，在回蚀ARC 151且曝光顶部电极133的顶表面之后，从逻辑区100B 去除介电层143、侧壁间隔件128及碳基层140而仍保留存储器区100A中的介电层143、侧壁间隔件128及碳基层140，以便促进逻辑区100B及存储器区100A中的后续第N+M 金属层形成123。

在图15中，在介电层143、顶部电极133及逻辑区100B上方形成金属间介电质(IMD)127。金属间介电质(IMD)127可由氧化物(例如未掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、低k介电材料或类似者)形成。低k介电材料可具有低于3.8的k值，但IMD 127 的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0，且可低于约2.5。

在图16中，在顶部电极上方形成存储器区100A内的第N+M金属层沟槽125A，且在第N金属线121B'上方形成逻辑区100B内的第N+M金属层沟槽125B。

在图17中，将导电金属填充到金属层沟槽125A及125B中(例如，常规双镶嵌操作)。通过电镀操作使用导电材料填充图案化沟槽，且使用化学机械抛光(CMP)操作、蚀刻操作或其组合从表面去除导电材料的过量部分。在一些实施例中，第N+M金属层125A' 及125B'可由铜(Cu)、W、AlCu或类似者形成。在一些实施例中，第N+M金属层125A' 及125B'可使用应为所属领域的技术人员所熟习的镶嵌操作形成。首先，蚀刻沟槽使之穿过介电材料。此过程可通过等离子体蚀刻操作(例如感应耦合等离子体(ICP)蚀刻)执行。接着可在第N+M金属层沟槽125A及125B的侧壁上沉积介电衬层(未展示)。在实施例中，衬层材料可包含氧化硅(SiOx)或氮化硅(SiNx)，其可通过等离子体沉积过程(例如物理气相沉积(PVD)或包含等离子体辅助化学气相沉积(PECVD)的化学气相沉积 (CVD))形成。接着，在沟槽中镀覆Cu的晶种层。应注意，可在顶部电极或硬掩模133 的顶表面上方镀覆Cu的晶种层。接着，在沟槽125A及125中沉积铜层，接着(例如)通过化学机械抛光(CMP)平坦化铜层，直到介电材料的顶表面。经曝光铜表面及介电材料可共面。

本揭露的一些实施例提供一种半导体结构，其包含逻辑区及邻近所述逻辑区的存储器区。所述存储器区包含：第N金属层的第一第N金属线；磁性穿隧结(MTJ)单元，其在所述第一第N金属线上方；碳基层，其介于所述第一第N金属线与所述MTJ单元之间；及第N+M金属层的第一第N+M金属通孔，所述第一第N+M金属通孔放置于所述 MTJ单元上方。N为大于或等于1的整数，且M为大于或等于1的整数。

本揭露的一些实施例提供一种用于制造半导体结构的方法。所述方法包含：(1)形成第一第N金属线；(2)在所述第一第N金属线上方形成碳基层；(3)在所述碳基层中形成底部电极通孔；(4)在所述底部电极通孔上方形成磁性穿隧结(MTJ)多层；(5)通过离子束蚀刻图案化MTJ单元；及(6)在所述MTJ单元上方形成第一第N+M金属层。N为大于或等于1的整数，且M为大于或等于1的整数。

本揭露的一些实施例提供一种用于制造半导体结构的方法。所述方法包含：(1)在存储器区中形成第一第N金属线且在逻辑区中形成第二第N金属线；(2)在所述第一第N 金属线及所述第二第N金属线上方形成碳基层；(3)在所述碳基层中形成底部电极通孔； (4)在所述底部电极通孔上方形成磁性穿隧结(MTJ)多层；(5)通过离子束蚀刻图案化MTJ 单元；及(6)直接在所述MTJ上形成第一第N+M金属层。N为大于或等于1的整数，且 M为大于或等于1的整数。

上文概述若干实施例的特征，使得所属领域的技术人员可最佳理解本揭露的方面。所属领域的技术人员应了解，其可容易使用本揭露作为用于设计或修改用于实行相同目的及/或达成本文中介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员也应意识到此些等效构造不脱离本揭露的精神及范围且其可在本文中做出各种改变、替代及更改而不脱离本揭露的精神及范围。

再者，本申请案的范围不旨在限于本说明书中描述的过程、机器、制造、物质组成、构件、方法及步骤的特定实施例。如所述领域的技术人员将从本揭露的公开内容容易了解，可根据本揭露利用大体上执行与本文中描述的对应实施例相同的功能或大体上达成与其相同的结果的目前存在或后续发展的过程、机器、制造、物质组成、构件、方法或步骤。因此，随附揭露权利要求书旨在将此些过程、机器、制造、物质组成、构件、方法或步骤包含于其范围内。

符号说明

10 半导体结构

100A 存储器区

100B 逻辑区

101 晶体管结构

101' 金属化结构

103 源极

105 漏极

107 栅极

108 接触插塞

109 层间介电质(ILD)

111 浅沟槽隔离(STI)

121 第N金属层

121A' 第N金属线

121B' 第N金属线

123 第N+1金属层

124B 第N+1金属通孔

125A 第N+M金属层沟槽

125B 第N+M金属层沟槽

125A' 第N+1金属线/第N+M金属层

125B' 第N+M金属层

127 金属间介电质(IMD)

128 侧壁间隔件

129 平坦化蚀刻停止层

130 磁性穿隧结(MTJ)单元

130' 磁性穿隧结(MTJ)多层

130A 侧壁

131 底部电极通孔

133 顶部电极/硬掩模

140 碳基层

141 层间介电质(ILD)

143 介电层

151 抗反射涂层(ARC)

T1 厚度

T2 厚度

T3 厚度

T4 厚度

Claims (23)

1.一种半导体结构，其包括：

逻辑区；

存储器区，其邻近所述逻辑区；

第一金属线，位于所述存储器区；

底部电极通孔，位于所述第一金属线上方；

层间介电质，部分地围绕所述底部电极通孔；

磁性穿隧结MTJ单元，其在所述底部电极通孔上方；

碳基层，其介于所述第一金属线与所述MTJ单元之间，其中至少有一部分的所述层间介电质自所述碳基层暴露；

金属层，其放置于所述MTJ单元上方；及

侧壁间隔件，所述侧壁间隔件围绕所述MTJ单元的侧壁与所述底部电极通孔的顶部，其中所述侧壁间隔件与所述碳基层接触。

2.根据权利要求1所述的半导体结构，所述碳基层围绕所述底部电极通孔。

3.根据权利要求1所述的半导体结构，其中所述逻辑区不含所述碳基层。

4.根据权利要求1所述的半导体结构，其中所述侧壁间隔件沿所述碳基层的上表面延伸。

5.根据权利要求1所述的半导体结构，其进一步包括在所述碳基层上方围绕所述底部电极通孔且仅在所述MTJ单元的突出区下方的平坦化蚀刻停止层。

6.根据权利要求5所述的半导体结构，其中所述平坦化蚀刻停止层下方的所述碳基层的一部分厚于远离所述平坦化蚀刻停止层的所述碳基层的一部分。

7.根据权利要求1所述的半导体结构，其中所述碳基层包括非晶碳或金刚石。

8.根据权利要求1所述的半导体结构，其中所述碳基层包括碳。

9.一种用于制造半导体结构的方法，所述方法包括：

形成第一金属线；

在所述第一金属线上方形成碳基层；

在所述碳基层上方形成平坦化蚀刻停止层；

在所述碳基层以及所述平坦化蚀刻停止层中形成底部电极通孔；

在所述底部电极通孔上方形成磁性穿隧结MTJ多层；

通过离子束蚀刻图案化MTJ单元，其中一部分的碳基层于离子束蚀刻过程中自该平坦化蚀刻停止层暴露；及

在所述MTJ单元上方形成金属层。

10.根据权利要求9所述的方法，其进一步包括：

在形成所述碳基层之前在所述第一金属线上方形成层间介电质。

11.根据权利要求9所述的方法，其中部分的平坦化蚀刻停止层在实施离子束蚀刻过程后残留，所述残留部分与所述MTJ单元的底面接触。

12.根据权利要求9所述的方法，其中所述图案化所述MTJ单元包括在所述离子束蚀刻之前在所述MTJ多层上方形成硬掩模图案。

13.根据权利要求9所述的方法，其进一步包括：

在通过离子束蚀刻图案化所述MTJ单元后，移除一部分的平坦化蚀刻停止层和一部分的碳基层。

14.根据权利要求9所述的方法，其中形成所述碳基层包括：沉积非晶碳或金刚石。

15.根据权利要求9所述的方法，其中形成所述碳基层包括：沉积碳。

16.根据权利要求9所述的方法，其进一步包括在图案化所述MTJ单元之后形成覆盖所述MTJ单元且接触所述碳基层的侧壁间隔件。

17.一种用于制造半导体结构的方法，所述方法包括：

在存储器区中形成第一金属线且在逻辑区中形成第二金属线；

在所述第一金属线及所述第二金属线上方形成碳基层；

在所述碳基层上方形成平坦化蚀刻停止层；

在所述碳基层以及所述平坦化蚀刻停止层中形成底部电极通孔；

在所述底部电极通孔上方形成磁性穿隧结MTJ多层；

通过离子束蚀刻图案化MTJ单元，其中所述离子束蚀刻停止于所述存储器区以及所述逻辑区中之所述碳基层，一部分的碳基层于离子束蚀刻过程中自所述平坦化蚀刻停止层暴露；及

直接在所述MTJ单元上形成金属层。

18.根据权利要求17所述的方法，其进一步包括：

在图案化所述MTJ单元之后去除所述逻辑区中的所述碳基层。

19.根据权利要求17所述的方法，其中部分的平坦化蚀刻停止层在实施离子束蚀刻过程后残留，所述残留部分与所述MTJ单元的底面接触。

20.根据权利要求17所述的方法，其进一步包括在通过离子束蚀刻图案化所述MTJ单元后，移除一部分的平坦化蚀刻停止层和一部分的碳基层。

21.根据权利要求17所述的方法，其进一步包括：

在图案化所述MTJ单元之后形成覆盖所述MTJ单元且接触所述存储器区中的所述碳基层的侧壁间隔件；及

去除所述逻辑区中的所述侧壁间隔件。

22.根据权利要求17所述的方法，其中形成所述碳基层包括沉积非晶碳或金刚石。

23.根据权利要求17所述的方法，其中形成所述碳基层包括：沉积碳。

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