CN107068856B - 半导体结构及制造其的方法 - Google Patents
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Abstract
本揭露涉及半导体结构及制造其的方法。具体的，本揭露的一些实施例揭露一种半导体结构，其包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结MTJ，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+M)金属层，其在所述第N金属层上方。N以及M为正整数。所述第(N+M)金属层环绕所述顶部电极的侧壁的一部分。还提供一种形成所述半导体结构的制造方法。
Description
技术领域
本揭露涉及一种半导体结构及一种制造其的方法。
背景技术
半导体是用于电子应用包括收音机、电视机、手机、及个人运算装置的集成电路中。一种众所周知的半导体装置是半导体存储装置，例如动态随机存取存储器(dynamicrandom access memory，DRAM)、或闪存，这二者都使用电荷来存储数据。
在半导体存储器装置中，更近期的发展涉及自旋电子学，其组合半导体技术与磁性材料及装置。使用电子的自旋极化而非电子的电荷来表示“1”或“0”的状态。一个此种自旋电子装置为自旋力矩转移(spin torque transfer，STT)磁性穿遂结(magnetictunneling junction，MTJ)装置。
MTJ装置包括自由层、穿隧层、以及钉扎层。自由层的磁化方向可经由下列反转：施加电流通过穿隧层，其造成自由层内所注入的经极化电子在自由层的磁化上使出所谓的自旋力矩。钉扎层具有固定的磁化方向。当电流以从自由层往钉扎层的方向流动时，电子以反方向流动，即从钉扎层往自由层。在穿过钉扎层之后，电子极化成与钉扎层的极化方向相同；流动通过穿隧层；以及接着进入到并累积在自由层中。最终，自由层的磁化与钉扎层所具有的磁化平行，且MTJ装置将处于低电阻状态。此由电流所造成的电子注入被称为主要注入。
当施加从钉扎层往自由层流动的电流时，电子以从自由层往钉扎层的方向流动。具有与钉扎层磁化方向相同的极化的电子能够流动通过穿隧层并进入到钉扎层中。相反地，具有与钉扎层的磁化不同的极化的电子将被钉扎层反射(阻挡)且将累积在自由层中。最终，自由层的磁化变成反平行于钉扎层所具有的磁化，且MTJ装置将处于高电阻状态。此由电流所造成的相应电子注入被称为次要注入。
发明内容
优先权请求以及交叉参考案
本申请案请求其对2016年1月29日申请的美国临时专利申请案第62/288,793号的优先权。
根据本揭露的一些实施例，一种半导体结构具备第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ 上方；以及第(N+M)金属层，其在所述第N金属层上方。N以及M为正整数。所述第(N+M) 金属层环绕所述顶部电极的侧壁的一部分。所述顶部电极包括凹槽区以及隔离区。所述凹槽区被所述第(N+M)金属层环绕，而所述隔离区被定义成从所述MTJ的顶部表面到所述凹槽区的底部表面且被介电层环绕的区。所述凹槽区的厚度与所述隔离区的厚度的比值大于约0.5。
根据本揭露的一些实施例，一种半导体结构具备逻辑区以及存储器区。所述存储器区包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+1)金属层，其在所述顶部电极上方。N为正整数。所述顶部电极的厚度大于约
根据本揭露的一些实施例，提供一种本文中所述的所述半导体结构的制造方法。
本揭露的一些实施例提供一种半导体结构。所述半导体结构包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+M)金属层，其在所述第N金属层上方。N以及M 为正整数。所述第(N+M)金属层环绕所述顶部电极的侧壁的一部分。
本揭露的一些实施例提供一种半导体结构。所述半导体结构包括逻辑区以及存储器区。所述存储器区包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+1)金属层，其在所述顶部电极上方。N为正整数。所述顶部电极的厚度大于约
本揭露的一些实施例提供一种用于制造半导体结构的方法。所述方法包括在第N金属层上方形成底部电极；在所述底部电极上方形成磁性穿遂结(MTJ)层；在所述MTJ上方形成顶部电极层；将所述顶部电极层以及所述MTJ层图案化以形成顶部电极以及 MTJ；形成第一介电层环绕所述顶部电极的顶部表面以及侧壁；形成第二介电层环绕所述顶部电极的所述顶部表面以及所述侧壁；以及选择性去除所述第一介电层的一部分以及所述第二介电层的一部分并暴露出所述顶部电极的所述顶部表面以及所述侧壁。
附图说明
本揭露的方面将在与随附图式一同阅读下列详细说明下被优选地理解。请注意，根据业界标准作法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。
图1是根据本揭露的一些实施例的半导体结构的截面。
图2是根据本揭露的一些实施例的半导体结构的截面。
图3到12A是根据本揭露的一些实施例的在各种依序操作中成形加工的半导体结构的截面。
图12B是根据本揭露的一些实施例的图12A的半导体结构的放大部分的截面。
图13A是根据本揭露的一些实施例的在一个操作中成形加工的半导体结构的截面。
图13B是根据本揭露的一些实施例的图13A的半导体结构的放大部分的截面。
图14到15A是根据本揭露的一些实施例的在各种依序操作中成形加工的半导体结构的截面。
图15B是根据本揭露的一些实施例的图15A的半导体结构的放大部分的截面。
图15C是根据本揭露的一些实施例的图15B的半导体结构的放大部分的俯视图。
图16是根据本揭露的一些实施例的在一个操作中成形加工的半导体结构的截面。
具体实施方式
下列揭露提供许多用于实施所提供目标的不同特征的不同实施例或实例。为了简化本揭露，在下文描述组件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在以下说明中，形成第一特征在第二特征上方或上形成第一特征可包括其中第一及第二特征经形成为直接接触的实施例，以及也可包括其中额外特征可在第一与第二特征之间形成额外特征而使得第一及第二特征为不可直接接触的实施例。此外，本揭露可重复参考编号和/或字母于各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例和/或构形之间的关系。
再者，空间相关词汇，例如“在…之下”、“下面”、“下”、“上面”、“上”和类似词汇，可为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。
尽管用以阐述本揭露宽广范围的数值范围和参数为近似值，但是尽可能精确地报告在具体实例中所提出的数值。然而，任何数值固有地含有某些必然自相应测试测量中发现的标准偏差所导致的误差。此外，如本文中所使用，词汇“约”一般意指在距给定值或范围的10％、5％、1％、或0.5％内。替代地，词汇“约”意指在所属领域的一般技术人员所认知的平均值的可接受标准误差内。除操作/工作实例外，或除非有另行具体指明，否则在所有情况下，所有的数值范围、量、值及百分比，例如本文中所揭示的用于材料数量、时间持续期间、温度、操作条件、量的比及类似者的那些，应理解成以词汇“约”所修饰者。据此，除非有相反指示，否则本揭露及所附申请专利范围中所提出的数值参数可依所欲变化的近似值。最少，各数值参数应至少按照所报告的有效位数的数目且经由施加常规四舍五入技术而解释。本文中，范围可表示成从一个端点至另一个端点或在两个端点之间。除非有另行指明，否则本文揭露的所有范围均包含端点。
已持续开发在互补式金属氧化物半导体(complementary metal-oxidesemiconductor， CMOS)结构中的嵌入式磁性随机存取存储器(magnetic random accessmemory，MRAM) 单元。具有嵌入式MRAM单元的半导体电路包括MRAM单元区，以及与MRAM单元区分开的逻辑区。例如，MRAM单元区可位于前述半导体电路的中心，而逻辑区可位于半导体电路的外围。请注意，前一宣称不意图为限制性。关于MRAM单元区及逻辑区的其它配置包括在本揭露所涵盖的范围中。
在MRAM单元区中，晶体管结构可放置在MRAM结构下。在一些实施例中，MRAM 单元嵌入至在后端工艺(back-end-of-line，BEOL)操作中所制备的金属化层中。例如，在 MRAM单元区中的晶体管结构及在逻辑区中的晶体管结构放置在共同半导体衬底中，所述共同半导体衬底在前端工艺操作中所制备；且在一些实施例中，在前述两区中的所述晶体管结构基本上完全相同。MRAM单元可嵌入至金属化层的任何位置中，例如，在平行于半导体的衬底的表面水平地分布的相邻金属线层之间。举例来说，嵌入式MRAM 可位于MRAM单元区中的第四金属线层与第五金属线层之间。水平地移动到逻辑区，第四金属线层透过第四金属通路连接至第五金属线层。换句话说，考虑MRAM单元区与逻辑区，嵌入式MRAM占据了为至少第五金属线层的一部分与第四金属通路的厚度。本文中为金属线层所提供的数目是非限制性的。一般来说，所属领域的一般技术人员可理解所述MRAM位于第N金属线层与第(N+1)金属线层之间，其中N是大于或等于1 的整数。
嵌入式MRAM系包括由铁磁材料所构成的磁性穿遂结(MTJ)。为了信号/偏压输送，底部电极以及顶部电极电耦合到MTJ。在前面所提供的实例之后，底部电极进一步连接至第N金属线层，而顶部电极进一步连接至第(N+1)金属线层。
MRAM的常用顶部电极是以非选择性方式制造。MRAM的顶部电极接触第(N+1) 金属线层。在MTJ层以及顶部电极层被图案化之后，氮化物蚀刻停止层共形地形成于经图案化MTJ以及经图案化顶部电极上方。接着形成层间电介质(inter-layer dielectric，ILD) 以环绕MRAM，之后回蚀以均一地去除ILD、氮化物蚀刻停止层以及顶部电极的顶部部分直到在回蚀操作之后确保顶部电极会被暴露。前述回蚀是非限制性回蚀，其均一地去除ILD、氮化物蚀刻停止层以及顶部电极，给出前述三种材料的基本上平整表面。
在非选择性回蚀操作期间，CF4气体及由C、H以及F所构成的其它蚀刻气体被采用于反应性离子蚀刻(reactive ion etch，RIE)中。顶部电极在主要蚀刻阶段中被基本上薄化以确保顶部电极完全暴露。在这方面，在形成第(N+1)金属线以接触顶部电极的顶部表面之后，第(N+1)金属线与MTJ之间的距离(后文中“隔离距离”)太短而没有适当的隔离效果可被给出的程度。例如，当从俯视图视角，MTJ具有
的直径以及其隔离距离小于约
时，第(N+1)金属线以及MTJ被认为是短的，影响MRAM的数据存储性能。
另一方面，在主要蚀刻之后，后续蚀刻停止层以及低k介电层被形成以供第(N+1)金属线电镀的制备。在使用光刻操作形成第(N+1)金属线沟槽之后，进行过蚀刻。进行过蚀刻以暴露在顶部电极与第(N+1)金属线之间的接触接口，由此电耦合这两者而不会牺牲顶部电极所提供的隔离效果。顶部电极的顶部表面与接触顶部电极侧壁的第(N+1) 金属线的最低部分之间的距离(后文中“凹槽距离”)应够厚以给出充分的用于降低串联电阻的接触接口，但应够薄以保留适当的用以防止第(N+1)金属线与MTJ之间电短路的隔离距离。
采用常用非选择性回蚀操作将不可避免地薄化顶部电极的总厚度。在此种情况下，隔离距离和凹槽距离可以是相互的权衡因子，其中隔离距离的增加是以凹槽距离为代价，因此给出不充分接触接口；且凹槽距离的增加是以隔离距离为代价，因此在第(N+1) 金属线与MTJ之间给出电短路。
本揭露提供一种半导体结构，其具有MRAM。MRAM的顶部电极的厚度经由采用不会消耗顶部电极以及ILD的选择性蚀刻而被保留。
根据本揭露的一些实施例，一种半导体结构具备第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ 上方；以及第(N+M)金属层，其在所述第N金属层上方。N以及M为正整数。所述第(N+M) 金属层环绕所述顶部电极的侧壁的一部分。所述顶部电极包括凹槽区以及隔离区。所述凹槽区被所述第(N+M)金属层环绕，而所述隔离区被定义成从所述MTJ的顶部表面到所述凹槽区的底部表面且被介电层环绕的区。所述凹槽区的厚度与所述隔离区的厚度的比值大于约0.5。
根据本揭露的一些实施例，一种半导体结构具备逻辑区以及存储器区。所述存储器区包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+1)金属层，其在所述顶部电极上方。N为正整数。所述顶部电极的厚度大于约
根据本揭露的一些实施例，提供一种本文中所述的所述半导体结构的制造方法。
参考图1，图1是根据本揭露的一些实施例的半导体结构10的截面。半导体结构10包括晶体管结构101以及金属化结构101'。在一些实施例中，晶体管结构101的半导体衬底100可以是但不限于，例如硅衬底。在一实施例中，衬底100为半导体衬底，例如硅衬底，虽然其可包括其它半导体材料，例如硅锗、碳化硅、砷化镓或类似物。在本实施例中，半导体衬底100包含硅的p-型半导体衬底(P-衬底)或n型半导体衬底(N- 衬底)。替代地，衬底100包括另一元素型半导体，例如锗；化合物半导体，其包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，其包括SiGe、GaAsP、 AlInAs、AlGaAs、GaInAs，GaInP、和/或GaInAsP；或其组合。在又另一替代实施例中，半导体衬底100为绝缘体上半导体(semiconductor on insulator，SOI)。在其它替代实施例中，半导体衬底100可包括掺杂外延层、梯度半导体层和/或在不同种类的另一半导体层上方的半导体层，例如在硅锗层上的硅层。半导体衬底100可包括或可不包括掺杂区，例如p-井、n-井或其组合。
半导体衬底100进一步包括重掺杂区例如源极103以及漏极105至少部分地在半导体衬底100中。栅极107放置于半导体衬底100的顶部表面上方并在源极103与漏极107 之间。接触插塞108形成于层间电介质(ILD)109中，且可电耦合至晶体管结构101。在一些实施例中，ILD 109形成于半导体衬底100上。ILD 109可经由各种用于形成这些层的技术形成，如化学气相沉积(chemical vapor deposition，CVD)、低压CVD(low-pressure CVD，LPCVD)、等离子增强CVD(plasma-enhanced CVD，PECVD)、溅镀及物理气相沉积(physicalvapor deposition，PVD)、热生长及类似物。在半导体衬底100上面的ILD 109 可自各种介电材料形成且可以是例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化硅(SiO2)、携氮氧化物(如携氮SiO2)、掺杂氮的氧化物(如植入N2的SiO2)、硅氧氮化物(SixOyNz)、及类似物。
图1显示平面晶体管，其具有在半导体衬底100中的掺杂区。然而，本揭露不限于此。任何非平面晶体管，例如鳍式场效晶体管(fin field-effect transistor，FinFET)结构可具有升高的掺杂区。
在一些实施例中，提供浅沟渠隔离(shallow trench isolation，STI)111，以定义并电气隔离相邻晶体管。有许多STI 111形成于半导体衬底100中。可提供可由合适的介电材料所形成的STI 111，以将晶体管与邻接半导体装置例如其它晶体管电气隔离。STI 111可包括例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化硅(SiO2)、携氮氧化物(如携氮SiO2)、掺杂氮的氧化物(如植入N2的SiO2)、硅氧氮化物(SixOyNz)及类似物。STI111也可由任何合适的“高介电常数”或“高K”材料所形成，其中K大于或等于约8，例如钛氧化物(TixOy，如TiO2)、钽氧化物(TaxOy，如Ta2O5)、钛酸钡锶(BST， BaTiO3/SrTiO3)、及类似物。替代地，STI 111也可由任何合适的“低介电常数”或“低 K”材料所形成，其中K小于或等于约4。
参考图1，金属化结构101'放置于晶体管结构101上面。因为第N金属层121'可能不是在晶体管结构101上方的第一金属层，所省略的金属化结构101'的一部分以点代表。MRAM结构(132、131、135、133)放置于第N金属线121'与第(N+1)金属线123'之间。互连件结构包括多个金属层，也就是M1、M2…MN。在整个说明书中，词汇“金属层”指在相同层中的所述金属线的集合。金属层M1至MN形成于金属间电介质(inter-metal dielectric，IMD)125中，IMD可以是由氧化物例如未掺杂硅酸盐玻璃(un-doped Silicate Glass，USG)、氟化硅酸盐玻璃(Fluorinated Silicate Glass，FSG)、低k介电材料或类似物所形成。低k介电材料可具有k值低于3.8，虽然IMD 125的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0以及可低于约2.5。第N金属通路122 可以经由各种技术形成，如电镀、无电式电镀、高密度离子化金属等离子(ionized metal plasma，IMP)沉积、高密度电感耦合等离子(inductively coupled plasma，ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子增强化学气相沈积(PECVD)及类似物。
在图1中，MRAM结构(132、131、135、133)至少包括底部电极通路(bottomelectrode via，BEVA)132、底部电极131、顶部电极133以及MTJ 135。BEVA 132在第N金属线121'上。在一些实施例中，可对BEVA 132的顶部表面施加平面化操作，例如化学机械抛光(chemical mechanical polishing，CMP)操作。在一些实施例中，BEVA 132沟槽具备被介电堆叠140环绕的梯形凹槽，所述介电堆叠140包括SiC以及富含硅的氧化物 (silicon-richoxide，SRO)。替代地，SRO可经原硅酸四乙酯(tetraethyl orthosilicate，TEOS) 置换或与TEOS组合。在一些实施例中，BEVA 132可包括导电材料，例如金属。底部电极131可包含TiN、TaN、W、Al、Ni、Co、Cu或其组合。在一些实施例中，可对底部电极131的顶部表面施加平面化操作，例如CMP操作。在一些实施例中，底部电极 131的材料不同于BEVA 132所具有的材料。在一些实施例中，底部电极131的厚度在自约
至约
的范围。
MTJ 135在底部电极131上。如图1所显示，MTJ 135的侧壁被介电层127例如氮化物层保护。顶部电极133放置于MTJ 135上。在一些实施例中，顶部电极133可包括氮化物，例如TiN、TaN、Ta、或Ru。在一些实施例中，顶部电极133及底部电极131 由相同材料所制。在一些实施例中，顶部电极133的材料与BEVA 132以及底部电极131 所具有的材料不同。
在图1中，第(N+1)金属线123'除了被IMD 125环绕，还被介电层127环绕。在一些实施例中，介电层127包括硅氮化物。在一些实施例中，介电层127包括SRO层以及SiC层，环绕第(N+1)金属线123'。如图1所显示，介电层127包括第一介电层127A、第二介电层127B以及第三介电层127C。第一、第二以及第三介电层可由相同材料例如硅氮化物所构成。由于第一、第二以及第三介电层在不同沉积操作中形成，可观察到在所述介电层的各者之间的接口。
在一些实施例中，MRAM结构的BEVA 132与掺杂区电耦合。在一些实施例中，掺杂区是漏极105或源极103。在其它实施例中，MRAM结构130的BEVA 132与栅极107 电耦合。在一些实施例中，半导体结构10的栅极107可以是多晶硅栅极或金属栅极。
如图1所显示，第(N+1)金属线123'接触顶部表面133A以及顶部电极133的侧壁133b 的一部分。在一些实施例中，顶部电极131包括凹槽区，其自顶部表面133A延伸至第(N+1)金属层123'的最低点且具备凹槽距离R。顶部电极131也包括隔离区，其自凹槽区的底部至MTJ 135的顶部表面135A且具备隔离距离I。在一些实施例中，凹槽距离R 与隔离距离I的比值大于约0.5。即，凹槽厚度R为至少隔离距离I的一半。鉴于上面讨论，与常用顶部电极相比，半导体结构10的凹槽距离R的增加并不影响隔离区所提供的隔离效果。
在一些实施例中，凹槽距离R在自约
至约
的范围。传统上，在上述范围中的凹槽距离R会在第(N+1)金属线与MTJ之间给出不充分隔离，此是因为传统上所制备的顶部电极的总厚度薄于使用本文中所述的所述制造方法所具有的厚度。例如，顶部电极的总厚度，即隔离距离I与凹槽距离R的加总，大于约
在一些实施例中，鉴于从在图15C中所显示俯视图视角，MTJ 135的直径D约
隔离距离I至少为约
换句话说，本揭露的一些实施例的直径D与隔离距离I的比值为约5。此比值在第(N+1)金属线与MTJ之间产生适当隔离。较佳地，前述D/I比值小于约5。
参考图1，金属间电介质(IMD)或介电层129进一步环绕介电层127。在一些实施例中，介电层129由与介电层127的氮化物不同的氧化物所构成。在一些实施例中，介电层129包括TEOS。如图1所显示，介电层129的顶部表面129A高于顶部电极133的顶部表面133A。与对于顶部电极133的非选择性主要蚀刻相比，本揭露中所提供的半导体结构10采用选择性过蚀刻以暴露顶部电极133的顶部表面133A。选择性蚀刻剂基本上不消耗介电层129以及顶部电极133的任一者。因此，介电层129以及顶部电极133 可保留所沉积的其原始厚度。在这方面，介电层129具备顶部表面129A，其高于顶部电极133所具有的顶部表面。
参考图2，半导体结构20可以是半导体电路，其包括MRAM单元区100A以及逻辑区100B。MRAM单元区100A以及逻辑区100B的各者在半导体衬底100中具有晶体管结构101。在一些实施例中，在MRAM单元区100A中与在逻辑区100B中的所述晶体管结构101基本上完全相同。MRAM单元区100A的细节可参见图1的说明。在逻辑区100B中，第N金属线121'经由第N金属层121的第N金属通路122连接至第(N+1) 金属线123'。在一些实施例中，金属线及金属通路以导电材料，如铜、金或另一合适金属或合金填充，以形成多个导电通路。在不同金属层中的金属线及金属通路形成互连件结构，其由基本上纯的铜(例如，具有大于约90百分比、或大于约95百分比的重量百分比的铜)或铜合金所构成，且可使用单一和/或双镶嵌操作形成。金属线及金属通路可以是或可以不是基本上不含铝。比较MRAM单元区100A与逻辑区100B，MRAM结构130 的厚度基本上等于第N金属通路122的厚度T2与第(N+1)金属线123'的一部分的厚度 T1的总和。在一些实施例中，金属线123'可以是第(N+M)金属线123'，其中M可以是任何大于1的整数。在一些实施例中，第N金属线121'是第四金属线且第(N+M)金属线系123'是第五金属线。
图3到15B以及图16是根据本揭露的一些实施例的在各种操作成形加工的半导体结构的截面图。在图3中，提供半导体结构，其具有预定MRAM单元区100A以及逻辑区100B。在一些实施例中，晶体管结构预形成于半导体衬底(图3中未显示)中。集成电路装置可历经进一步的CMOS或MOS技术加工，以形成本技术领域中已知的各种特征。例如，也可形成一或多个接触插塞，例如硅化物区。所述接触件特征可耦合至源极及漏极。接触件特征包含硅化物材料，例如硅化镍(NiSi)、镍铂硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、镍锗硅化物(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其它合适的导电材料和/或其组合。在一实例中，接触件特征经由金属硅化物(自对准硅化物)操作所形成。
第N金属线121'经图案化于介电层125中，所述介电层125在晶体管结构上方。在一些实施例中，第N金属线121'可由下列形成：具有Cu晶种层沉积于经图案化介电层 125上方的电镀操作。在其它实施例中，第N金属线121'可以经由各种技术形成，如无电式电镀、高密度离子化金属等离子(IMP)沉积、高密度电感耦合等离子(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子增强化学气相沈积(PECVD)及类似物。实施平面化操作以暴露第N金属线121'的顶部表面以及介电层125的顶部表面。
在图4中，在MRAM单元区100A及逻辑区100B中，整片沉积介电层140于第N 金属线121'的顶部表面以及介电层125的顶部表面上方，所述介电层140呈包括SiC层 141、TEOS/SRO层142以及SiC层141的介电堆叠形式。介电层140可经由各种技术形成，如化学气相沉积(CVD)、低压CVD(LPCVD)、等离子增强CVD(PECVD)、溅镀及物理气相沉积(PVD)、热生长及类似物。
在图5中，光阻层(未显示)经图案化于介电层140上方，以暴露出MRAM结构的 BEVA孔132'。如图5所显示，两个BEVA孔132'经由合适的干式蚀刻操作形成于介电层140中。在一些实施例中，本操作中的干式蚀刻包括采用含氟气体的反应性离子蚀刻 (RIE)。在一些实施例中，此干式蚀刻操作可以是任何合适的电介质蚀刻，以形成通路沟槽于常用CMOS技术的金属化结构中。参考如图5所显示的逻辑区100B，介电层140 被光阻层(未显示)保护，而使得与在MRAM单元区100A中的对应处相反，第N金属层 121'的顶部表面不被暴露。
在图6中，衬垫层161经整片内衬于MRAM单元区100A中的BEVA孔132'上方以及在逻辑区100B中的介电层140上方。之后，在图7中，进行BEVA材料132的沉积，使BEVA材料132放置于衬垫层161及介电层140上方。在一些实施例中，进行BEVA 材料132的过度填充。过度填充BEVA孔132'的部分可以是MRAM的底部电极131。在一些实施例中，BEVA材料132包括经由各种技术沉积的TiN、TaN、W、Al、Ni、Ta、 Ru、Co、Cu或其组合，所述技术如高密度离子化金属等离子(IMP)沉积、高密度电感耦合等离子(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子增强化学气相沈积(PECVD)及类似物。
在图中8，沉积MTJ层，其呈多个材料堆叠(未在图8中绘示)在底部电极131上方的形式。在一些实施例中，MTJ层具有厚度在从约
到约
的范围。MTJ层可以经由各种技术形成，如高密度离子化金属等离子(IMP)沉积、高密度电感耦合等离子 (ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积 (LPCVD)、等离子增强化学气相沈积(PECVD)及类似物。在一些实施例中，MTJ 135可包括铁磁层、间隔件以及帽盖层。帽盖层形成于所述铁磁层上。所述铁磁层的各者可包括铁磁材料，其可以是金属或金属合金，例如Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi或类似物。间隔件可包括非铁磁金属，例如 Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru或类似物。另一间隔件也可包括绝缘体，例如Al2O3、MgO、TaO、RuO或类似物。帽盖层可包括非铁磁材料，其可以是金属或绝缘体，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、 Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO或类似物。帽盖层可减少其相关 MRAM单元的写入电流。铁磁层可作为自由层，其磁极性或磁性取向可在其相关MRAM 单元的写入操作期间被改变。铁磁层及间隔件可作为固定或钉扎层，其磁性取向不可在其相关MRAM单元的操作期间被改变。根据其它实施例，可预期到MTJ层可包括抗铁磁层。
在MTJ层形成后，顶部电极层系沉积在MTJ层上方。顶部电极层可以经由各种技术形成，如高密度离子化金属等离子(IMP)沉积、高密度电感耦合等离子(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子增强化学气相沈积(PECVD)及类似物。在一些实施例中，顶部电极层系包括TiN、TaN、 Ta、或Ru。
参考图8，为了接下来的MRAM结构的形成，屏蔽层(未显示)形成于顶部电极层上方。屏蔽层可具有多层结构，其可包括，例如氧化物层、先进图案化膜(advancedpatterning film，APF)层以及氧化物层。氧化物层、APF层以及氧化物层的各者可以经由各种技术形成，如高密度离子化金属等离子(IMP)沉积、高密度电感耦合等离子(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子增强化学气相沈积(PECVD)及类似物。在一些实施例中，屏蔽层用以图案化MTJ层以形成MTJ 135、图案化顶部电极层以形成顶部电极133。在一些实施例中，MTJ 135及顶部电极133 经由RIE形成以具有从截面观看的梯形形状。
之后，第一介电层127A具备厚度从约
到约
且形成于MTJ 135以及顶部电极133上方。请注意，MTJ 135的侧壁及顶部电极133的侧壁被第一介电层127A 环绕，以避免氧化或其它污染。接着，如图9所显示，第一介电层127A被图案化以暴露出顶部电极133的顶部表面以及底部电极131的一部分。底部电极131被蚀刻以及图案化以使得两个相邻MRAM去电耦合。
在图10中，第二介电层127B共形地沉积于第一介电层127A、顶部电极133以及衬垫层161上方。在一些实施例中，第二介电层127B由与第一介电层127A相同的材料例如氮化物所构成。进一步形成介电层129以共形地覆盖第二介电层127B。视需要地，抗反射层130被整平于介电层129上方以促进后续光刻操作。
在图11中，平面化操作在抗反射层130以及介电层129上实施，而使得横跨MRAM 单元区100A及逻辑区100B，介电层129的顶部表面为基本上平坦。如图11所显示，采用非选择性蚀刻以使用CFy系蚀刻剂化学去除介电层129、抗反射层130以及第二介电层127B。y为正整数。例如，CFy系蚀刻剂化学包括CFy以及由C、H、以及F所构成的其它蚀刻气体。在一些实施例中，CFy系蚀刻剂化学具有CnHlFm:CFy体积比值在从 0到约0.1的范围。在一些实施例中，非选择性蚀刻在相对于总气体流有0％至5％的氧气流下进行。非选择性蚀刻经由终点检测模式实施，以便在第二介电层127B暴露时停止。替代地说，在非选择性蚀刻完成时，顶部电极133的顶部表面133A未被暴露。
图12B为图12A的半导体结构的放大部分的截面。在图12A中，采用选择性蚀刻以使用CnHlFm系蚀刻剂化学去除第二介电层127B的一部分以及第一介电层127A的一部分。n、l、m为正整数。例如，CnHlFm系蚀刻剂化学包括CnHlFm以及由C及F所构成的其它蚀刻气体。在一些实施例中，CnHlFm系蚀刻剂化学具有CFy:CnHlFm体积比值在从0到约0.1的范围。在一些实施例中，选择性蚀刻在相对于总气体流有0％至10％的氧气流下进行。在一些实施例中，CnHlFm包括CH2F2、CHF3,、以及CH3F。在图12B 中，放大第一电介质层127A以及第二介电层127B的选择性去除的结果。在选择性蚀刻之后，顶部电极133以及介电层129保留它们的原始厚度，因为选择性蚀刻化学以非常低的速率消耗前述两个材料。
请注意，顶部电极133的顶部表面133A以及侧壁133B在选择性蚀刻之后暴露。然而，选择性蚀刻经控制成不会暴露MTJ 135的侧壁。请注意，在图11以及图12A中，在逻辑区100B中的介电堆叠经由适当的光刻操作去除。
图13B为图13A的半导体结构的放大部分的截面。在图13A中，形成第三介电层127C以填充在前述选择性蚀刻中所产生的凹槽。第三介电层127C也覆盖介电层129的顶部表面。如图13A所显示，第三介电层127C覆盖顶部电极133的顶部表面以及侧壁。形成IMD或低k介电层125于MRAM单元区100A以及逻辑区100B上方。可在图13A 中观察到阶梯差181，因此，可视需要地实施回蚀操作，以获得基本上平坦顶部表面以供后续在MRAM单元区100A以及逻辑区100B二者中的沟槽形成。刻意保持低k介电层125以作为用于后续沟槽形成的保护层。低k介电层125可在光阻剥除操作期间防止酸性溶液伤害低k介电层。
在图13B中，为了进一步描述，放大在选择性蚀刻之后第三介电层127C的沉积。如图13B所显示，可从截面观察到在第一介电层127A与第二介电层127B之间的接口，以及在前述两个介电层与第三介电层127C之间的接口，此是因为这些介电层是在不同操作中沉积。顶部电极133的顶部表面133A以及侧壁133B的一部分再次被介电层(即，第三介电层127C)覆盖，之后是低k介电层125的形成。
在图14中，光阻(未显示)经图案化于经平面化介电表面上方，以形成用于金属线及金属通路的沟槽。例如，在MRAM单元区100A中，第(N+1)金属线沟槽123A形成于 MRAM结构130上方，暴露出MRAM的顶部电极133的顶部表面以及侧壁的一部分。在逻辑区100B中，第N金属通路沟槽以及第(N+1)金属线沟槽(组合称123B)系形成于第N金属线121'上方，暴露出N金属线121'的顶部表面。
在图15B中，为了进一步描述放大在图15A中的MRAM结构。如图15A所显示，导电金属透过例如常用双镶嵌操作而填充金属线沟槽/金属通路沟槽(后文中“沟槽”)。经图案化沟槽经由电镀操作而以导电材料填充，且使用化学机械抛光(CMP)操作、蚀刻操作、或其组合将导电材料的过量部分从表面去除。电镀沟槽的细节在下文予以提供。第(N+1)金属线123'可由W形成，且优选地由铜(Cu)，包括AlCu(统称Cu)形成。在一个实施例中，第(N+1)金属线123'使用双镶嵌操作形成，所述双镶嵌操作应为所属领域的一般技术人员所熟知的操作。首先，沟槽经蚀刻贯穿低k介电层。此操作可经由等离子蚀刻操作实施，例如电感耦合等离子(ICP)蚀刻。接着可沉积介电衬垫(未显示)于沟槽侧壁上。在实施例中，衬垫材料可包括硅氧化物(SiOx)或硅氮化物(SiNx)，其可经由等离子沉积操作形成，例如物理气相沉积(PVD)、或化学气相沉积(CVD)，包括等离子增强化学气相沈积(PECVD)。接下来，Cu晶种层经电镀于沟槽中。请注意，Cu晶种层可电镀于顶部电极133的顶部表面上方。接着，铜层经沉积于沟槽中，之后平面化所述铜层，例如经由化学机械抛光(CMP)，而低至低k介电层的顶部表面。暴露的铜表面以及介电层可以是共平面。
在图15B中，第(N+1)金属线123'为接触顶部电极133的顶部表面133A以及靠近顶部表面133A的侧壁的一部分。在第(N+1)金属线123'的形成之后，其中第(N+1)金属线123'、介电层127以及顶部电极133相会的三相点T被形成。如先前在图1中所描述，在本操作中定义出具有凹槽距离R的凹槽区以及具有隔离距离I的隔离区。在一些实施例中，顶部电极133的总厚度TE大于约
在图15B中的其它特征可参考在图1 中所提供的那些特征。
图15C为沿着图15B中线AA'剖开的表面的俯视图。其显示MTJ 135的直径D，在一些实施例中，D为约
在这些情况下，等于或大于约
的隔离距离I足以在顶部电极133与MTJ 135之间起到隔离目的。为了清楚起见，第一介电层127A以及第二介电层127B以及介电层129或IMD都沿着线AA'在图15C中显示。在一些实施例中，MTJ 135的直径D越小，需要越薄的隔离距离I。
参考图15B以及图15C，由于上述选择性蚀刻剂化学不会以可注意到的方式消耗顶部电极133以及介电层129，顶部电极133以及介电层129的厚度可视为与其原始厚度完全相同。因此，与经由常用方法的非选择性蚀刻所获得的那些相比，顶部电极133以及介电层129的厚度一致性被改善。顶部电极133以及介电层129的优选厚度一致性导致更一致的第(N+1)金属线123'的电阻(即，较小电阻变化)，此由于第(N+1)金属线123' 的厚度可经由CMP操作有效控制的事实所致。替代地说，可采用较广CMP工作窗以获得所欲的第(N+1)金属线123'的电阻一致性。此不可能经由其中非选择性蚀刻会同时改变顶部电极133以及介电层129的厚度的常用方法达成。
参考图16，在如图15A所绘示的平面化操作去除导电金属的过度多的部分之后，在MRAM单元区100A以及逻辑区100B二者中的第(N+1)金属线123'以及在逻辑区100B 中的第N金属通路122被形成。后续加工可进一步包括形成各种接触件/通路/线以及多层互连特征(如金属层以及层间电介质)于衬底上方，其等用以连接集成电路装置的各种特征或结构。所述额外特征可对装置包括所形成的金属栅极结构提供电气互连。例如，多层互连包括垂直互连件，例如常用通路或接触件；以及水平互连件，例如金属线。各种互连特征可应用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌操作用于形成铜相关多层互连结构。
本揭露的一些实施例提供一种半导体结构。所述半导体结构包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+M)金属层，其在所述第N金属层上方。N以及M 为正整数。所述第(N+M)金属层环绕所述顶部电极的侧壁的一部分。
本揭露的一些实施例提供一种半导体结构。所述半导体结构包括逻辑区以及存储器区。所述存储器区包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结(MTJ)，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+1)金属层，其在所述顶部电极上方。N为正整数。所述顶部电极的厚度大于约
本揭露的一些实施例提供一种用于制造半导体结构的方法。所述方法包括形成底部电极于第N金属层上方；形成磁性穿遂结(MTJ)层于所述底部电极上方；形成顶部电极层于所述MTJ上方；图案化所述顶部电极层以及所述MTJ层以形成顶部电极以及MTJ；形成第一介电层环绕所述顶部电极的顶部表面以及侧壁；形成第二介电层环绕所述顶部电极的所述顶部表面以及所述侧壁；以及选择性去除所述第一介电层的一部分以及所述第二介电层的一部分并暴露出所述顶部电极的所述顶部表面以及所述侧壁。
前面列述了数个实施例的特征以便所属领域的一般技术人员可优选地理解本揭露的方面。所属领域的一般技术人员应了解他们可轻易地使用本揭露作为用以设计或修改其它操作及结构的基础以实现本文中所介绍实施例的相同目的和/或达成本文中所介绍实施例的相同优点。所属领域的一般技术人员也应体认到这些均等构造不会脱离本揭露的精神及范围，以及它们可在不脱离本揭露的精神及范围下做出各种改变、取代或替代。
再者，不意图将本申请案的范围限制于说明书中所描述的工艺、机器、制造、物质的组成物、手段、方法及步骤的具体实施例。从本发明实施例的揭露，所属领域的一般技术人员将轻易地了解到，可根据本发明实施例利用目前存在或待于日后开发出的实施如本文中所述的相应实施例基本上相同功能或达成如本文中所述的相应实施例基本上相同结果的工艺、机器、制造、物质的组成物、手段、方法、或步骤。据此，随附的申请专利范围意图在它们的范围中包括这些工艺、机器、制造、物质的组成物、手段、方法、或步骤。
符号说明
10 半导体结构
20 半导体结构
100 半导体基板/衬底
100A 磁性随机存取存储器单元区
100B 逻辑区
101 晶体管结构
101' 金属化结构
103 源极
105 漏极
107 栅极/漏极
108 接触插塞
109 层间电介质
111 浅沟渠隔离
121 第N金属层
121' 第N金属线/第N金属层
122 第N金属通路
123A 第(N+1)金属线沟槽
123B 第N金属通路沟槽以及第(N+1)金属线沟槽
123' 第(N+1)金属线/金属线/第(N+M)金属线
125 金属间电介质/介电层/低k介电层
127 介电层
129 介电层
127A 第一介电层
127B 第二介电层
127C 第三介电层
129A 顶部表面
130 磁性随机存取存储器结构/抗反射层
132、131、135、133 磁性随机存取存储器结构
131 底部电极
132 底部电极通路/底部电极通路材料
132' 底部电极通路孔
133 顶部电极
133A 顶部表面
133b 侧壁
133B 侧壁
135 磁性穿遂结
135A 顶部表面
140 介电堆叠/介电层
141 SiC层
142 原硅酸四乙酯/富含硅的氧化物层
161 衬垫层
181 阶梯差
R 凹槽距离/凹槽厚度
I 隔离距离
D 直径
T 三相点
TE 总厚度
AA' 线
Claims (19)
1.一种半导体结构，其包含：
第N金属层；
底部电极，其在所述第N金属层上方，所述底部电极包括一顶部表面；
磁性穿隧结MTJ，其在所述底部电极的所述顶部表面的第一部分上方；
第一介电层，其在所述底部电极的所述顶部表面的第二部分上方，并与所述顶部表面接触；
顶部电极，其在所述MTJ上方，其中所述第一介电层接触所述顶部电极的侧壁的第一部分；
第二介电层，环绕所述第一介电层以及所述底部电极；
第三介电层，接触所述顶部电极的所述侧壁的第二部分，其中所述第二介电层还环绕所述第三介电层；及
第(N+M)金属层，其在所述第N金属层上方，N以及M为正整数，
其中所述第(N+M)金属层环绕所述顶部电极的顶部表面并接触所述顶部电极的所述侧壁的第三部分。
2.根据权利要求1所述的半导体结构，其中所述顶部电极包含：
凹槽区，被所述第(N+M)金属层环绕；及
隔离区，从所述MTJ的顶部表面至所述凹槽区的底部且被所述第一介电层环绕。
3.根据权利要求2所述的半导体结构，其中所述凹槽区的厚度与所述隔离区的厚度的比值大于0.5。
4.根据权利要求3所述的半导体结构，其中所述凹槽区的厚度是从50埃
到
5.根据权利要求3所述的半导体结构，其中从俯视图视角的所述MTJ的直径与从截面图的所述隔离区的厚度的比值小于5。
6.根据权利要求1所述的半导体结构，其中所述顶部电极的厚度为至少
7.根据权利要求2所述的半导体结构，其中所述第二介电层的顶部表面高于所述顶部电极的顶部表面。
8.根据权利要求1所述的半导体结构，其中N为4以及M为1。
9.一种半导体结构，其包含：
逻辑区；及
存储器区，其包含：
第N金属层；
底部电极，其在所述第N金属层上方，所述底部电极包括一顶部表面；
磁性穿隧结MTJ，其在所述底部电极的所述顶部表面的第一部分上方；
第一介电层，其在所述底部电极的所述顶部表面的第二部分上方，并与所述顶部表面接触；
顶部电极，在所述MTJ上方；
第二介电层，环绕所述第一介电层以及所述底部电极；
第三介电层，环绕所述顶部电极的顶部表面并接触所述顶部电极的侧壁的部分，其中所述第二介电层还环绕所述第三介电层；以及
第(N+1)金属层，在所述顶部电极上方，N为正整数，其中所述第(N+1)金属层的最低点由所述顶部电极及所述第三介电层围绕，
其中所述顶部电极的厚度大于
且所述第三介电层接触所述第(N+1)金属层及所述第一介电层。
10.根据权利要求9所述的半导体结构，其中所述顶部电极进一步包含隔离区，从所述第(N+1)金属层的所述最低点延伸到所述MTJ的顶部表面，所述隔离区的厚度大于
11.根据权利要求9所述的半导体结构，其中所述顶部电极进一步包含凹槽区，从所述顶部电极的顶部表面延伸到所述第(N+1)金属层的所述最低点，所述凹槽区的厚度在从
到
的范围。
12.根据权利要求9所述的半导体结构，其中从俯视图视角的所述MTJ的直径小于
13.根据权利要求9所述的半导体结构，其中所述逻辑区包含：
所述第N金属层；及
所述第(N+1)金属层，在所述第N金属层上方。
14.一种用于制造半导体结构的方法，所述方法包含：
形成底部电极层在第N金属层上方；
形成磁性穿隧结MTJ层在所述底部电极层上方；
形成顶部电极层在所述MTJ层上方；
图案化所述顶部电极层以及所述MTJ层以形成顶部电极以及MTJ；
形成第一介电层环绕所述顶部电极的顶部表面以及侧壁；
在形成第一介电层后，图案化所述底部电极层以形成底部电极；
形成第二介电层环绕所述顶部电极的所述顶部表面、所述顶部电极的所述侧壁以及所述底部电极；
形成金属间电介质在所述第二介电层上方；
非选择性去除所述金属间电介质的部分以及所述第二介电层的第一部分而不暴露出所述顶部电极的所述顶部表面；
在所述非选择性去除步骤后，选择性去除所述第一介电层的部分以及所述第二介电层的第二部分并暴露出所述顶部电极的所述顶部表面以及所述侧壁的部分；
形成第三介电层以覆盖所述顶部电极的所述顶部表面以及所述侧壁的所述部分；
选择性去除所述第三介电层的部分直到所述顶部电极的所述顶部表面以及所述侧壁的所述部分被暴露；及
形成第(N+M)金属层接触所述顶部电极的所述顶部表面以及所述侧壁的所述部分。
15.根据权利要求14所述的用于制造半导体结构的方法，其中所述选择性去除所述第一介电层的部分以及所述第二介电层的第二部分是以大体上没有所述金属间电介质的消耗被进行。
16.根据权利要求14所述的用于制造半导体结构的方法，其中在所述非选择性去除所述金属间电介质的部分以及所述第二介电层的第一部分而不暴露出所述顶部电极的所述顶部表面后，所述金属间电介质的顶部表面高于所述顶部电极的所述顶部表面。
17.根据权利要求14所述的用于制造半导体结构的方法，其进一步包含：
图案化所述第一介电层以形成经图案化第一介电层；及
去除从所述经图案化第一介电层暴露出的所述底部电极层的部分以形成所述底部电极。
18.根据权利要求16所述的用于制造半导体结构的方法，其中所述非选择性去除包含CFy系蚀刻剂，y为正整数。
19.根据权利要求14所述的用于制造半导体结构的方法，其中所述选择性去除包含CnHlFm系蚀刻剂，n、l、m为正整数。
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