TWI723300B - 磁阻式隨機存取記憶體結構及其製造方法 - Google Patents

磁阻式隨機存取記憶體結構及其製造方法 Download PDF

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Abstract

本發明實施例提供一種磁阻式隨機存取記憶體結構，該磁阻式隨機存取記憶體結構包含一陣列區域及毗鄰於該陣列區域之一邏輯區域。該邏輯區域包含一底部電極通路、位於該底部電極通路上方之一磁阻式穿隧接面層、位於該MTJ上方之一頂部電極、位於該MTJ及該頂部電極上方之一保形氧化物層及位於該保形氧化物層上方之一氧化矽層。該保形氧化物層及該氧化矽層自該陣列區域延伸至該邏輯區域。

Description

磁阻式隨機存取記憶體結構及其製造方法
本發明實施例係有關磁阻式隨機存取記憶體結構及其製造方法。
半導體用於包含無線電、電視、行動電話及個人計算裝置之電子應用之積體電路中。一種眾所周知類型之半導體裝置係半導體儲存裝置，諸如動態隨機存取記憶體(DRAM)或快閃記憶體，該兩者皆使用電荷來儲存資訊。
半導體記憶體裝置之一較近發展涉及自旋電子，其組合半導體技術以及磁阻式材料及裝置。使用電子之自旋極化(而非電子之電荷)來指示狀態「1」或「0」。一種此類自旋電子裝置係一自旋轉矩轉移(STT)磁阻式穿隧接面(MTJ)裝置。
MTJ裝置包含自由層、穿隧層及釘紮層。自由層之磁化方向可藉由施加穿過穿隧層之一電流而反向，此致使自由層內之所注入經極化電子在自由層之磁化上施加將所謂的自旋轉矩。釘紮層具有一固定磁化方向。當電流沿自自由層至釘紮層之方向流動時，電子沿一反向方向(亦即自釘紮層至自由層)流動。在通過釘紮層；流動穿過穿隧層；且然後進入至自由層中並累積於自由層中之後電子被極化成相同釘紮層磁化方向。最終，自由層之磁化與釘紮層之磁化平行，且MTJ裝置將處於一低電阻狀態。由電流導致之電子注入稱為一主要注入。
當施加自釘紮層流動至自由層之電流時，電子沿自自由層至釘紮層之方向流動。具有與釘紮層之磁化方向相同之極化之電子能夠流動穿過穿隧層且進入至釘紮層中。相反地，具有不同於釘紮層之磁化之極化之電子將被釘紮層反射(阻擋)且將累積於自由層中。最終，自由層之磁化變得與釘紮層之磁化反向平行，且MTJ裝置將處於一高電阻狀態。由電流導致之各別電子注入將稱為一次要注入。
本揭露提供包含MTJ裝置之一MRAM結構及其製造方法，特定而言係關於經由經簡化製造方法而在記憶體陣列邊緣與邏輯區域之間具有經降低階梯高度以改良週期時間且降低製造成本之一MRAM結構。
本發明的一實施例係關於一種磁阻式隨機存取記憶體(MRAM)結構，其包括：一陣列區域；及毗鄰於該陣列區域之一邏輯區域，其中該陣列區域包括：一底部電極通路(BEVA)；一磁阻式穿隧接面(MTJ)，其位於該BEVA上方；一頂部電極，其位於該MTJ上方；一保形氧化物層，其位於該MTJ及該頂部電極上方；及一氧化矽層，其位於該保形氧化物層上方，其中該保形氧化物層及該氧化矽層自該陣列區域延伸至該邏輯區域。
本發明的一實施例係關於一種用於製造一磁阻式隨機存取記憶體(MRAM)結構之方法，該方法包括：在一陣列區域中形成一磁阻式穿隧接面(MTJ)結構；在該陣列區域及毗鄰於該陣列區域之一邏輯區域中在該MTJ結構上方形成一保護層；移除該邏輯區域中之該保護層；在該陣列區域及該邏輯區域中形成一保形氧化物層；在該陣列區域及該邏輯區域中在該保形氧化物層上方形成一低介電係數介電層；在該陣列區域及該邏輯區域中在該低介電係數介電層上方形成一介電堆疊；在該陣列區域及該邏輯區域中在該介電堆疊上方形成一抗反射塗層(ARC)；及在該陣列區域及該邏輯區域中執行一ARC回蝕且在該介電堆疊處停止該蝕刻。
本發明的一實施例係關於一種用於製造一磁阻式隨機存取記憶體(MRAM)結構之方法，該方法包括：在一陣列區域中形成一磁阻式穿隧接面(MTJ)結構；在該陣列區域及毗鄰於該陣列區域之一邏輯區域中在該MTJ結構上方形成一第一介電層，該第一介電層具有一第一選擇度；形成用於一抗反射塗層(ARC)回蝕操作之一第一蝕刻停止層，該第一蝕刻停止層具有一第二選擇度；在該第一蝕刻停止層上方形成用於一平坦化操作之一第二蝕刻停止層，該第二蝕刻停止層具有一第三選擇度，其中在該ARC回蝕操作中該第一選擇度大於該第二選擇度，且在該平坦化操作中該第一選擇度大於該第三選擇度。
以下揭露提供諸多不同實施例或實例以用於實施所提供標的物之不同構件。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲係限制性的。舉例而言，在以下說明中，在一第二構件上方或其上形成一第一構件可包含其中第一構件及第二構件以直接接觸方式形成之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可並不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且自身並不指示所論述之各種實施例及/或組態之間的一關係。
此外，為便於說明，本文中可使用空間相對術語(諸如「下面」、「下方」、「下部」、「上面」、「上部」及諸如此類)來闡述一個元件或構件與另一(些)元件或構件之關係，如各圖中所圖解說明。空間相對術語意欲囊括在使用或操作中對裝置除各圖中所繪示之定向之外的不同定向。可以其他方式定向設備(旋轉90度或以其他定向)且因此可同樣地解釋本文中所使用之空間相對描述語。
儘管陳述本揭露之寬廣範疇之數值範圍及參數係近似值，但在具體實例中儘可能精確地報告所陳述之數值。然而，任何數值固有地含有必然由各別測試量測中存在之標準偏差所引起之特定誤差。並且，如本文中所使用，術語「約」一般意指一給出值或範圍之10％、5％、1％或0.5％內。另一選擇係，在由熟習此項技術者考量之情況下術語「約」意指在平均值之一可接受標準誤差內。除在操作/運轉實例中之外，或除非另外明確規定，否則所有數值範圍、量、值及百分比(諸如用於材料之數量、持續時間、溫度、操作條件、各量之比率及本文中所揭示之諸如此類之所有數值範圍、量、值及百分比)應理解為在所有例項中皆由術語「約」修改。因此，除非指示相反情況，否則本揭露及隨附申請專利範圍中所闡明之數值參數為可視需要變化之近似值。最低限度地，每一數值參數皆應至少根據所報告有效數位之數量且藉由應用普通舍入技術來解釋。本文中可將範圍表達為自一個端點至另一端點或介於兩個端點之間。除非另有規定，否則本文中所揭示之所有範圍包含端點。
習用地，MRAM結構包含底部電極通路形成、MTJ形成、頂部電極通路形成、重修層形成、光阻劑回蝕及極其低介電係數材料(ELK)回蝕，此需要複雜程序及高成本。習用MRAM結構仍具有之問題係階梯高度過大從而在毗鄰MTJ之間包含ELK空隙。習用MRAM結構之臨界尺寸亦難以按比例縮小。
本揭露提供一MRAM結構及製造方法。本揭露幫助降低MRAM結構之階梯高度，且降低毗鄰MTJ之間的ELK空隙。另外，替換頂部電極通路形成、重修層形成及ELK回蝕之步驟可改良週期時間且降低製造成本。
參考圖 1 ，圖 1 係根據本揭露之某些實施例之一磁阻式隨機存取記憶體(MRAM)結構之一剖面圖。MRAM結構包含一陣列區域11 及毗鄰於陣列區域11 之一邏輯區域12 。陣列區域11 包含記憶體陣列，而邏輯區域12 包含至少一個電晶體。陣列區域11 包含一碳化矽(SiC)層21 、位於SiC層21 上方之一富矽氧化物(SRO)層22 、一底部電極通路(BEVA)23 ，一底部電極24 、位於BEVA23 上方之一磁阻式穿隧接面(MTJ)25 、位於MJT層25 上方之一頂部電極26 。在某些實施例中，在本揭露中至少底部電極24 、MTJ25 及頂部電極26統稱為一MTJ結構。
仍參考圖 1 ，陣列區域11 進一步包含環繞MTJ結構之一側壁間隔件31 ，位於側壁間隔件31 上方之一保護層32 、位於保護層32 及側壁間隔件31 上方之一保形氧化物層33 、位於保形氧化物層33 上方之一氧化矽層34 、位於氧化矽層34 上方之一低介電係數介電層35 及與一下部金屬層11' 對置之一上部金屬層13 。在某些實施例中，上部金屬層13 係指一上部金屬線及一上部金屬通路。
另一方面，邏輯區域12 包含一下部金屬層12' 、一碳化矽(SiC)層21 、位於SiC層21 上面之一富矽氧化物(SRO)層22 、位於SRO層22 上方之一保形氧化物層33 、位於保形氧化物層33 上方之一氧化矽層34 、位於氧化矽層34 上方之一低介電係數介電層35 及一上部金屬層14 。在某些實施例中，上部金屬層14 係指一上部金屬線及一上部金屬通路。陣列區域11 及邏輯區域12 中標記之相同元件符號表示相同組件。
參考圖 1 ，在某些實施例中，保形氧化物層33 及氧化矽層34 自陣列區域11 延伸至邏輯區域12 。保形氧化物層33 及氧化矽層34 同時形成於陣列區域11 及邏輯區域12 上方。在某些實施例中，邏輯區域12 及記憶體區域11 之面積覆蓋範圍係晶圓之總面積之大約98％及2％。
仍參考圖 1 ，側壁間隔件31 環繞MTJ25 及頂部電極26 。在某些實施例中，側壁間隔件31 進一步覆蓋頂部電極26 之頂部表面之一部分。在某些實施例中，保護層32 位於側壁間隔件31 之一頂部表面上方，且進一步具有環繞側壁間隔件31 之下部區段、接觸SRO層22之一部分。在某些實施例中，保形層33 位於保護層32 上方，同時氧化矽層34 位於保護層32 上方，兩者均位於陣列區域11 及邏輯區域12 中。
參考圖 2A 至圖2L ，在某些實施例中，用於製造一MRAM結構之一方法包含：在陣列區域11 中形成一MTJ結構；在陣列區域11 及邏輯區域12 中在MTJ結構上方形成保護層32 ；移除邏輯區域12 中之保護層32 ；在邏輯區域12 中形成保形氧化物層33 ；在陣列區域11 及邏輯區域12 中在保形氧化物層33 上方形成低介電係數介電層(ELK)35 ；在陣列區域11 及邏輯區域12 中在低介電係數介電層35 上方形成一介電堆疊40 ；在陣列區域11 及邏輯區域12 中在介電堆疊40 上方形成一抗反射塗層(ARC)44 ；在陣列區域11 及邏輯區域12 中執行一ARC回蝕且在介電堆疊40 處停止蝕刻。
參考圖 2A ，MRAM結構包含至少由鐵磁材料構成之一MTJ25 。一底部電極24 及一頂部電極26 電耦合至MTJ25 以用於訊號/偏壓運輸。在某些實施例中，在陣列區域11 內，BEVA23 放置於一下部金屬層11' 上方且電耦合至該下部金屬層。在某些實施例中，BEVA23 具有填充被碳化矽(SiC)層21 及SiC層21 上面之富矽氧化物(SRO)層22 環繞之一梯形凹槽之一導電材料。另一選擇係，SRO可用四乙基原矽酸酯(TEOS)代替或與四乙基原矽酸酯組合。在某些實施例中，BEVA23 可包含諸如金屬之導電材料。可將一平坦化操作(諸如一化學機械拋光(CMP)操作)應用於BEVA23 之一頂部表面。底部電極層形成至BEVA23 上。底部電極層可包含TiN、TaN、W、Al、Ni、Co、Cu或其組合。在某些實施例中，可將一平坦化操作(諸如一CMP操作)應用於底部電極層之一頂部表面。在某些實施例中，底部電極層之材料不同於BEVA23 之材料。
MTJ層以多個材料堆疊(圖2A 中未圖解說明)之一形式沈積於底部電極層上方。MTJ層可由多種技術形成，舉例而言高-密度電離金屬電漿(IMP)沈積、高-密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(plasma-enhanced chemical vapor deposition) (PECVD)及諸如此類。MTJ層可包含鐵磁層、間隔件及一封蓋層。封蓋層形成於鐵磁層上。鐵磁層中之每一者可包含鐵磁材料，該鐵磁材料可係金屬或金屬合金，舉例而言Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoNi、TbFeCo、CrNi或諸如此類。間隔件可包含非鐵磁金屬，舉例而言Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru或諸如此類。另一間隔件亦可包含絕緣體，舉例而言Al2 O3 、MgO、TaO、RuO或諸如此類。封蓋層可包含非鐵磁材料，該非鐵磁材料可係一金屬或一絕緣體，舉例而言Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2 O3 、MgO、TaO、RuO或諸如此類。封蓋層可降低其相關聯MRAM胞元之寫入電流。鐵磁層可充當一自由層，該自由層之磁阻式極性或磁阻式定向在其相關聯MRAM胞元之寫入操作期間可改變。鐵磁層及間隔件可充當一固定層或釘紮層，該固定層或釘紮層之磁阻式定向在其相關聯MRAM胞元之操作期間不可改變。根據其他實施例，預期MTJ層可包含一反鐵磁層。
在形成MTJ層之後，將一頂部電極層沈積於MTJ層上方。頂部電極層可藉由多種技術形成，舉例而言高-密度電離金屬電漿(IMP)沈積、高-密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)及諸如此類。在某些實施例中，頂部電極層及底部電極層由一相同材料製成。在某些實施例中，頂部電極層之材料不同於BEVA23 及底部電極層之材料。
在底部電極層、MTJ層及頂部電極層上執行一圖案化操作以形成底部電極24 、MTJ25 及頂部電極26 。在某些實施例中，底部電極24 、MTJ25 及頂部電極26 顯現為具有錐形形狀，該錐形形狀接近於底部電極24 具有一較寬區段且接近於頂部電極26 具有一較窄區段。
如圖 2A 中所展示，一側壁間隔件31 係經形成以環繞底部電極24、MTJ25 及頂部電極26 之側壁之一層。在某些實施例中，側壁間隔件31 可係一氮化矽層，該氮化矽層可由多種技術形成，舉例而言化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、大氣壓化學氣相沈積(APCVD)及諸如此類。在某些實施例中，側壁間隔件31 進一步覆蓋頂部電極26 之一頂部表面。在某些實施例中，頂部電極26 之頂部表面上方的側壁間隔件31 之厚度31t 係大約40埃。隨後將在圖 2L 中論述側壁間隔件31 之厚度31t 。參考圖 2B ，保護層32 毯覆沈積於陣列區域11 及邏輯區域12 之SRO層22 及陣列區域11 之頂部電極26上方。在某些實施例中，保護層32 可係一碳化矽(SiC)層，該碳化矽(SiC)層可由多種技術形成，舉例而言高-密度電離金屬電漿(IMP)沈積、高-密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)及諸如此類。在某些實施例中，保護層32 之厚度係大約400埃。在某些實施例中，保護層32 進一步覆蓋頂部電極26 上方的側壁間隔件31 之一頂部表面。由於在側壁間隔件31 之一側壁上形成保護層32 之不良覆蓋，因此側壁間隔件31 側壁之上面之保護層32 之厚度係可忽略的。在某些實施例中，側壁間隔件31 之表面上面之保護層32 之厚度32t 係大約400埃至500埃。隨後將在圖 2L 中論述保護層32之厚度32t 。
隨後移除邏輯區域12 內之保護層32 以便降低基板上面之邏輯區域12 之厚度，如圖 2C 中所展示。在某些實施例中，在保護層32 上方圖案化一光阻劑321 以曝露邏輯區域12 。如圖 2C 中所展示，此處可施加一蝕刻操作(舉例而言一乾式蝕刻操作)以移除邏輯區域12 內之保護層32 。在某些實施例中，本操作中之乾式蝕刻包含採用含氟氣體之反應性離子蝕刻(RIE)。在移除邏輯區域12 中之保護層32 之後，可藉由施加電漿灰化或剝離來移除陣列區域11 中之光阻劑321 。如圖 2D 中所展示，邏輯區域12 內之基板上面之厚度降低達保護層32 之一厚度32t 。在某些實施例中，陣列區域11 中所保留之保護層32 之厚度32t 係大約400埃。
生產MRAM結構之習用方法之問題中之一者係歸因於毗鄰MTJ結構之間的大縱橫比之溝槽低介電係數介電層35 中之多個空隙，低介電係數介電層35 可不能夠封閉兩個毗鄰MTJ結構之間的間隙。在隨後製程中此等空隙可導致各種問題。因此，在某些實施例中，如圖 2E 中所圖解說明，保形氧化物層33 形成於保護層32 上面、自陣列區域11 延伸至邏輯區域12 。應用自約300埃至約500埃之保形氧化物層33 能降低毗鄰MTJ結構之間的溝槽之縱橫比且因此緩解低介電係數介電層35空隙問題。
在某些實施例中，保形氧化物層33 係一薄膜沈積層。舉例而言，保形氧化物層33 可藉由原子層沈積(ALD)或電漿輔助原子層沈積(PEALD)而形成。ALD係在3D結構上具有保形塗層之薄膜之一逐層沈積製程。可執行ALD操作以改良填充窄間隙或具有高縱橫比之間隙之效能。藉由在製程期間將前驅物添加至真空腔室中來促進對厚度及膜性質之精確控制。同時，PEALD係藉由在沈積製程期間應用自由基氣體物種而非水作為氧化劑來延展ALD之能力之一高階方法。在某些實施例中，參考圖 2F ，電流MTJ結構進一步包含在保形氧化物層33 上面形成另一薄氧化物層34 (舉例而言，約150埃之四乙基原矽酸酯(TEOS)層)。薄氧化物層亦自陣列區域11 延伸至邏輯區域12 。
參考圖2G 及圖2H ，低介電係數介電層35 形成於保形氧化物層33 及薄氧化物層34 上面、自陣列區域11 延伸至邏輯區域12 。一介電堆疊40 進一步形成於低介電係數介電層35 上面，兩者均位於陣列區域11 及邏輯區域12 中。在某些實施例中，介電堆疊40 至少包含自介電堆疊40 之底部至頂部之一第一蝕刻停止層41 及一第二蝕刻停止層42 。在某些實施例中，第一蝕刻停止層41 包含氧化物，諸如四乙基原矽酸酯(TEOS)。在某些實施例中，第二蝕刻停止層42 包含氮氧化物，諸如氮氧化矽(SiON)。視情況，一第三層43 可包含與第一蝕刻停止層41 類似之氧化物。隨後將在圖2I 、圖 2J 及圖2K 中闡述第一蝕刻停止層41 及第二蝕刻停止層42 之功能。
參考圖 2I ，抗反射塗層(ARC)44 形成於陣列區域11 及邏輯區域12 中之介電堆疊上方。自此執行ARC回蝕操作，如圖 2J 中所展示。習用地，在MTJ結構中不存在第一蝕刻停止層41 之情況下，ARC回蝕操作採用一端點偵測模式且過蝕刻至陣列區域11 之低介電係數介電質35 。歸因於邏輯區域12 佔據整個基板面積之98％之事實，因此當邏輯區域中之介電層43 被曝露時，端點偵測開始接收足夠端點訊號。然而，陣列區域11 中之並行回蝕操作已進展至低介電係數介電質35 (其對回蝕操作中所使用之蝕刻劑具有比介電層43 之選擇度大之一選擇度)中從而致使陣列區域11 中之一不想要凹槽。
參考圖 2J ，在本揭露之實施例中，一額外第一蝕刻停止層41 放置於介電堆疊40 底部處或在一橫向意義上相對於邏輯區域中之介電層43 至少部分地重疊。在此一情形中，當端點偵測開始接收足夠端點訊號同時邏輯區域中之介電層43 被曝露時，陣列區域11 中之並行回蝕將不進展至低介電係數介電質35 而是在第一蝕刻停止層41 處停止。換言之，第一蝕刻停止層41 有效地防止ARC回蝕操作損壞陣列區域11 中之低介電係數介電質35 。
在圖 2J 之後，在低介電係數介電質35 上之ARC回蝕操作之後執行一平坦化操作，如圖 2K 中所展示。與其中執行一低介電係數介電質回蝕之習用方法形成對照，本揭露提供用以移除陣列區域11 中之低介電係數介電質35 之一平坦化操作。在某些實施例中，平坦化操作包含化學機械拋光(CMP)。在平坦化操作中關於CMP，低介電係數介電層35 之一選擇度大於第二蝕刻停止層42 之一選擇度。由於同時在陣列區域11 及邏輯區域12 上方執行平坦化操作，且彼邏輯區域12 佔據整個基板面積之98％，因此在平坦化操作期間第二蝕刻停止層42 充當至陣列區域11 之低介電係數介電質35 之一蝕刻停止層。在某些實施例中，在完成平坦化操作時，陣列區域11 中之低介電係數介電質35 之一頂部表面與邏輯區域12 中之第二蝕刻停止層42 之一頂部表面大體共面。
在平坦化操作完成之後，陣列區域11 及邏輯區域12 中之通路溝槽同時形成。在某些實施例中，藉由執行乾式蝕刻(諸如反應性離子蝕刻(RIE))來形成通路溝槽。RIE使用化學反應性電漿來移除沈積於基板上之材料。電漿係在低壓下藉由一電磁場而產生，此乃因來自電漿之高能離子蝕刻晶圓表面。
如圖 2L 中所展示，陣列區域11 及邏輯區域12 中同時形成通路溝槽13' 及14' 。為控制通路溝槽13' 及14' 形成，陣列區域11 中之頂部電極26 上面之層之厚度及材料必須與邏輯區域12 中之下部金屬線12' 上面之層之厚度及材料相關。在某些實施例中，參考圖 2L ，在陣列區域11 內形成上部金屬層13 之通路溝槽13' 需要穿透頂部電極26 上面之低介電係數介電層35 、氧化矽層34 、保形氧化物層33 、保護層32 及側壁間隔件31 。類似地，在邏輯區域12 中形成上部金屬層14 之通路溝槽14' 需要穿透低介電係數介電層35 、氧化矽層34 、保形氧化物層33 、富硒氧化物層22 及碳化矽層21 。
基於陣列區域11 與邏輯區域12 中之所移除組成物之比較，得出保形氧化物層33 及氧化矽層34 兩者皆存在於陣列區域11 及邏輯區域12 中，在邏輯區域12 中穿過碳化矽層21 及富硒氧化物層22 來形成通路溝槽14' 之持續時間應大體上類似於在陣列區域11 中穿過頂部電極26 上面之保護層32 及側壁間隔件31 來形成通路溝槽13' 之持續時間。在某些實施例中，碳化矽層21 之厚度係大約300埃，且富硒氧化物層22 之厚度係大約200埃。因此，保護層32 可經設計以超過碳化矽層21 之厚度(舉例而言，大約400埃)以補償穿過較薄碳化矽層21 及富硒氧化物層22 來形成通路溝槽14' 之持續時間。在某些實施例中，頂部電極26 上面之側壁間隔件31 之厚度31t 係大約40埃以防止通路溝槽13' 之形成操作損壞頂部電極26 之完整性。
在形成溝槽之後，可進一步將導電材料填充至通路溝槽13' 及14' 中(如先前所闡述)且填充至線溝槽(未展示)中。金屬通路可藉由多種技術形成，例如電鍍、無電極電鍍、高-密度電離金屬電漿(IMP)沈積、高-密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)及諸如此類。在某些實施例中，金屬線及金屬通路填充有導電材料(例如銅、金或另一適合金屬或合金)以形成若干個導電通路。不同金屬層中之金屬線及金屬通路形成由實質上純銅(舉例而言，其中銅之一重量百分比大於約90％或大於約95％)或銅合金構成之一互連結構，且可使用單一及/或雙重鑲嵌操作形成。金屬線及金屬通路實質上可不含或可含鋁。
前述內容概述數項實施例之構件使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於將本揭露用作用於設計或修改其他操作及結構以用於實施與本文中所介紹之實施例相同之目的及/或達成與該等實施例相同之優點之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替代及更改。
此外，本申請案之範疇並非意欲限於本說明書中所闡述之製程、機器、製品、物質組成、手段、方法及步驟之特定實施例。熟習此項技術者依據本揭露之揭露內容將易於瞭解當前存在或稍後將開發之執行與本文中所闡述之對應實施例大體相同之功能或達成基本相同之結果之過程、機器、製品、物質組成、手段、方法或步驟。因此，隨附申請專利範圍意欲在其範疇內包含此等程序、機器、製品、物質組成、手段、方法或步驟。
本揭露之某些實施例提供一種磁阻式隨機存取記憶體(MRAM)結構，該磁阻式隨機存取記憶體(MRAM)結構包含一陣列區域及毗鄰於該陣列區域之一邏輯區域。該邏輯區域包含一底部電極通路、位於該底部電極通路上方之一磁阻式穿隧接面、位於該MTJ上方之一頂部電極、位於該MTJ及該頂部電極上方之一保形氧化物層及位於該保形氧化物層上方之一氧化矽層。該保形氧化物層及該氧化矽層自該陣列區域延伸至該邏輯區域。
本揭露之某些實施例提供用於製造一磁阻式隨機存取記憶體結構之方法，該方法包含：在一陣列區域中形成一磁阻式穿隧接面結構；在該陣列區域中及在毗鄰於該陣列區域之一邏輯區域中在該MTJ結構上方形成一保護層；移除該邏輯區域中之該保護層；在該陣列區域及該邏輯區域中形成一保形氧化物層；在該陣列區域及該邏輯區域中在該保形氧化物層上方形成一低介電係數介電層；在該陣列區域及該邏輯區域中在該低介電係數介電層上方形成一介電堆疊；在該陣列區域及該邏輯區域中在該介電堆疊上方形成一抗反射塗層；及在該陣列區域及該邏輯區域中執行該一抗反射塗層回蝕且在該介電堆疊處停止該蝕刻。
本揭露之某些實施例提供用於製造一磁阻式隨機存取記憶體結構之方法，該方法包含：在一陣列區域中形成一磁阻式穿隧接面結構；在該陣列區域及毗鄰於該陣列區域之一邏輯區域中在該MTJ結構上方形成一第一介電層，其中該第一介電層具有一第一選擇度；形成用於一抗反射塗層回蝕操作之一第一蝕刻停止層，其中該第一蝕刻停止層具有一第二選擇度；及在該第一蝕刻停止層上方形成用於一平坦化操作之一第二蝕刻停止層，其中該第二蝕刻停止層具有一第三選擇度。在該抗反射塗層回蝕操作中該第一選擇度大於該第二選擇度，且在該平坦化操作中該第一選擇度大於該第三選擇度。
11‧‧‧陣列區域 11'‧‧‧下部金屬層 12‧‧‧邏輯區域 12'‧‧‧下部金屬層/下部金屬線 13‧‧‧上部金屬層 13'‧‧‧通路溝槽 14‧‧‧上部金屬層 14'‧‧‧通路溝槽 21‧‧‧碳化矽層 22‧‧‧富矽氧化物層 23‧‧‧底部電極通路 24‧‧‧底部電極 25‧‧‧磁阻式穿隧接面 26‧‧‧頂部電極 31‧‧‧側壁間隔件 31t‧‧‧厚度 32‧‧‧保護層 32t‧‧‧厚度 33‧‧‧保形氧化物層/保形層 34‧‧‧氧化矽層/薄氧化物層 35‧‧‧低介電係數介電層/低介電係數介電質 40‧‧‧介電堆疊 41‧‧‧第一蝕刻停止層/額外第一蝕刻停止層 42‧‧‧第二蝕刻停止層 43‧‧‧第三層 44‧‧‧抗反射塗層 321‧‧‧光阻劑
當與附圖一起閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。
圖1係根據本揭露之某些實施例之一磁阻式隨機存取記憶體結構之一剖面。
圖2A至圖2L係根據本揭露之某些實施例之在各種階段處製作之一磁阻式隨機存取記憶體結構之剖面。
11‧‧‧陣列區域
11'‧‧‧下部金屬層
12‧‧‧邏輯區域
12'‧‧‧下部金屬層/下部金屬線
13‧‧‧上部金屬層
14‧‧‧上部金屬層
21‧‧‧碳化矽層
22‧‧‧富矽氧化物層
23‧‧‧底部電極通路
24‧‧‧底部電極
25‧‧‧磁阻式穿隧接面
26‧‧‧頂部電極
31‧‧‧側壁間隔件
32‧‧‧保護層
33‧‧‧保形氧化物層/保形層
34‧‧‧氧化矽層/薄氧化物層
35‧‧‧低介電係數介電層/低介電係數介電質

Claims (10)

  1. 一種磁阻式隨機存取記憶體(MRAM)結構，其包括：一陣列區域；及毗鄰於該陣列區域之一邏輯區域，該邏輯區域包括一金屬層，其中該陣列區域包括：一底部電極通路(BEVA)；一磁阻式穿隧接面(MTJ)，其位於該BEVA上方；一頂部電極，其位於該MTJ上方；一保形氧化物層，其位於該MTJ及該頂部電極上方；及一氧化矽層，其位於該保形氧化物層上方，其中該保形氧化物層及該氧化矽層自該陣列區域延伸至該邏輯區域，並被該金屬層貫穿。
  2. 如請求項1之MRAM結構，其進一步包括環繞該MTJ及該頂部電極之一側壁間隔件。
  3. 如請求項2之MRAM結構，該側壁間隔件進一步覆蓋該頂部電極之一頂部表面。
  4. 一種用於製造一磁阻式隨機存取記憶體(MRAM)結構之方法，該方法包括：在一陣列區域中形成一磁阻式穿隧接面(MTJ)結構； 在該陣列區域中及在毗鄰於該陣列區域之一邏輯區域中在該MTJ結構上方形成一保護層；移除該邏輯區域中之該保護層；在該陣列區域及該邏輯區域中形成一保形氧化物層；在該陣列區域及該邏輯區域中在該保形氧化物層上方形成一低介電係數介電層；在該陣列區域及該邏輯區域中在該低介電係數介電層上方形成一介電堆疊；在該陣列區域及該邏輯區域中在該介電堆疊上方形成一抗反射塗層(ARC)；及在該陣列區域及該邏輯區域中執行一ARC回蝕且在該介電堆疊處停止該蝕刻。
  5. 如請求項4之方法，其中該ARC回蝕在接觸該低介電係數介電層的該介電堆疊之一第一蝕刻停止層處停止。
  6. 如請求項5之方法，其進一步包括：在該邏輯區域及該陣列區域上方執行一平坦化操作藉此曝露該陣列區域中之該低介電係數介電層；及在該邏輯區域中之該介電堆疊處停止該平坦化操作。
  7. 如請求項6之方法，其中該平坦化操作在該介電堆疊之該第一蝕刻停止層上面之一第二蝕刻停止層處停止。
  8. 如請求項6之方法，其進一步包括同時在該陣列區域及該邏輯區域中形成通路溝槽。
  9. 如請求項8之方法，其中在該陣列區域中形成該等通路溝槽包括移除該保形氧化物層之一部分及該保護層之一部分。
  10. 一種用於製造一磁阻式隨機存取記憶體(MRAM)結構之方法，該方法包括：在一陣列區域中形成一磁阻式穿隧接面(MTJ)結構；在該陣列區域及毗鄰於該陣列區域之一邏輯區域中在該MTJ結構上方形成一第一介電層，該第一介電層具有一第一選擇度；形成用於一抗反射塗層(ARC)回蝕操作之一第一蝕刻停止層，該第一蝕刻停止層具有一第二選擇度；在該第一蝕刻停止層上方形成用於一平坦化操作之一第二蝕刻停止層，該第二蝕刻停止層具有一第三選擇度，其中在該ARC回蝕操作中該第一選擇度大於該第二選擇度，且在該平坦化操作中該第一選擇度大於該第三選擇度。
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