CN110021552B - 半导体器件的形成方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的形成方法，包括：提供衬底，所述衬底内形成有导电插塞，所述导电插塞顶部与所述衬底表面齐平，所述导电插塞和所述衬底之间还形成有扩散阻挡层；去除部分厚度的导电插塞；刻蚀部分厚度的扩散阻挡层，所述工艺在偏置电压为高电平/低电平的模式下进行，所述刻蚀结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平。本发明的半导体器件的形成方法，由于在去除扩散阻挡层时，采用的是刻蚀工艺，且刻蚀工艺在偏置电压为高电平/低电平的模式下进行，可更好的控制刻蚀的扩散阻挡层的厚度和刻蚀质量，较好的保证了刻蚀工艺结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平，有效减少了“天线效应”。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
背景技术
随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。因此，目前的半导体技术中，采用具有更低电阻率的铜代替铝来形成互连结构，以改善电阻电容延迟的现象。
虽然铜具有低电阻率的特性，和优良的抗电迁移能力，但是相对于铝金属而言，铜金属具有易扩散的缺点。在200摄氏度以上的高温热处理下，铜原子快速扩散到层间介质层，使得铜金属互连结构的片电阻(Rs，sheet resistance)均匀性变差。
请参考图1-3，图1-3示出了现有技术的一种半导体器件的形成过程的剖面示意图，包括：提供衬底100，所述衬底100内形成有开口(未标示)，所述开口的顶部和侧壁覆盖有扩散阻挡层101，所述扩散阻挡层101表面形成有铜插塞103，所述铜插塞103与所述衬底100表面齐平；去除部分厚度的铜插塞103；待去除部分厚度的导电插塞103后，去除部分厚度的扩散阻挡层101。
然后采用现有技术的方法形成的半导体器件“天线效应”较为严重，形成的半导体器件的击穿电压较低。现有技术亟需一种新的可有效解决“天线效应”的半导体器件的形成方法。
发明内容
本发明的实施例针对现有技术形成的半导体器件“天线效应”较为严重，提供了一种可有效解决“天线效应”的半导体器件的形成方法。
本发明的实施例提供了一种半导体器件的形成方法，包括：
提供衬底，所述衬底内形成有导电插塞，所述导电插塞顶部与所述衬底表面齐平，所述导电插塞和所述衬底之间还形成有扩散阻挡层；去除部分厚度的导电插塞；刻蚀部分厚度的扩散阻挡层，所述刻蚀在偏置电压为高电平/低电平的模式下进行，所述刻蚀结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平。
可选地，所述刻蚀为原子层刻蚀工艺。
可选地，所述原子层刻蚀工艺包括以下步骤：与所述扩散阻挡层反应形成聚合物；激活所述聚合物；去除激活后的所述聚合物。
可选地，所述原子层刻蚀工艺中，与所述扩散阻挡层反应形成聚合物采用的气体为含氯气体，激活所述聚合物采用的气体为氩气，去除激活后的所述聚合物采用的气体为氢气或氦气。
可选地，所述原子层刻蚀工艺采用的气体还包括氧气。
可选地，所述含氯气体为氯化氢、氯气或氯化硼。
可选地，所述扩散阻挡层为多层堆叠结构，所述扩散阻挡层为多层堆叠结构，包括位于所述衬底表面的第一扩散阻挡层，以及位于所述第一扩散阻挡层表面的第二扩散阻挡层。
可选地，所述第一扩散阻挡层的材料为氮化钛，所述第二扩散阻挡层的材料为氮化钽或钽。
可选地，刻蚀去除所述第一扩散阻挡层时采用的气体包括5％-10％的氯气、体积比为5％-10％的氢气、体积比为30％-60％的氩气和体积比为0％-10％的氧气；刻蚀去除所述第二扩散阻挡层时采用的气体包括体积比为5％-10％的氯化氢、体积比为5％-10％的氢气、体积比为30％-60％的氩气和体积比为0％-10％的氧气。
可选地，所述导电插塞的材料为铜。
可选地，去除所述部分厚度的导电插塞的方法为：循环通入过氧化氢和稀释的氢氟酸溶液，直至去除的部分导电插塞达到预定厚度。
可选地，去除所述部分厚度的导电插塞的方法为：先氧化所述部分厚度的导电插塞再将其去除。
在本发明的技术方案中，由于在去除扩散阻挡层时，采用的是刻蚀工艺，且刻蚀工艺在偏置电压为高电平/低电平的模式下进行，可更好的控制刻蚀的扩散阻挡层的厚度和刻蚀质量，较好的保证了刻蚀工艺结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平，有效减少了“天线效应”，提高半导体器件的击穿电压。
进一步的，刻蚀所述扩散阻挡层采用的是原子层刻蚀工艺，可更加精确的控制刻蚀的扩散阻挡层的厚度和刻蚀质量，进一步减少“天线效应”，提高半导体器件的击穿电压。
进一步的，所述原子层刻蚀工艺包括以下步骤：与所述扩散阻挡层反应形成聚合物；激活所述聚合物；去除激活后的所述聚合物。可以在保证刻蚀效果的基础上进一步提高刻蚀效率。
更进一步的，所述原子层刻蚀工艺采用的气体还包括氧气，通过调整通入的氧气的体积比，可以有效调节相邻待刻蚀材料之间的刻蚀选择比，以更好的保证刻蚀效果，使剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平，进一步消除“天线效应”，增加消除的半导体器件的击穿电压，提高其稳定性。
附图说明
图1-图3为现有技术的半导体器件的形成过程的剖面示意图；
图4-7为本发明实施例的半导体器件的形成过程的剖面示意图；
图8为本发明实施例刻蚀工艺在偏置电压为高电平/低电平的模式下的示意图。
具体实施方式
如前所述，现有的半导体器件的形成方法，存在“天线效应”，形成的半导体器件的击穿电压较低的问题。
请继续参考图1-3，经研究发现，现有技术形成的半导体器件之所以容易产生“天线效应”，击穿电压较低。主要有以下两方面的原因，一是由于在去除部分厚度的铜插塞103后，剩余的铜插塞表面粗糙度较高，易产生“天线效应”；二是由于在去除部分厚度的导电插塞103后，去除部分厚度的扩散阻挡层101时，由于刻蚀工艺中刻蚀溶液对不同材质具有不同的刻蚀速率，难以使得刻蚀后剩余的扩散阻挡层101正好与剩余的铜插塞103表面齐平，这两者之间的高度不一致(如图3中虚线处所示)也容易导致“天线效应”。
为了解决该问题，本发明提供了一种半导体器件的形成方法，在去除扩散阻挡层时，采用的是在偏置电压为高电平/低电平的模式下进行的刻蚀工艺，可更好的控制刻蚀的扩散阻挡层的厚度和刻蚀质量，较好的保证了刻蚀工艺结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平，有效减少了“天线效应”，提高了形成的半导体器件的击穿电压。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
请参考图4，提供衬底200，所述衬底200内形成有导电插塞203，所述导电插塞203顶部与所述衬底200表面齐平，所述导电插塞203和所述衬底200之间还形成有扩散阻挡层201。
所述衬底200包括层间介质层，用于隔离相邻的导电插塞203。本发明的实施例中，所述层间介质层的材料为有机硅化玻璃(OSG)，且所述层间介质层为多层堆叠结构。
需要说明的是，本发明的实施例中，所述衬底200还包括位于所述层间介质层底部的半导体层，所述半导体层内还形成有各种与所述导电插塞203电连接的元件(未示出)。
所述导电插塞203用作互连结构的一部分，用于电连接上、下层的金属线，或者电连接底部元件和后续形成的金属线，以实现信号的传输和对底部元件的控制。所述导电插塞203的材料为钨或铜。本发明的实施例中，所述导电插塞203的材料为铜。
所述扩散阻挡层201用于阻止导电插塞203中的金属原子扩散至层间介质层中。所述扩散阻挡层201的材料为氮化钛、钽或氮化钽中的一种或多种。所述扩散阻挡层201可以为单层或多层堆叠结构。本发明的实施例中，所述扩散阻挡层201为多层堆叠的结构，所述扩散阻挡层为多层堆叠结构，包括位于所述衬底表面的第一扩散阻挡层201a，以及位于所述第一扩散阻挡层201a表面的第二扩散阻挡层201b，以更好的阻止铜原子的扩散。其中，所述第一扩散阻挡层201a的材料为氮化钛，所述第二扩散阻挡层201b的材料为氮化钽或钽。
请参考图5，去除部分厚度的所述导电插塞203。
去除部分厚度的所述导电插塞203，用于后续形成金属线。去除部分厚度的所述导电插塞203所采用的工艺包括刻蚀工艺，例如干法刻蚀工艺。本发明的实施例中，去除所述部分厚度的导电插塞203的方法为：循环通入过氧化氢(H2O2)和稀释的氢氟酸(HF)溶液，直至去除的部分导电插塞203达到预定厚度。
需要说明的是，在本发明的其他实施例中，去除所述部分厚度的导电插塞的方法还可以为：先氧化所述部分厚度的导电插塞再将其去除。
请结合参考图6和7，刻蚀部分厚度的扩散阻挡层201，所述刻蚀工艺在偏置电压为高电平/低电平的模式下进行，所述刻蚀工艺结束后剩余的所述扩散阻挡层201与剩余的所述导电插塞表面齐平。
如前文所述，刻蚀部分厚度的所述扩散阻挡层201时，刻蚀后剩余的扩散阻挡层201的厚度难以和剩余的导电插塞203的厚度保持一致，即两者较难在同一平面，容易导致形成的半导体器件具有“天线效应”，击穿电压低。当所述扩散阻挡层201为多层堆叠结构时，“天线效应”更易产生。
经研究发现，刻蚀工艺在偏置电压为高电平/低电平的模式(如图8所示)下进行时，即在刻蚀过程中，当源电压(Source)关闭(off)时，偏置电压(Bias)处于低电平(low)；当源电压(Source)开启(on)时，偏置电压(Bias)处于高电平(high)时，可以更好的控制相邻层间的刻蚀选择比，即使相邻层间的刻蚀选择比更大。
进一步的，经研究发现原子层刻蚀可以更好的控制刻蚀材料的厚度，本发明的实施例中，采用原子层刻蚀工艺去除所述扩散阻挡层201。具体地，为进一步提高刻蚀效率，本发明实施例的原子层刻蚀工艺包括以下步骤：与所述扩散阻挡层201反应形成聚合物；激活所述聚合物；去除激活后的所述聚合物。其中，所述原子层刻蚀工艺中，与所述扩散阻挡层201反应形成聚合物采用的气体为含氯气体，例如氯化氢(HCl)、氯气(Cl2)或氯化硼(BCl3)等，激活所述聚合物采用的气体为氩气(Ar)，去除激活后的所述聚合物采用的气体为氢气(H2)或氦气(He)。
更进一步的，经研究发现，在进行原子层刻蚀工艺时通入适量氧气，可用于调节相邻待刻蚀层之间的刻蚀选择比。因此，本发明的实施例中，所述原子层刻蚀工艺采用的气体还包括氧气。
本发明的实施例中，分步骤去除所述第二扩散阻挡层201b和所述第一扩散阻挡层201a，以在刻蚀工艺结束后剩余的所述第二扩散阻挡层201b与剩余的所述导电插塞203表面齐平。
当采用原子层刻蚀工艺去除氮化钽或钽时，所述含氯气体为氯化氢。本发明的实施例中，由于所述第二扩散阻挡层201b的材料为氮化钽或钽，原子层刻蚀去除部分厚度的所述第二阻挡层201b采用的气体包括体积比为5％-10％的氯化氢(HCl)、体积比为5％-10％的氢气(H2)、体积比为30％-60％的氩气(Ar)和体积比为0％-10％的氧气(O2)，以在保证刻蚀效果的情况下提高刻蚀效率。
当采用原子层刻蚀工艺去除氮化钛时，所述含氯气体为氯气。本发明的实施例中，由于所述第一扩散阻挡层201a的材料为氮化钛，原子层刻蚀去除部分厚度的所述第一阻挡层201a采用的气体包括体积比为5％-10％的氯气(Cl2)、体积比为5％-10％的氢气(H2)、体积比为30％-60％的氩气(Ar)和体积比为0％-10％的氧气(O2)，以在保证刻蚀效果的情况下提高刻蚀效率。
上述刻蚀工艺结束后，剩余的所述第一扩散阻挡层201a、所述第二阻挡层201b和剩余的所述导电插塞203表面齐平，因而避免了“天线效应”，增大了形成的半导体器件的击穿电压，提高了其稳定性。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底内形成有导电插塞，所述导电插塞顶部与所述衬底表面齐平，所述导电插塞和所述衬底之间还形成有扩散阻挡层；
去除部分厚度的所述导电插塞；
刻蚀部分厚度的扩散阻挡层，所述刻蚀在偏置电压为高电平/低电平的模式下进行，所述刻蚀结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述刻蚀为原子层刻蚀工艺。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述原子层刻蚀工艺包括以下步骤：与所述扩散阻挡层反应形成聚合物；激活所述聚合物；去除激活后的所述聚合物。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述原子层刻蚀工艺中，与所述扩散阻挡层反应形成聚合物采用的气体为含氯气体，激活所述聚合物采用的气体为氩气，去除激活后的所述聚合物采用的气体为氢气或氦气。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述原子层刻蚀工艺采用的气体还包括氧气。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，所述含氯气体为氯化氢、氯气或氯化硼。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述扩散阻挡层为多层堆叠结构，包括位于所述衬底表面的第一扩散阻挡层，以及位于所述第一扩散阻挡层表面的第二扩散阻挡层。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一扩散阻挡层的材料为氮化钛，所述第二扩散阻挡层的材料为氮化钽或钽。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，刻蚀去除所述第一扩散阻挡层时采用的气体包括体积比为5％-10％的氯气、体积比为5％-10％的氢气、体积比为30％-60％的氩气和体积比为0％-10％的氧气；刻蚀去除所述第二扩散阻挡层时采用的气体包括体积比为5％-10％的氯化氢、体积比为5％-10％的氢气、体积比为30％-60％的氩气和体积比为0％-10％的氧气。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述导电插塞的材料为铜。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，去除所述部分厚度的导电插塞的方法为：循环通入过氧化氢和稀释的氢氟酸溶液，直至去除的部分导电插塞达到预定厚度。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，去除所述部分厚度的导电插塞的方法为：先氧化所述部分厚度的导电插塞再将其去除。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
CN101253620A (zh) * 2005-08-31 2008-08-27 富士通株式会社 半导体器件及其制造方法
CN105336662A (zh) * 2014-05-29 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105633005A (zh) * 2014-10-30 2016-06-01 中芯国际集成电路制造(上海)有限公司 铜互连结构的制作方法
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129133B1 (en) * 2004-09-13 2006-10-31 Spansion Llc Method and structure of memory element plug with conductive Ta removed from sidewall at region of memory element film
US9570319B2 (en) * 2014-05-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
CN101253620A (zh) * 2005-08-31 2008-08-27 富士通株式会社 半导体器件及其制造方法
CN105336662A (zh) * 2014-05-29 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105633005A (zh) * 2014-10-30 2016-06-01 中芯国际集成电路制造(上海)有限公司 铜互连结构的制作方法
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

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