JP3569168B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に半導体記憶装置としてシリンダー構造の情報蓄積電極を用いる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置のＤＲＡＭのメモリセルは、１個のトランスファトランジスタと、１個のキャパシタ（１Ｔ１Ｃ）とからなるものが構造的に簡単であり、半導体記憶装置の高集積化に最も適するものとして広く用いられている。
【０００３】
ＤＲＡＭ半導体装置の高集積化に伴い、ＤＲＡＭメモリセルのサイズが縮小化されているが、ＤＲＡＭの安定動作および信頼性確保のためには、メモリセルのキャパシタは一定以上の容量が必要とされるために、三次元構造としてキャパシタ電極の表面積を拡大する技術が開発され使用されている。
【０００４】
このＤＲＡＭメモリセルの三次元構造のキャパシタにはスタック構造のものとトレンチ構造のものとがある。これらの構造にはそれぞれ一長一短があるが、スタック構造のものはアルファー線の入射あるいは回路等からのノイズに対する耐性が高く、比較的に容量値の小さい場合でも安定動作する。
【０００５】
このスタック型のキャパシタとしてシリンダー構造の情報蓄積電極をもつものが特許第２７９０１１０号（第１の従来技術という）に開示されている。
【０００６】
図４は、本技術による半導体装置の製造工程を説明するための工程順に示した半導体装置要部の拡大断面図である。まず、図４（ａ）のように、半導体基板１上に素子分離領域、ゲート絶縁膜、ゲート電極、拡散層（以上表示していない）が通常の方法で形成された後、層間絶縁膜２が形成される。
【０００７】
次に、層間絶縁膜２上にエッチングストッパ３が成膜される。その後、半導体基板１上の拡散層（表示していない）に達するキャパシタコンタクト孔４ａをエッチングストッパ３上から開口して形成し、第１のシリコン膜５をキャパシタコンタクト孔４ａに充填するとともに半導体基板上に堆積する。
【０００８】
次にＢＰＳＧ膜等のスペーサ膜６を堆積後、フォトリソグラフィ技術により半導体基板上のスペーサ膜６と第１のシリコン膜５をエッチングしてパターニングする。
【０００９】
次に図４（ｂ）のようにシリコン膜を全面に堆積した後、異方性エッチングによりスペーサ膜６と第１のシリコン膜５の側面にシリコン膜からなるサイドウオール７を形成する。続いて図４（ｃ）のようにスペーサ膜６をウエットエッチングにより除去した後、半球状のポリシリコン結晶（ＨＳＧ―Ｓｉ８という）をサイドウオール７と第１のシリコン膜５の表面に成長させシリンダー構造のキャパシタ下部電極９を形成する。
【００１０】
次いで窒化膜と酸化膜からなるキャパシタ絶縁膜（表示していない）とポリシリコンからなる上部電極（表示していない）を順次形成してシリンダー構造の情報蓄積電極（キャパシタ下部電極９）を有する半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
上記の従来技術のシリンダー構造の情報蓄積電極の形成方法においては、キャパシタ下部電極９のサイドウオール表面に成長したＨＳＧによりキャパシタ下部電極９間がショートする問題があり、キャパシタ下部電極の微細化への対応が困難であった。
【００１２】
上記の従来技術の問題点を解決する方法として図３に示したようなキャパシタ下部電極間に絶縁膜を挿入する技術（第２の従来技術という）が提案されている。
【００１３】
図３を参照してこの技術について説明する。まず、半導体基板１上に素子分離領域、ゲート絶縁膜、ゲート電極、拡散層（以上表示していない）を順次形成後、半導体基板上にＢＰＳＧ膜からなる第１の層間絶縁膜２ａ、酸化シリコン膜からなる第２の層間絶縁膜２ｂと窒化膜からなるエッチングストッパ３を順次形成する。
【００１４】
次いで、フォトリソグラフィ技術によりエッチングストッパ３の表面より半導体基板１上の拡散層（表示していない）に達するキャパシタコンタクト孔となる第１の開孔４を形成後、第１の開孔４にシリコン膜５を充填してコンタクトプラグを形成する（図３（ａ））。
【００１５】
次いで、半導体基板１上にＢＰＳＧ膜からなる第３の層間絶縁膜２ｃと酸化シリコン膜からなる第４の層間絶縁膜２ｄを順次堆積した後、第４の層間絶縁膜２ｄの表面からエッチングストッパ３に達する第２の開孔１１を形成する。続いて、第２の開孔１１の壁を含む全面に第２のシリコン膜１６を堆積する（図３（ｂ））。
【００１６】
次に、異方性エッチング技術により、第２のシリコン膜１６をエッチバックして複数の第２の開孔１１間の第２のシリコン膜１６を電気的に分離した（図３（ｃ））後、図３（ｄ）のように第２のシリコン膜１６の表面に半球状のポリシリコン結晶（ＨＳＧ―Ｓｉ１７という）を成長させてキャパシタ下部電極１８が完成する。
【００１７】
この技術においてはキャパシタ下部電極１８間は第３の層間絶縁膜２ｃと第４の層間絶縁膜２ｄが充填されているために上記第１の従来技術と比較してキャパシタ下部電極の対向するシリンダー側面間のショート防止効果は得られているが、キャパシタ下部電極のシリンダーの上端部において成長したＨＳＧ―Ｓｉ１７によってキャパシタ下部電極１８間のショートが発生する不具合が起き、半導体装置の歩留まりが低下する原因となっていた。
【００１８】
本発明は、上記の従来技術の問題点を解決したシリンダー構造の情報蓄積電極を有するキャパシタを含む半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、半導体基板上にシリンダー構造の情報蓄積電極を有するキャパシタが形成される半導体装置の製造方法において、前記キャパシタの前記情報蓄積電極の形成工程が、半導体基板上に第１の層間絶縁膜と第２の層間絶縁膜とエッチングストッパを順次堆積する工程と、前記エッチングストッパの表面から前記半導体基板の表面に達する第１の開孔を複数個形成した後、前記第１の開孔に第１のシリコン膜を充填しコンタクトプラグを形成する工程と、前記コンタクトプラグの表面を含む前記エッチングストッパの表面に第３の層間絶縁膜と第４の層間絶縁膜を順次堆積する工程、前記第４の層間絶縁膜の表面から前記エッチングストッパの表面に達する第２の開孔を形成して前記コンタクトプラグの表面が前記第２の開孔内に露出させる工程と、前記第２の開孔の側壁と底部を含む前記第４の層間絶縁膜表面に第２のシリコン膜を堆積する工程と、前記第２の開孔内にフォトレジストを充填した後、前記第２のシリコン膜をエッチバックし、前記第２の開孔内のみに前記第２のシリコン膜を残す工程と、前記フォトレジストを保護膜として前記第２のシリコン膜の上端露出面をプラズマ処理する工程と、前記フォトレジストを除去した後、前記第２の開孔内の前記第２のシリコン膜の表面に半球状のポリシリコンの結晶を成長させる工程とを含むことを特徴として構成される。
【００２０】
本発明の上記構成において、前記フォトレジストを保護膜として前記第２のシリコン膜の上端露出面をプラズマ処理する工程において、前記第２のシリコン膜の上端露出面はプラズマ処理によって改質されこの面に半球状のポリシリコンの結晶成長は抑制できる。この結果、前記第２のシリコン膜表面に成長した半球状のポリシリコンの結晶によって前記情報蓄積電極上端間の電気的ショートは確実に防止でき、シリンダー構造の情報蓄積電極を有するキャパシタを含む半導体装置の製造歩留まりを向上することができる。
【００２１】
【発明の実施の形態】
次に本発明の半導体装置の製造方法の実施の形態について図面を参照して詳細に説明する。
【００２２】
図１は本発明の半導体装置の製造方法の実施の形態を説明するためのキャパシタ部の形成工程順を示す半導体装置要部の断面図であり、図２は図１（ｃ）に続くキャパシタ部の形成工程を示す半導体装置要部の断面図である。
【００２３】
まず、図１（ａ）のように、その表面に素子分離領域、ゲート絶縁膜、ゲート電極、拡散層（以上表示していない）が形成された半導体基板１上に常圧ＣＶＤ法でＢＰＳＧ膜（ボロンガラスとリンガラスを含む酸化シリコン膜）からなる第１の層間絶縁膜２ａを５００〜６００ｎｍの厚さに堆積し、温度７５０〜９００℃で加熱して表面を平坦化する。次いで、ＣＶＤ法で酸化シリコン膜からなる第２の層間絶縁膜２ｂを第１の層間絶縁膜２ａ上に３００〜５００ｎｍの厚さに堆積後、プラズマＣＶＤ法によりＳｉＮやＳｉＮＯ等の窒化膜からなるエッチングストッパ３を５０〜２００ｎｍの厚さに堆積する。
【００２４】
続いて、Ｃ４Ｆ８とＯ２を含むプラズマガスを使用してフォトレジスト膜（表示していない）をマスクにエッチングストッパの表面から第２の層間絶縁膜２ｂ、第１の層間絶縁膜２ａを貫通して半導体基板１表面の拡散層（表示していない）に達する第１の開孔４を形成した後、フォトレジスト膜を剥離する。
【００２５】
次いで、燐等の不純物を添加したポリシリコンやアモルファスシリコンからなる第１のシリコン膜１０を全面に堆積すると同時に第１の開孔４（キャパシタコンタクト孔となる）を第１のシリコン膜１０で充填した後、塩素系プラズマガスでエッチバックして第１の開孔４中にのみに第１のシリコン膜１０が残るようにする。即ち、第１のシリコン膜１０からなるコンタクトプラグを形成する。なお、第１のシリコン膜１０の不純物濃度は１×１０２０〜２×１０２０ａｔｏｍｓ／ｃｍ３とされる。
【００２６】
次に、図１（ｂ）のように、半導体基板上に常圧ＣＶＤ法でＢＰＳＧ膜からなる第３の層間絶縁膜２ｃを６００〜８００ｎｍの厚さに堆積し、温度７５０〜９００℃で加熱して表面を平坦化した後、ＣＶＤ法で酸化シリコン膜からなる第４の層間絶縁膜２ｄを２００〜３００ｎｍの厚さに堆積する。
【００２７】
次いで、Ｃ４Ｆ８とＯ２を含むプラズマガスを使用してフォトレジスト膜（表示していない）をマスクにエッチングして第４の層間絶縁膜２ｄの表面からエッチングストッパ３の表面に達する直径０．８〜１μｍの第２の開孔１１を形成する。なお、隣接する第２の開孔１１の間隙は６０〜１００ｎｍである。
【００２８】
次に図１（ｃ）のように、第２の開孔１１を含む全面に温度５００〜５５０℃の減圧ＣＶＤ法によりポリシリコンまたはアモルファスシリコンからなる厚さ１０〜２０ｎｍの１層目のシリコン膜１２ａと厚さ１５〜３０ｎｍの２層目のシリコン膜１２ｂを順次堆積後、さらにアモルファスシリコンからなる厚さ１５〜３０ｎｍの３層目のシリコン膜１２ｃを堆積し３層のシリコン膜からなる第２のシリコン膜１２（キャパシタの下部電極となる）を形成する。上記の１層目のシリコン膜１２ａ、２層目のシリコン膜および３層目のシリコン膜１２ｃ中の不純物の好ましい濃度はそれぞれ１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３、２×１０２０〜３×１０２０ａｔｏｍｓ／ｃｍ３、１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３である。第２のシリコン膜を多層膜構造とすることにより後工程において半球状ポリシリコン結晶（ＨＳＧ−Ｓｉ）を第２のシリコン膜表面へ均一に成長させることができる。図１においては第２のシリコン膜１２は３層としたが、第２のシリコン膜１２を２層構造のシリコン膜として、下層のシリコン膜を不純物濃度２×１０２０〜３×１０２０ａｔｏｍｓ／ｃｍ３のポリシリコンまたはアモルファスシリコン、上層のシリコン膜を不純物濃度１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３のアモルファスシリコンとすることができる。
【００２９】
次に図２（ａ）のように、第２の開孔１１の第２のシリコン膜１２の表面にフォトレジスト１３を形成した後、塩素系プラズマガスでエッチバックして第４の層間絶縁膜２ｄ上の第２のシリコン膜１２を除去する。第２の開孔１１部の第２のシリコン膜１２の上端が露出する程度（第２のシリコン膜上端露出面２０を参照）までエチバックされる。なお、フォトレジスト１３はポジ型のレジストが使用される。
【００３０】
次に図２（ｂ）のように、さらにフォトレジスト１３を保護マスクとしてＣＦ４／ＣＨＦ３混合ガスのプラズマガスを使用して第２の開孔１１部の第２のシリコン膜１２の上端露出面をプラズマ処理する。この処理で第２のシリコン膜１２の上端露出面は改質（第２のシリコン膜上端プラズマ改質面３０を参照）され、後工程の半球状ポリシリコン結晶成長工程において、該上端露出面への半球状ポリシリコン結晶の成長を抑制できる効果がある。
【００３１】
次いでフォトレジスト１３を除去した後、第２のシリコン膜１２の表面の自然酸化膜を弗酸で除去する。続いて温度５５０〜６００℃の減圧ＣＶＤ法でＳｉＨ４ガスを流しながら約２０分間熱処理した後、さらにＳｉＨ４ガスを止めて４０〜６０分間熱処理する。この熱処理により第２のシリコン膜１２の表面には粒径（直径）４０〜６０ｎｍのポリシリコンの半球状の結晶（ＨＳＧ−Ｓｉ１４で示す）が成長し、キャパシタ下部電極１５が形成される。第２のシリコン膜１２の上端面は前工程のプラズマ処理で改質されているためにポリシリコンの半球状の結晶の成長は抑制される。
【００３２】
次いで、キャパシタ絶縁膜（表示していない）とポリシリコン膜（表示していない）等からなる上部電極を順次形成してシリンダー構造の情報蓄積電極（下部電極）のキャパシタを有する半導体装置が完成する。
【００３３】
【発明の効果】
以上説明したように、本発明では、隣接して設けられたシリンダー構造の情報蓄積電極（キャパシタ下部電極）間に層間絶縁膜を形成するとともに、情報蓄積電極上端面をプラズマ処理で改質して半球状のポリシリコンの結晶（ＨＳＧ−Ｓｉ）を成長を抑制することにより次のような効果を得ることができる。
（１）隣接するシンリンダー構造の情報蓄積電極間のＨＳＧ−Ｓｉによるショートを防止でき、キャパシタの微細化ができる。
（２）シンリンダー構造の情報蓄積電極を有するキャパシタを含む半導体装置の製造歩留まりを向上できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施の形態を説明するためのキャパシタ部の形成工程順を示す半導体装置要部の断面図である。
【図２】図１（ｃ）に続くキャパシタ部の形成工程を示す半導体装置要部の断面図である。
【図３】従来の第２の技術の半導体装置の製造方法を説明するための工程順に示した半導体装置要部の断面図である。
【図４】従来の第１の技術の半導体装置の製造方法を説明するための工程順に示した半導体装置要部の断面図である。
【符号の説明】
１ 半導体基板
２ 層間絶縁膜
２ａ 第１の層間絶縁膜
２ｂ 第２の層間絶縁膜
２ｃ 第３の層間絶縁膜
２ｄ 第４の層間絶縁膜
３ エッチングストッパ
４ 第１の開孔
４ａ キャパシタコンタクト孔
５，１０ 第１のシリコン膜
６ スペーサ膜
７ サイドウオール
８，１４，１７ ＨＳＧ―Ｓｉ
９，１５，１８ キャパシタ下部電極
１１ 第２の開孔
１２，１６ 第２のシリコン膜
１２ａ １層目のシリコン膜
１２ｂ ２層目のシリコン膜
１２ｃ ３層目のシリコン膜
１３ フォトレジスト
２０ 第２のシリコン膜上端露出面
３０ 第２のシリコン膜上端プラズマ改質面
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に半導体記憶装置としてシリンダー構造の情報蓄積電極を用いる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置のＤＲＡＭのメモリセルは、１個のトランスファトランジスタと、１個のキャパシタ（１Ｔ１Ｃ）とからなるものが構造的に簡単であり、半導体記憶装置の高集積化に最も適するものとして広く用いられている。
【０００３】
ＤＲＡＭ半導体装置の高集積化に伴い、ＤＲＡＭメモリセルのサイズが縮小化されているが、ＤＲＡＭの安定動作および信頼性確保のためには、メモリセルのキャパシタは一定以上の容量が必要とされるために、三次元構造としてキャパシタ電極の表面積を拡大する技術が開発され使用されている。
【０００４】
このＤＲＡＭメモリセルの三次元構造のキャパシタにはスタック構造のものとトレンチ構造のものとがある。これらの構造にはそれぞれ一長一短があるが、スタック構造のものはアルファー線の入射あるいは回路等からのノイズに対する耐性が高く、比較的に容量値の小さい場合でも安定動作する。
【０００５】
このスタック型のキャパシタとしてシリンダー構造の情報蓄積電極をもつものが特許第２７９０１１０号（第１の従来技術という）に開示されている。
【０００６】
図４は、本技術による半導体装置の製造工程を説明するための工程順に示した半導体装置要部の拡大断面図である。まず、図４（ａ）のように、半導体基板１上に素子分離領域、ゲート絶縁膜、ゲート電極、拡散層（以上表示していない）が通常の方法で形成された後、層間絶縁膜２が形成される。
【０００７】
次に、層間絶縁膜２上にエッチングストッパ３が成膜される。その後、半導体基板１上の拡散層（表示していない）に達するキャパシタコンタクト孔４ａをエッチングストッパ３上から開口して形成し、第１のシリコン膜５をキャパシタコンタクト孔４ａに充填するとともに半導体基板上に堆積する。
【０００８】
次にＢＰＳＧ膜等のスペーサ膜６を堆積後、フォトリソグラフィ技術により半導体基板上のスペーサ膜６と第１のシリコン膜５をエッチングしてパターニングする。
【０００９】
次に図４（ｂ）のようにシリコン膜を全面に堆積した後、異方性エッチングによりスペーサ膜６と第１のシリコン膜５の側面にシリコン膜からなるサイドウオール７を形成する。続いて図４（ｃ）のようにスペーサ膜６をウエットエッチングにより除去した後、半球状のポリシリコン結晶（ＨＳＧ―Ｓｉ８という）をサイドウオール７と第１のシリコン膜５の表面に成長させシリンダー構造のキャパシタ下部電極９を形成する。
【００１０】
次いで窒化膜と酸化膜からなるキャパシタ絶縁膜（表示していない）とポリシリコンからなる上部電極（表示していない）を順次形成してシリンダー構造の情報蓄積電極（キャパシタ下部電極９）を有する半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
上記の従来技術のシリンダー構造の情報蓄積電極の形成方法においては、キャパシタ下部電極９のサイドウオール表面に成長したＨＳＧによりキャパシタ下部電極９間がショートする問題があり、キャパシタ下部電極の微細化への対応が困難であった。
【００１２】
上記の従来技術の問題点を解決する方法として図３に示したようなキャパシタ下部電極間に絶縁膜を挿入する技術（第２の従来技術という）が提案されている。
【００１３】
図３を参照してこの技術について説明する。まず、半導体基板１上に素子分離領域、ゲート絶縁膜、ゲート電極、拡散層（以上表示していない）を順次形成後、半導体基板上にＢＰＳＧ膜からなる第１の層間絶縁膜２ａ、酸化シリコン膜からなる第２の層間絶縁膜２ｂと窒化膜からなるエッチングストッパ３を順次形成する。
【００１４】
次いで、フォトリソグラフィ技術によりエッチングストッパ３の表面より半導体基板１上の拡散層（表示していない）に達するキャパシタコンタクト孔となる第１の開孔４を形成後、第１の開孔４にシリコン膜５を充填してコンタクトプラグを形成する（図３（ａ））。
【００１５】
次いで、半導体基板１上にＢＰＳＧ膜からなる第３の層間絶縁膜２ｃと酸化シリコン膜からなる第４の層間絶縁膜２ｄを順次堆積した後、第４の層間絶縁膜２ｄの表面からエッチングストッパ３に達する第２の開孔１１を形成する。続いて、第２の開孔１１の壁を含む全面に第２のシリコン膜１６を堆積する（図３（ｂ））。
【００１６】
次に、異方性エッチング技術により、第２のシリコン膜１６をエッチバックして複数の第２の開孔１１間の第２のシリコン膜１６を電気的に分離した（図３（ｃ））後、図３（ｄ）のように第２のシリコン膜１６の表面に半球状のポリシリコン結晶（ＨＳＧ―Ｓｉ１７という）を成長させてキャパシタ下部電極１８が完成する。
【００１７】
この技術においてはキャパシタ下部電極１８間は第３の層間絶縁膜２ｃと第４の層間絶縁膜２ｄが充填されているために上記第１の従来技術と比較してキャパシタ下部電極の対向するシリンダー側面間のショート防止効果は得られているが、キャパシタ下部電極のシリンダーの上端部において成長したＨＳＧ―Ｓｉ１７によってキャパシタ下部電極１８間のショートが発生する不具合が起き、半導体装置の歩留まりが低下する原因となっていた。
【００１８】
本発明は、上記の従来技術の問題点を解決したシリンダー構造の情報蓄積電極を有するキャパシタを含む半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、半導体基板上にシリンダー構造の情報蓄積電極を有するキャパシタが形成される半導体装置の製造方法において、前記キャパシタの前記情報蓄積電極の形成工程が、半導体基板上に第１の層間絶縁膜と第２の層間絶縁膜とエッチングストッパを順次堆積する工程と、前記エッチングストッパの表面から前記半導体基板の表面に達する第１の開孔を複数個形成した後、前記第１の開孔に第１のシリコン膜を充填しコンタクトプラグを形成する工程と、前記コンタクトプラグの表面を含む前記エッチングストッパの表面に第３の層間絶縁膜と第４の層間絶縁膜を順次堆積する工程、前記第４の層間絶縁膜の表面から前記エッチングストッパの表面に達する第２の開孔を形成して前記コンタクトプラグの表面が前記第２の開孔内に露出させる工程と、前記第２の開孔の側壁と底部を含む前記第４の層間絶縁膜表面に第２のシリコン膜を堆積する工程と、前記第２の開孔内にフォトレジストを充填した後、前記第２のシリコン膜をエッチバックし、前記第２の開孔内のみに前記第２のシリコン膜を残す工程と、前記フォトレジストを保護膜として前記第２のシリコン膜の上端露出面をプラズマ処理する工程と、前記フォトレジストを除去した後、前記第２の開孔内の前記第２のシリコン膜の表面に半球状のポリシリコンの結晶を成長させる工程とを含むことを特徴として構成される。
【００２０】
本発明の上記構成において、前記フォトレジストを保護膜として前記第２のシリコン膜の上端露出面をプラズマ処理する工程において、前記第２のシリコン膜の上端露出面はプラズマ処理によって改質されこの面に半球状のポリシリコンの結晶成長は抑制できる。この結果、前記第２のシリコン膜表面に成長した半球状のポリシリコンの結晶によって前記情報蓄積電極上端間の電気的ショートは確実に防止でき、シリンダー構造の情報蓄積電極を有するキャパシタを含む半導体装置の製造歩留まりを向上することができる。
【００２１】
【発明の実施の形態】
次に本発明の半導体装置の製造方法の実施の形態について図面を参照して詳細に説明する。
【００２２】
図１は本発明の半導体装置の製造方法の実施の形態を説明するためのキャパシタ部の形成工程順を示す半導体装置要部の断面図であり、図２は図１（ｃ）に続くキャパシタ部の形成工程を示す半導体装置要部の断面図である。
【００２３】
まず、図１（ａ）のように、その表面に素子分離領域、ゲート絶縁膜、ゲート電極、拡散層（以上表示していない）が形成された半導体基板１上に常圧ＣＶＤ法でＢＰＳＧ膜（ボロンガラスとリンガラスを含む酸化シリコン膜）からなる第１の層間絶縁膜２ａを５００〜６００ｎｍの厚さに堆積し、温度７５０〜９００℃で加熱して表面を平坦化する。次いで、ＣＶＤ法で酸化シリコン膜からなる第２の層間絶縁膜２ｂを第１の層間絶縁膜２ａ上に３００〜５００ｎｍの厚さに堆積後、プラズマＣＶＤ法によりＳｉＮやＳｉＮＯ等の窒化膜からなるエッチングストッパ３を５０〜２００ｎｍの厚さに堆積する。
【００２４】
続いて、Ｃ４Ｆ８とＯ２を含むプラズマガスを使用してフォトレジスト膜（表示していない）をマスクにエッチングストッパの表面から第２の層間絶縁膜２ｂ、第１の層間絶縁膜２ａを貫通して半導体基板１表面の拡散層（表示していない）に達する第１の開孔４を形成した後、フォトレジスト膜を剥離する。
【００２５】
次いで、燐等の不純物を添加したポリシリコンやアモルファスシリコンからなる第１のシリコン膜１０を全面に堆積すると同時に第１の開孔４（キャパシタコンタクト孔となる）を第１のシリコン膜１０で充填した後、塩素系プラズマガスでエッチバックして第１の開孔４中にのみに第１のシリコン膜１０が残るようにする。即ち、第１のシリコン膜１０からなるコンタクトプラグを形成する。なお、第１のシリコン膜１０の不純物濃度は１×１０２０〜２×１０２０ａｔｏｍｓ／ｃｍ３とされる。
【００２６】
次に、図１（ｂ）のように、半導体基板上に常圧ＣＶＤ法でＢＰＳＧ膜からなる第３の層間絶縁膜２ｃを６００〜８００ｎｍの厚さに堆積し、温度７５０〜９００℃で加熱して表面を平坦化した後、ＣＶＤ法で酸化シリコン膜からなる第４の層間絶縁膜２ｄを２００〜３００ｎｍの厚さに堆積する。
【００２７】
次いで、Ｃ４Ｆ８とＯ２を含むプラズマガスを使用してフォトレジスト膜（表示していない）をマスクにエッチングして第４の層間絶縁膜２ｄの表面からエッチングストッパ３の表面に達する直径０．８〜１μｍの第２の開孔１１を形成する。なお、隣接する第２の開孔１１の間隙は６０〜１００ｎｍである。
【００２８】
次に図１（ｃ）のように、第２の開孔１１を含む全面に温度５００〜５５０℃の減圧ＣＶＤ法によりポリシリコンまたはアモルファスシリコンからなる厚さ１０〜２０ｎｍの１層目のシリコン膜１２ａと厚さ１５〜３０ｎｍの２層目のシリコン膜１２ｂを順次堆積後、さらにアモルファスシリコンからなる厚さ１５〜３０ｎｍの３層目のシリコン膜１２ｃを堆積し３層のシリコン膜からなる第２のシリコン膜１２（キャパシタの下部電極となる）を形成する。上記の１層目のシリコン膜１２ａ、２層目のシリコン膜および３層目のシリコン膜１２ｃ中の不純物の好ましい濃度はそれぞれ１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３、２×１０２０〜３×１０２０ａｔｏｍｓ／ｃｍ３、１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３である。第２のシリコン膜を多層膜構造とすることにより後工程において半球状ポリシリコン結晶（ＨＳＧ−Ｓｉ）を第２のシリコン膜表面へ均一に成長させることができる。図１においては第２のシリコン膜１２は３層としたが、第２のシリコン膜１２を２層構造のシリコン膜として、下層のシリコン膜を不純物濃度２×１０２０〜３×１０２０ａｔｏｍｓ／ｃｍ３のポリシリコンまたはアモルファスシリコン、上層のシリコン膜を不純物濃度１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３のアモルファスシリコンとすることができる。
【００２９】
次に図２（ａ）のように、第２の開孔１１の第２のシリコン膜１２の表面にフォトレジスト１３を形成した後、塩素系プラズマガスでエッチバックして第４の層間絶縁膜２ｄ上の第２のシリコン膜１２を除去する。第２の開孔１１部の第２のシリコン膜１２の上端が露出する程度（第２のシリコン膜上端露出面２０を参照）までエチバックされる。なお、フォトレジスト１３はポジ型のレジストが使用される。
【００３０】
次に図２（ｂ）のように、さらにフォトレジスト１３を保護マスクとしてＣＦ４／ＣＨＦ３混合ガスのプラズマガスを使用して第２の開孔１１部の第２のシリコン膜１２の上端露出面をプラズマ処理する。この処理で第２のシリコン膜１２の上端露出面は改質（第２のシリコン膜上端プラズマ改質面３０を参照）され、後工程の半球状ポリシリコン結晶成長工程において、該上端露出面への半球状ポリシリコン結晶の成長を抑制できる効果がある。
【００３１】
次いでフォトレジスト１３を除去した後、第２のシリコン膜１２の表面の自然酸化膜を弗酸で除去する。続いて温度５５０〜６００℃の減圧ＣＶＤ法でＳｉＨ４ガスを流しながら約２０分間熱処理した後、さらにＳｉＨ４ガスを止めて４０〜６０分間熱処理する。この熱処理により第２のシリコン膜１２の表面には粒径（直径）４０〜６０ｎｍのポリシリコンの半球状の結晶（ＨＳＧ−Ｓｉ１４で示す）が成長し、キャパシタ下部電極１５が形成される。第２のシリコン膜１２の上端面は前工程のプラズマ処理で改質されているためにポリシリコンの半球状の結晶の成長は抑制される。
【００３２】
次いで、キャパシタ絶縁膜（表示していない）とポリシリコン膜（表示していない）等からなる上部電極を順次形成してシリンダー構造の情報蓄積電極（下部電極）のキャパシタを有する半導体装置が完成する。
【００３３】
【発明の効果】
以上説明したように、本発明では、隣接して設けられたシリンダー構造の情報蓄積電極（キャパシタ下部電極）間に層間絶縁膜を形成するとともに、情報蓄積電極上端面をプラズマ処理で改質して半球状のポリシリコンの結晶（ＨＳＧ−Ｓｉ）を成長を抑制することにより次のような効果を得ることができる。
（１）隣接するシンリンダー構造の情報蓄積電極間のＨＳＧ−Ｓｉによるショートを防止でき、キャパシタの微細化ができる。
（２）シンリンダー構造の情報蓄積電極を有するキャパシタを含む半導体装置の製造歩留まりを向上できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施の形態を説明するためのキャパシタ部の形成工程順を示す半導体装置要部の断面図である。
【図２】図１（ｃ）に続くキャパシタ部の形成工程を示す半導体装置要部の断面図である。
【図３】従来の第２の技術の半導体装置の製造方法を説明するための工程順に示した半導体装置要部の断面図である。
【図４】従来の第１の技術の半導体装置の製造方法を説明するための工程順に示した半導体装置要部の断面図である。
【符号の説明】
１ 半導体基板
２ 層間絶縁膜
２ａ 第１の層間絶縁膜
２ｂ 第２の層間絶縁膜
２ｃ 第３の層間絶縁膜
２ｄ 第４の層間絶縁膜
３ エッチングストッパ
４ 第１の開孔
４ａ キャパシタコンタクト孔
５，１０ 第１のシリコン膜
６ スペーサ膜
７ サイドウオール
８，１４，１７ ＨＳＧ―Ｓｉ
９，１５，１８ キャパシタ下部電極
１１ 第２の開孔
１２，１６ 第２のシリコン膜
１２ａ １層目のシリコン膜
１２ｂ ２層目のシリコン膜
１２ｃ ３層目のシリコン膜
１３ フォトレジスト
２０ 第２のシリコン膜上端露出面
３０ 第２のシリコン膜上端プラズマ改質面
Claims (7)
- 半導体基板上にシリンダー構造の情報蓄積電極を有するキャパシタが形成される半導体装置の製造方法において、前記キャパシタの前記情報蓄積電極の形成工程が、半導体基板上に第１の層間絶縁膜と第２の層間絶縁膜とエッチングストッパを順次堆積する工程と、前記エッチングストッパの表面から前記半導体基板の表面に達する第１の開孔を複数個形成した後、前記第１の開孔に第１のシリコン膜を充填しコンタクトプラグを形成する工程と、前記コンタクトプラグの表面を含む前記エッチングストッパの表面に第３の層間絶縁膜と第４の層間絶縁膜を順次堆積する工程、前記第４の層間絶縁膜の表面から前記エッチングストッパの表面に達する第２の開孔を形成して前記コンタクトプラグの表面が前記第２の開孔内に露出させる工程と、前記第２の開孔の側壁と底部を含む前記第４の層間絶縁膜表面に第２のシリコン膜を堆積する工程と、前記第２の開孔内にフォトレジストを充填した後、前記第２のシリコン膜をエッチバックし、前記第２の開孔内のみに前記第２のシリコン膜を残す工程と、前記フォトレジストを保護膜として前記第２のシリコン膜の上端露出面をプラズマ処理する工程と、前記フォトレジストを除去した後、前記第２の開孔内の前記第２のシリコン膜の表面に半球状のポリシリコンの結晶を成長させる工程とを含むことを特徴とする半導体装置の製造方法。
- 前記第２のシリコン膜の上端露出面をプラズマ処理する工程においてＣＦ４／ＣＨＦ３の混合ガスのプラズマガスを使用することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第３の層間絶縁膜がＢＰＳＧ膜であり、前記第４の絶縁膜が酸化シリコン膜である請求項１記載の半導体装置の製造方法。
- 前記フォトレジストとしてポジ型のフォトレジストを使用したことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２のシリコン膜が不純物濃度の異なるシリコン多層膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記シリコン多層膜が３層からなり一番下層のシリコン膜が不純物濃度１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３のポリシリコンまたはアモルファスシリコンであり、中間層のシリコン膜が不純物濃度２×１０２０〜３×１０２０ａｔｏｍｓ／ｃｍ３のポリシリコンまたはアモルファスシリコンであり、一番上層のシリコン膜が不純物濃度１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３のアモルファスシリコンであることを特徴とする請求項５記載の半導体装置の製造方法。
- 前記シリコン多層膜が２層からなり下層のシリコン膜が不純物濃度２×１０２０〜３×１０２０ａｔｏｍｓ／ｃｍ３のポリシリコンまたはアモルファスシリコンであり、上層のシリコン膜が不純物濃度１×１０２０〜１．５×１０２０ａｔｏｍｓ／ｃｍ３のアモルファスシリコンであることを特徴とする請求項５記載の半導体装置の製造方法。
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