KR20010037025A - 반도체 장치의 울퉁불퉁한 표면을 갖는 캐패시터 스토리지 전극 및 그 제조 방법 - Google Patents

반도체 장치의 울퉁불퉁한 표면을 갖는 캐패시터 스토리지 전극 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 캐패시터의 스토리지 전극 및 그 제조방법에 관한 것이다. 캐패시터의 유효면적을 최대화하고, 셀에서 스토리지 전극이 차지하는 면적을 최소화할 수 있도록 스토리지 전극의 두께를 최소화시킨 울퉁불퉁한 표면을 갖는 캐패시터의 스토리지 전극 및 그 제조방법을 제공한다.

Description

반도체 장치의 울퉁불퉁한 표면을 갖는 캐패시터 스토리지 전극 및 그 제조방법{Storage electrode of capacitor having rugged surface in semiconductor device and manufacturing method thereof}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 캐패시터의 스토리지 전극 및 그 제조방법에 관한 것이다.
최근 반도체의 소자의 집적도가 증가함에 따라 패턴의 크기는 점점 작아지고 있다. 이러한 고집적 반도체 소자 중에 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자는 메모리 셀(Memory Cell)이 차지하는 면적이 점점 감소하여 메모리 셀 특성을 향상시키기 위한 방안이 요구되고 있다. DRAM소자에 있어서, 메모리 셀의 특성은 메모리 셀을 구성하는 캐패시터(Capacitor)의 기억소자 동작에 필요한 일정량의 전하량을 확보하는 정전용량과 직접적인 관계가 있다. 즉, 셀의 캐패시턴스(Capacitance)가 증가할수록 메모리 셀의 특성, 예컨대 저전압 특성 및 알파입자에 기인하는 소프트 에러특성이 향상된다.
고집적 DRAM소자에 적합한 셀 캐패시터를 형성하는 방법으로는, 첫째 스토리지 전극(Storage electrode)이 3차원적인 구조를 갖도록 형성하여 스토리지 전극의 표면적을 증가시키는 방법과, 둘째 유전상수가 높은 유전체막을 사용하는 방법과, 셋째 유전체막의 두께를 얇게 형성하는 방법이 있다. 여기서 유전체막의 두께를 얇게 형성하는 방법은 유전체막을 통하여 흐르는 누설전류에 기인하여 캐패시터의 특성을 저하시키는 문제점이 보인다. 그리고 유전상수가 높은 물질을 사용하여 캐패시터를 형성하는 방법은 현재까지는 실용화가 이루어지고 있지 않다. 따라서 스토리지 전극의 표면적을 증가시키는 방법이 가장 널리 사용되어지고 있다.
캐패시터의 스토리지 전극의 표면적을 증가시키기 위하여 플래너(planer) 구조, 스택(Stack) 구조, 트렌치(Trench) 구조와 그것들이 변형된 여러 가지 구조 및 방법들이 사용되어지고 있다.
최근에는 유효 캐패시턴스 면적을 최대화시키기 위하여 입체적 스택구조에 의한 박스(Box)형, 실린더(Cylinder)형 등의 구조를 채용하고 있으며, 이와 더불어 반구형 실리콘막(HSG, Hemispherical grain, 이하 HSG)을 형성하여 스토리지 전극의 면적을 효과적으로 증가시켜 64MDRAM 및 256MDRAM 등에 널리 사용하고 있다.
이러한 박스형 HSG구조 캐패시터 형성방법은, 스토리지 전극 컨택(contact)을 형성한 후에 스토리지 전극용으로 불순물이 도핑(doping)된 실리콘을 8,000~10,000Å 정도의 높이로 증착하고 전극을 분리한 스택형 구조에 HSG를 형성하였다. 그러나 소자의 디자인 룰(Design Rule)이 0.2㎛ 이하로 축소되면서, 더 이상 소자의 동작에 필요한 전하량 확보가 어렵게 되었고 또한 전극과 전극의 간격이 좁아져 전극분리 후 HSG 형성 시, HSG에 의한 전극과 전극사이의 브리지(bridge)로 인하여 트윈 빗 페일(Twin Bit Fail)이 발생하는 문제가 생긴다.
또한 실린더형의 캐패시터 구조에서는, 브리지를 피하기 위하여 실린더 내부에만 HSG를 형성하고 있어 HSG크기를 100% 면적 증가 효과를 나타내도록 성장시켜도 실제 스토리지 전극의 면적 증대 효과는 40~45% 정도밖에 되지 못하였다. 또 불순물이 도핑된 실리콘을 400~500Å 정도 증착시켰을 때 실린더형 전극의 두께가 600~700Å정도가 되어 디자인 룰이 0.13㎛이하의 반도체 소자에서는 실린더형 캐패시터 제조가 불가능한 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 전술한 제반의 문제점들을 초래하지 않고, 캐패시터의 유효면적은 최대화하고 스토리지 전극의 두께를 최소화하는 반도체 캐패시터의 스토리지 전극을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 캐패시터의 유효면적은 최대화하고 스토리지 전극의 두께를 최소화하는 반도체 캐패시터의 스토리지 전극을 제조하는데 적합한 제조방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 반도체 캐패시터의 스토리지 전극의 개략적인 단면을 나타내 보이는 단면도이다.
도 2a 및 도 2b는 본 발명의 일시예에 따른 반도체 캐패시터의 스토리지 전극 및 그 제조방법을 개략적으로 나타내 보이기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 캐패시터의 스토리지 전극 및 그 제조방법을 개략적으로 나타내 보이기 위한 단면도이다.
전술한 기술적 과제를 달성하기 위한, 본 발명에 따른 반도체 소자의 스토리지 전극은, 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극에 있어서, 컨택 플러그가 포함된 절연막 상부의 리세스된 영역에 형성되며, 스토리지 전극이 위치하는 영역을 확보하고 스토리지 전극을 지지하여 상기 컨택 플러그와 스토리지 전극을 전기적, 물리적으로 연결하는 스토리지 전극의 지지부; 상기 스토리지 전극 지지부 상부에 존재하며, 그 표면이 울퉁불퉁한 구조로 형성되는 스토리지 전극 벽; 및 상기 스토리지 전극 벽과 연결되어, 하부층의 표면의 형상대로 형성된 표면을 갖는 스토리지 전극 바닥을 구비하는 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극이다.
한편, 전술한 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 반도체 소자의 스토리지 전극의 제조방법은, 기판의 소정영역을 노출하는 컨택홀을 가지는 절연막을 형성하는 단계; 상기 컨택홀을 도전성 물질로 매립하고 평탄화하여 컨택 플러그를 형성하는 단계; 상기 절연막 상에 상기 컨택 플러그가 노출되어지고, 스토리지 전극이 위치하게 될 스토리지 전극 지지부를 가지며, 그 표면이 울퉁불퉁한 몰드층을 형성하는 단계; 상기 몰드층을 포함한 기판 전면에 도전성 물질을 증착하여 스토리지 전극 층을 형성하는 단계; 상기 몰드층의 상부 표면상에 증착된 스토리지 전극층을 제거하고 상기 몰드층을 노출하여 전극사이를 분리하는 단계; 및 상기 노출된 몰드층을 제거하여 울퉁불퉁한 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극 제조방법이다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안 된다. 이하의 도면을 참조한 설명은, 본 발명의 실시예를 본 발명과 관련된 산업기술 분야에서 통상의 지식을 가진 자에게 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부된 도면상에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판 위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 위에 바로 위에 있을 수도 있고, 층사이의 막이 존재할 수도 있다.
도 1a 및 1b는 종래의 실린더형 캐패시터구조의 스토리지 전극을 설명하기 위한 개략적 단면도이다.
도 1a를 참조해 보면, 하부에 트랜지스터 등의 소자가 형성된 제1 절연막(13)에 컨택홀(contact hole)을 형성하기 위해 사진식각공정을 통해 형성된 컨택홀에 불순물이 도핑된 실리콘(doped silicon)을 증착하여 컨택홀을 채운 뒤 건식 에치백(etch back)공정을 진행하여 하부의 기판과 스토리지 전극을 연결시킬 수 있는 컨택 플러그(plug)(14)를 형성한다. 그 후 제2 절연막(15)을 10,000Å~12,000Å정도 증착하고 스토리지 전극의 영역을 형성하기 위해 사진식각공정을 이용하여 제2 절연막을 패터닝한다. 그 후 불순물이 도핑된 실리콘을 500Å정도 증착하며, 여기에 실린더 내부(17)에만 HSG를 형성한다. 전극을 분리하기 위하여 실린더 내부(17)를 다시 산화막이나 포토레지스트(photo resist)로 채우고 난 뒤 CMP나 건식식각 방법으로 도핑된 실리콘을 500Å정도 식각을 하여 실린더의 전극을 분리한 뒤 실린더 내부(17)의 산화막이나 포토레지스트를 제거하면 도 1b에 도시된 바와 같은 스토리지 전극(16)이 형성된다.
반도체 소자의 주어진 디자인 룰(W1)에서 캐패시터가 최대 면적을 갖게 하기 위해서는 셀 사이의 간격(W2)을 최소화해야 한다. 하지만 셀사이의 간격(W2)은 셀 사이의 브리지 유발을 방지하기 위하여 통상적으로 웨이퍼(wafer) 또는 칩(chip)의 산포를 감안하여 최소한 70~100nm 정도는 유지하여야 한다. 따라서 실린더의 지름(W3)을 크게 하는 것이 어려워지게 되고, 불순물이 도핑된 실리콘 500Å에 HSG를 면적증가율 100%로 성장시키면 실린더의 두께(W4)가 70nm 정도되기 때문에 디자인 룰이 0.13㎛ 이하로 스케일 다운(scale down)이 되면 더 이상의 종래의 실린더 형성 방법으로는 스토리지 전극의 제조가 어려워지게 된다.
도 2a와 2b는 본 발명에 따른 반도체 캐패시터의 스토리지 전극 및 그 제조방법을 나타내 보이는 것이다.
도 2a를 참조하면, 종래의 방법으로 하부에 트랜지스터 등의 소자가 형성된 제1 절연막(23)에, 하부의 기판(21)과 스토리지 전극을 연결시키기 위하여 컨택 플러그(25)를 형성하고, 제2 절연막(26)을 10,000~12,000Å정도 증착하고 패터닝한다. 그리고 패터닝된 제2 절연막(26) 위에 불순물이 도핑된 실리콘을 500Å정도 증착하여 HSG까지 성장시킨다. 제 2절연막의 패터닝된 스토리지 전극 지지부에 HSG가 성장된 층을 몰드층(27)으로 하여 스토리지 전극층(28)을 증착한다. 하부의 몰드층(27)의 울퉁불퉁한 표면의 형상을 이용하여 그 위에 증착된 스토리지 전극층(28)도 울퉁불퉁한 표면을 갖게 된다.
스토리지 전극층(28) 하부의 몰드층(27)의 울퉁불퉁한 표면을 만들기 위해서는 실리콘을 300Å 이하로 증착하여 HSG를 형성하는 방법, HSG를 충분히 형성시켜 제2 절연막(26)이 드러나게 한 다음 드러난 절연막을 습식식각하여 울퉁불퉁한 몰드층의 형상을 더 크게 만드는 것과 같은 HSG를 이용하는 방법, W이나 WSix와 같은 불규칙한 표면을 갖는 막을 증착하는 방법 또는 다결정 실리콘(poly silicon)과 같은 막을 증착한 뒤 그 막의 그레인 경계면(grain boundary)을 선택적으로 습식식각하는 방법 등이 바람직하다.
스토리지 전극층(28)으로는 하부의 몰드층(27)의 형상이 그대로 나타날 수 있도록 증착 두께 300Å정도의 화학기상증착에 의한 티타늄 질화막 (CVD-TiN)을 증착하는 것이 바람직하다. 이와 같이 두께를 균일하게 증착시킬 수 있는 도전성있는 다른 막으로서는 일반적으로 텅스텐 질화막(WN), 텅스텐(W), 구리(Cu), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSi₂), 백금(Pt), 루테늄(Ru) 등의 금속막을 사용할 수 있다. 그리고 이 막들과 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 옥시 나이트라이드(SiON), 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), BST(BaSrTiO3) 등과의 복합막으로 제조하는 것도 바람직하다.
또한 금속막을 스토리지 전극으로 사용할 때에는 후속 산소 열처리 공정시에 스토리지 전극 위에 실리콘 질화막 또는 SiON막을 약 50Å정도 증착하여 스토리지 전극이 산화되는 것을 방지할 수 있도록 하며, 그 위에 유전막을 증착한다.
유전막은 실리콘 질화막, 탄탈륨 산화막, 알루미늄산화막(Al2O3), BST, PZT, TiO2, TiAlO2등을 증착하거나 이들의 복합막으로 형성하는 것이 바람직하다.
또한 몰드층(27)을 금속막으로 하거나 또는 실리콘이 아닌 다른 막으로 형성할 때에는 스토리지 전극층을 불순물이 도핑된 실리콘으로 구성하는 것도 가능하다.
그리고 몰드층(27) 상부에 스토리지 전극층(28)을 증착한 후에 전극을 분리한다. 전극분리시에는 스토리지 전극이 쓰러지거나 손상을 받지 않도록 실린더 내부(29)에 산화막이나 포토레지스트를 채우거나 스토리지 전극층(28)위에 절연막이나 유전막을 추가로 증착하여 실린더의 측벽을 보강한다. 그리고 CMP나 건식식각을 이용하여 스토리지 전극층(28)과 몰드층(27)을 전극이 분리될 정도인 500Å정도 식각한다.
전극 분리 후, 실린더 내부와 외부의 산화막이나 포토레지스트나 절연막이나 유전막을 제거하여 준다. 그 후에 몰드층(27)을 제거하기 위하여 다결정실리콘 식각액과 같은 식각액으로 식각을 진행하면 도 2b와 같이 된다.
일부 남아있는 몰드층(27a)은 스토리지 전극 지지부(30)에서, 서로 이격되어 있는 컨택 플러그(25)와 스토리지 전극(32)을 전기적, 물리적으로 연결하여 주는 역할을 수행한다. 또한 남아있는 몰드층(27a)은 스토리지 전극(32)을 지지하여 준다.
한편, 스토리지 전극 지지부(30)는 제2 절연막(26)의 사진식각공정을 이용한 패터닝 진행시, 식각공정의 과도식각으로 인하여 제1 절연막(23) 표면으로부터 기판방향으로 500~600Å깊이로 리세스(recess)된 영역이며, 그 영역안에서는 컨택 플러그(25) 상부가 노출되어져 있다. 스토리지 전극 지지부의 깊이는 과도식각 정도에 따라 달라지며 그 영역은 스토리지 전극을 항시 지지하는 역할을 한다.
또한 몰드층(27)은 스토리지 전극(32)이 스토리지 전극 지지부(30)의 중심부에 자동적으로 위치하게 한다.
몰드층(27)을 식각으로 제거할 때, 몰드층(27)과 스토리지 전극층(28)사이의 선택비가 수십에서 수백대 일 정도의 식각액을 사용하는 것이 바람직하다. 더우기 몰드층(27)이 불순물이 도핑된 실리콘일 경우 식각율은 분당 수십에서 수백 Å 정도 되는 것이 바람직하다. 또한 몰드층(27)의 제거시에는 스토리지 전극(32)이 리프팅(lifting)되는 것을 방지하기 위하여 제1 절연막(23)의 상부층은 식각저지층(24)으로써 SiO2이나 SiN이나 SiON막을 약 500Å 정도 증착하여 주는 것이 바람직하다. 식각저지층(24)은 스토리지 전극 지지부(30)에서의 몰드층(27a)이 적당하게 남을 수 있도록 하는 기능도 수행한다. 또한 식각저지층(24)은 식각액이 몰드층(27a)을 과도하게 식각하지 않도록 식각의 정도를 스토리지 전극 지지부에서 감소시키는 기능을 수행한다.
전술한 바와 같은 방법을 이용하여 완성된 스토리지 전극 벽(33)의 내표면(33a)과 외표면(33b) 및 그 바닥(34)의 내표면(34a)과 외표면(34b)은 하부 몰드층(27)의 표면의 형태대로 서로 동일한 울퉁불퉁한 표면으로 형성된다.
표면적 증가도 종래대비 50~60%이상 되고 스토리지 전극의 두께는 종래의 두께(W4)인 70nm보다 훨씬 얇은 30nm정도까지 얇아지며, 스토리지 전극의 직경은 종래의 직경(W3)인 190nm보다 더 작게 130nm이하까지 형성시킬 수 있다. 그러므로 몰드층(27)을 제거하여 인접 캐패시터의 전극간의 마진을 확보할 수 있어 종래의 셀사이의 간격(W2)도 최소화할 수 있다. 또 셀과 셀사이의 브리지발생 문제도 근본적으로 방지할 수 있어 디자인 룰이 0.1 ㎛이하의 소자에서도 적용할 수 있다.
도 2b와 같이 형성된 9,000Å 높이의 스토리지 전극 표면에, 등가 산화막 30Å 두께의 탄탈륨 산화막을 유전막으로 증착하고 측정한 Cmin이, 종래의 경우는 28fF/cell 이었으나 본 발명에 의한 캐패시터의 축전용량은 52~55fF/cell로 크게 향상되었다.
도 3a 및 3b는 본 발명에 다른 실시예에 따른 반도체 캐패시터의 스토리지 전극 및 그 제조방법을 나타내 보이는 것이다.
도 3a를 참조하면, 본 실시예에서는 제1 절연막(23) 상부에 제2 절연막대신에 울퉁불퉁한 몰드층을 형성시킬 수 있는 불순물이 도핑된 실리콘층(41)을 증착하여 전술한 일실시예의 제2 절연막(26)과 몰드층(27)을 단일막으로 대체한다. 즉, 제1 절연막(23) 상부에 형성된 불순물이 도핑된 실리콘층(41)을 사진식각공정을 이용하여 패터닝한 뒤 도핑된 실리콘층(41) 표면에 HSG를 형성하면 추가적인 실리콘막의 증착없이 울퉁불퉁한 몰드층을 형성할 수 있으며, 위의 스토리지 전극층(28)을 증착하여 울퉁불퉁한 표면을 갖는 스토리지 전극(42)을 형성할 수 있다.
스토리지 전극층(28) 하부의 몰드층(41)의 울퉁불퉁한 표면을 만들기 위해서는 실리콘층 표면에 HSG를 형성시키는 방법 또는 다결정 실리콘과 같은 막을 증착한 뒤 그 막의 그레인 경계면을 선택적으로 습식식각하는 방법 등이 있다.
전술한 방법과 같이 스토리지 전극층(28)으로는 하부의 몰드층(27)의 형상이 그대로 나타날 수 있도록 증착 두께 300Å정도의 CVD-TiN을 증착하는 것이 바람직하다.
도 3b를 참조하면, 스토리지 전극 벽(43)의 내표면(43a)과 외표면(43b)은 울퉁불퉁한 표면이 된다. 그리고 스토리지 전극 지지부(30)에서, 스토리지 전극 벽 하부와 전극 바닥(44)의 내표면(44a)과 외표면(44b)은 평평하게 된다. 또한, 스토리지 전극(42)의 제조시에 스토리지 전극 지지부(30)의 하부 제1 절연막(23)과 식각저지층(24)의 지지로 스토리지 전극(42)의 쓰러짐과 같은 손상을 방지할 수 있다.
한편, 스토리지 전극 지지부(30)는 도핑된 실리콘층(41)의 사진식각공정을 이용한 패터닝시, 과도식각으로 인하여 제1 절연막(23)의 표면으로부터 기판방향으로 500~600Å깊이로 리세스되게 형성된 영역이고, 제1 절연막(23)내의 컨택 플러그(25)의 상부가 노출되어져 있다. 스토리지 전극 지지부(30)는 그 과도식각의 정도에 따라 달라진다. 또한 스토리지 전극 지지부(30)에 노출되어진 제1 절연막(23)과 컨택 플러그(25)는 스토리지 전극 바닥(44)의 몰드층 역할을 한다. 스토리지 전극 지지부(30)에서 스토리지 전극의 바닥(44)과 컨택 플러그(25)는 서로 연결되어진다.
또한 스토리지 전극으로는 도핑된 실리콘막 이외 금속막의 증착도 가능하여 전체적인 캐패시터의 구성이 금속/절연막/금속(Metal/Insulator/Metal) 및 금속/절연막/실리콘(Metal/Insulator/Silicon)인 구조가 될 수 있다. 또 울퉁불퉁한 몰드층대신에 금속막을 사용하는 경우에는 스토리지 전극을 불순물이 도핑된 실리콘막으로 사용할 수 있어 실리콘/절연막/실리콘(Silicon/Insulator/Silicon)이나 실리콘/절연막/금속(Silicon/Insulator/Metal)도 가능하다.
그리고 도 2b 및 도 3b에 도시된 구조의 스토리지 전극(32, 42)의 쓰러짐 등의 손상을 방지하기 위하여 스토리지 전극층(28)을 실린더 내부(29)에 채우는 방법을 이용한 박스형 스토리지 전극의 제조방법도 가능하다.
이상의 첨부된 도면을 참조하여 설명한 본 발명의 실시예는 최적의 실시예이다. 여기서 특정한 형태나 용어들이 사용되어졌으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것은 아니다.
이상의 설명에서와 같이, 본 발명에 따르는 스토리지 전극 및 그 제조방법에 의하면, 캐패시터 스토리지 전극의 유효면적은 최대화하고, 스토리지 전극의 두께를 최소화할 수 있고, 또한 셀에서 스토리지 전극이 차지하는 면적을 최소화하여 고집적 반도체 캐패시터에 적당한 스토리지 전극 및 그 제조방법을 제공하는 것이다.

Claims (6)

  1. 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극에 있어서,
    컨택 플러그가 포함된 절연막 상부의 리세스된 영역에 형성되며, 스토리지 전극이 위치하는 영역을 확보하고 스토리지 전극을 지지하여 상기 컨택 플러그와 스토리지 전극을 전기적, 물리적으로 연결하는 스토리지 전극의 지지부;
    상기 스토리지 전극 지지부 상부에 존재하며, 그 표면이 울퉁불퉁한 구조로 형성되는 스토리지 전극 벽; 및
    상기 스토리지 전극 벽과 연결되어, 하부층의 표면의 형상대로 형성된 표면을 갖는 스토리지 전극 바닥을 구비하는 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극.
  2. 제1항에 있어서, 상기 스토리지 전극 지지부에서의 상기 컨택 플러그와 상기 스토리지 전극은 서로 직접적인 접촉으로 연결하거나 또는 상기 컨택 플러그와 상기 스토리지 전극 사이의 도전성 물질로 연결하는 것을 포함하는 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극.
  3. 제1항에 있어서, 상기 스토리지 전극 벽의 내부 표면과 외부 표면 그리고 스토리지 전극 바닥의 내부 표면과 외부 표면은 서로 동일한 형태의 표면인 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극.
  4. 기판의 소정영역을 노출하는 컨택홀을 가지는 절연막을 형성하는 단계;
    상기 컨택홀을 도전성 물질로 매립하고 평탄화하여 컨택 플러그를 형성하는 단계;
    상기 절연막 상에 상기 컨택 플러그가 노출되어지고, 스토리지 전극이 위치하게 될 스토리지 전극 지지부를 가지며, 그 표면이 울퉁불퉁한 몰드층을 형성하는 단계;
    상기 몰드층을 포함한 기판 전면에 도전성 물질을 증착하여 스토리지 전극 층을 형성하는 단계;
    상기 몰드층의 상부 표면상에 증착된 스토리지 전극층을 제거하고 상기 몰드층을 노출하여 전극사이를 분리하는 단계; 및
    상기 노출된 몰드층을 제거하여 울퉁불퉁한 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극 제조방법.
  5. 제4항에 있어서, 상기 몰드층을 형성하는 단계는,
    상기 절연막을 포함한 기판 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 패터닝하여 상기 컨택 플러그와 그 주위의 절연막을 노출하는 단계;
    상기 노출된 컨택 플러그와 절연막을 과도식각하여 상기 절연막의 표면으로부터 소정 깊이만큼 리세스된 스토리지 전극 지지부를 형성하는 단계; 및
    상기 패터닝된 제2 절연막 및 상기 스토리지 전극 지지부에서의 상기 컨택 플러그와 상기 절연막 표면상에 울퉁불퉁한 표면을 가지는 몰드층을 형성하는 단계를 구비하고,
    상기 스토리지 전극을 형성하는 단계는,
    상기 스토리지 전극 지지부에서 스토리지 전극과 소정거리 이격되어진 상기 노출된 상기 컨택 플러그를 전기적, 물리적으로 연결하기 위하여, 상기 스토리지 전극 지지부의 몰드층을 제외한 나머지 부분의 몰드층을 제거하는 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극 제조방법.
  6. 제4항에 있어서, 상기 몰드층을 형성하는 단계는,
    상기 절연막을 포함한 기판 전면에 불순물이 도핑된 실리콘 층을 형성하는 단계;
    상기 실리콘층을 패터닝하여 상기 컨택 플러그와 그 주위의 절연막을 노출하는 단계;
    상기 노출된 컨택 플러그와 절연막을 과도식각하여 상기 절연막의 표면으로부터 소정 깊이만큼 리세스된 스토리지 전극 지지부를 형성하는 단계; 및
    상기 패터닝된 실리콘층의 표면에 HSG를 성장시킴으로써 울퉁불퉁한 표면을 갖는 몰드층을 형성하는 단계를 구비하는 것을 특징으로 하는 울퉁불퉁한 표면을 갖는 반도체 캐패시터의 스토리지 전극 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
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KR20040000069A (ko) * 2002-06-21 2004-01-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100457161B1 (ko) * 2002-07-18 2004-11-16 주식회사 하이닉스반도체 반도체소자의 저장전극 형성방법
KR100480912B1 (ko) * 2002-06-28 2005-04-07 주식회사 하이닉스반도체 캐패시터 형성 방법
KR100762869B1 (ko) * 2001-06-29 2007-10-08 주식회사 하이닉스반도체 캐패시터의 형성방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762869B1 (ko) * 2001-06-29 2007-10-08 주식회사 하이닉스반도체 캐패시터의 형성방법
KR20040000069A (ko) * 2002-06-21 2004-01-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100480912B1 (ko) * 2002-06-28 2005-04-07 주식회사 하이닉스반도체 캐패시터 형성 방법
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