KR100480912B1 - 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 정전용량(capacitance)을 확보할 수 있는 캐패시터 형성 방법에 관해 개시한 것으로서, 표면에 다수의 반구형 입자를 가진 스토리지노드 전극을 포함한 반도체 기판을 제공하는 단계와, 스토리지노드 전극을 덮는 Si3N4막 및 Al2
O3막으로 된 2중 구조의 유전막을 형성하는 단계와, 유전막을 어닐링하여 Al2O3막 내에 존재하는 탄소 성분을 제거하고 결정화하는 단계와, 결정화된 유전막을 덮는 플레이트 전극을 형성하는 단계를 포함한다.
따라서, 본 발명은 캐패시터의 유전막으로서 염화물이 제거된 Si3N4막 및 ALD 방식의 Al2O3막의 2중 적층 구조를 채택함으로써, Ta2O5유전막 형성 시, 스토리지노드 전극의 산화로 인해 발생하는 저유전 산화막(SiO2) 형성을 억제할 수 있다.
또한. 본 발명은 Ta2O5유전막 형성 시 스토리지노드 전극의 산화를 방지하기 위해 800∼900℃ 온도에서의 빠른 열처리 공정이 필요없으므로, 고온의 써멀 버짓(thermal budget) 공정에 취약한 VLSI 집적 공정이 유리한 이점이 있다.
Description
본 발명은 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는 정전용량(capacitance)을 확보할 수 있는 캐패시터 형성 방법에 관한 것이다.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error) 및 리프레쉬(reflash) 시간의 단축을 방지하기 위해 25 펨토 패럿(fF)/cell 이상의 충분한 정전 용량(capacitance)의 확보가 필요한 것으로 당업계는 인식하고 있다.
DCS(Di-Chloro-Silane)가스를 사용하여 증착한 Si3N4 유전막을 유전체로 사용하고 있는 디램(DRAM)용 캐패시터 소자의 경우 표면적이 큰 반구형 구조의 전극 표면을 가진 3차원 형태의 스토리지노드 전극을 사용하고 있으며, 그 높이도 증가되고 있다. 그러나, 상기 DCS 가스를 사용하여 증착한 Si3N4 유전막만으로는 유전율이 작아서 더 이상의 0.16㎛급 이하의 미세 배선 공정이 사용되는 VLSI 제품의 캐패시터 유전막으로써 그 한계에 도달해 있는 상태이다. 한편, 캐패시터의 높이가 증가하게 되면 셀지역과 주변지역 간의 단차에 의해 후속 노광 공정 시 초점심도(Depth Of Focus)가 확보되지 않아 배선 공정 이후 집적공정에 악영향을 미치게 된다.
따라서, 최근에는 유전체로서 Si3N4 유전막을 대신하여 Ta2O5막 캐패시터 개발이 이루어지고 있으나, 상기 Ta2O5 막은 Ta 와 O의 조성비 차이에 기인한 치환형 Ta원자가 박막 내에 존재할 수 밖에 없게 된다. 또한, 박막 형성 시 Ta2O5막의 전구체(precursor)인 Ta(OCl0H5)의 유기물과 O2(또는 N2O)가스의 반응으로 인해서 불순물인 탄소원자와 탄소 불순물(C, CH4,C2H4 등) 및 물(H2O)도 함께 존재하게 된다. 결국 Ta2O5막 내에 불순물로 존재하는 탄소원자, 이온과 라디칼로 인해 캐패시터의 누설전류가 증가하게 되고 유전특성이 열화되었다.
또한, 상기 Ta2O5막을 유전막으로 사용할 경우, 후속의 스토리지노드 전극이 산화되어 저유전 산화막(SiO2)이 형성되는데, 이러한 산화 현상을 방지하기 위해서는 별도로 800∼900℃ 온도에서의 빠른 열처리 공정이 수반되어야 하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, ALD(Atomic Llayer Deposition)방식으로 증착한 Al2O3막을 유전막으로 사용함으로써, 캐패시터의 누설전류 및 열화 특성을 방지하면서 정전용량을 확보할 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 형성 방법은 표면에 다수의 반구형 입자를 가진 스토리지노드 전극을 포함한 반도체 기판을 제공하는 단계와, 스토리지노드 전극을 덮는 Si3N4막 및 Al2O3막으로 된 2중 구조의 유전막을 형성하는 단계와, 유전막을 어닐링하여 Al2O3막 내에 존재하는 탄소 성분을 제거하고 결정화하는 단계와, 결정화된 유전막을 덮는 플레이트 전극을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 Si3N4막 형성은, LPCVD용 매엽식 챔버 및 퍼니스 중 어느 하나를 이용하여 인시튜 및 엑스시튜 중 어느 하나의 방식에 의해 진행하며, 상기 LPCVD용 매엽식 챔버는 550∼700℃ 온도를 유지하는 것이 바람직하다. 또한, 상기 Si3N4막 형성은 액상의 SiH2[NH(C4H9)]2[비스(t-부틸아미노 -실란)] 기화 가스(BTBAS 가스)와 NH3가스를 반응시켜 화학기상증착하며, 15∼20Å두께로 형성하는 것이 바람직하다.
한편, 상기 Al2O3막 형성은 ALD방식에 의해 150∼300℃온도에서 진행하며, 0.1∼5토르 압력 하에서 Al(OC2H5)3용액을 기화시킨 Al가스와 O2가스를 반응시켜 50∼100Å 두께로 증착한다.
상기 유전막을 어닐링하는 공정은, 상기 Al2O3막을 N2O 및 O2 중 어느 하나의 분위기와, 600∼700℃ 온도에서 10∼100분 동안 진행하거나, 상기 Al2O3막을 N2
O 및 O2 중 어느 하나의 분위기와, 700∼900℃ 온도에서 30∼120초 동안 급속 고온 처리하는 것이 바람직하다.
한편, 상기 플레이트 전극은 TiN막 및 TiN막/도프트 다결정 실리콘막 중 어느 하나를 이용하는 것이 바람직하다.
상기 Si3N4막 형성을 위한 소오스 가스는 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 BTBAS용액을 166℃∼220℃ 온도에서 증발시켜 얻는다.
상기 Si3N4막은 550℃∼700℃ 온도와 0.1∼5토르의 압력하에서, NH3 반응가스와 BTBAS의 유량비를 1∼10으로 유지하면서 10∼30Å 두께로 증착하여 형성할 수도 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 캐패시터 형성 방법은, 도 1a에 도시된 바와 같이,
트랜지스터(미도시)의 접합영역(소오스 또는 드레인)(2)와 접촉하는 제 1개구부(4)가 형성된 층간 절연막(3)을 구비하는 반도체 기판(1)이 제공된다.
이어, 상기 제 1개구부(4)를 포함한 층간절연막(3) 상에 다결정 실리콘층을 증착 및 에치백하여 제 1개구부(4)를 매립시키는 도전 플러그(5)를 형성한 후, 캐패시터 형성을 위한 캡 옥사이드막(7)을 증착한다. 그런다음, 포토리쏘그라피 공정에 의해 상기 캡옥사이드막(7)을 식각하여 도전 플러그(4)를 노출시키는 제 2개구부(8)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 결과물 전면에 스토리지노드 전극용 비정질 실리콘막(9)을 형성한다. 이때, 상기 비정질 실리콘막(9)은 LPCVD(Low Pressure Chemical Vapor Deposition)방식에 의해 증착한다. 일반적으로, HSG막은 도핑되지 않은 실리콘막에서 재현성이 뛰어나다.
이 후, 도 1c에 도시된 바와 같이, 상기 비정질 실리콘막을 에치백하여 실린더 구조의 비정질 실리콘 패턴(10)을 형성한 후, 상기 비정질 실리콘 패턴(10) 상에 실리콘 소오스 가스, 예컨데, SiH4 나 Si2H6 개스를 LPCVD 장비에서 상기 비정질 실리콘막에 흘려주거나, SiH4나 Si2H6 분자를 빔 형태로 비정질 실리콘막에 조사하는 핵 형성법에 의해 HSG막의 핵(도시되지 않음)을 형성한다.
그리고나서, 도 1d에 도시된 바와 같이, 상기 결과물을 고진공 상태에서 어닐링하여 상기 핵을 중심으로 스토리지노드 전극용 비정질 실리콘막의 실리콘 원자를 표면 이동하게 하여 반구형 다결정 실리콘막(10a)을 형성한다. 이때, 상기 반구형 다결정 실리콘막(8a)은 캐패시터의 스토리지노드 전극(S)이 된다.
이어, 도 2e에 도시된 바와 같이, 상기 스토리지노드 전극(S)을 포함한 기판 전면에 표면화학반응(surface chemical reaction)을 통해 염화물(chloride)이 제거된 Si3N4막(11)을 형성한다. 상기 Si3N4막(11) 형성은, LPCVD용 매엽식 챔버 및 퍼니스 중 어느 하나를 이용하여 인시튜(in-situ) 및 엑스시튜(ex-situ) 중 어느 하나의 방식에 의해 진행하며, 상기 LPCVD용 매엽식 챔버는 550∼700℃ 온도를 유지한다.
상기 Si3N4막(11)은 액상의 SiH2[NH(C4H9)]2
[비스(t-부틸아미노 실란)] 기화 가스와 NH3가스를 반응시켜 화학기상증착하여 15∼20Å두께로 형성한다. 이때, 상기 Si3N4막(11) 형성을 위한 소오스 가스는, LMFC(Liquid Mass Flow Controller)과 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 BTBAS용액을 166℃∼220℃ 온도에서 증발시켜 얻는다.
또는, 상기 Si3N4막(11)은 550℃∼700℃ 온도와 0.1∼5토르의 압력에서 NH3 반응가스와 BTBAS의 유량비를 1∼10으로 유지하면서 10∼30Å 두께로 증착하여 형성할 수도 있다.
계속해서, 도 1f에 도시된 바와 같이, 상기 Si3N4막(11) 상에 50∼100Å 두께의 Al2O3막(13)을 증착함으로서, Si3N4막(11)과 Al2O
3막(13)의 2중 적층 구조의 유전막(15)을 형성한다. 이때, 상기 Al2O3막(13)은 ALD(Atomic Layer Deposition) 방식에 의해 150∼300℃ 온도, 0.1∼5토르(Torr) 압력 및 N2O 또는 O2 분위기 하에서 Al(OC2H5)3용액을 기화시킨 Al가스를 O2가스를 반응시켜 형성한다.
그런 다음, 상기 Al2O3막(13)을 포함한 기판 전면에 어닐 공정(20)을 진행한다. 이때, 상기 어닐 공정(20)은 상기 Al2O3막(13)을 N2O 및 O2 중 어느 하나의 분위기 및 600∼700℃ 온도에서 10∼100분 동안 진행하거나, 또는 Al2O3막(13)을 N2
O 및 O2 중 어느 하나의 분위기와, 700∼900℃ 온도에서 30∼120초 동안 급속 고온 처리한다. 따라서, 상기 어닐 공정(20)에 의해 유전막(15) 내에 잔류된 탄소 불순물을 제거하고 결정화를 유도하여 유전성을 향상시킬 수 있다.
이 후, 도 1g에 도시된 바와 같이, 상기 유전막(15) 상에 플레이트 전극용 도전막(17)를 증착하여 캐패시터 제조를 완료한다. 이때, 상기 플레이트 전극용 도전막(17)으로는 TiN 단일막을 이용하거나, 또는 TiN막 위에 도핑된 다결정 실리콘막을 적층한 구조를 이용하여 구조적인 안정성을 확보하고, 열 또는 전기적 충격에 대해 플레이트 전극의 내구성을 향상시킨다.
본 발명에 따르면, 캐패시터의 유전막으로서 염화물이 제거된 Si3N4막 및 ALD 방식의 Al2O3막의 2중 적층 구조를 채택함으로써, 종전의 기술에서 유전막으로 사용하던 Ta2O5막 제조 시, 스토리지노드 전극의 산화로 인해 발생하는 저유전 산화막(SiO2) 형성을 억제할 수 있다.
이상에서와 같이, 본 발명은 캐패시터의 유전막으로서 염화물이 제거된 Si3N4막 및 ALD 방식의 Al2O3막의 2중 적층 구조를 채택함으로써, Ta2O
5유전막 형성 시, 스토리지노드 전극의 산화로 인해 발생하는 저유전 산화막(SiO2) 형성을 억제할 수 있다.
또한. 본 발명은 Ta2O5유전막 형성 시 스토리지노드 전극의 산화를 방지하기 위해 800∼900℃ 온도에서의 빠른 열처리 공정이 필요없으므로, 고온의 써멀 버짓(thermal budget) 공정에 취약한 VLSI 집적 공정이 유리한 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
1. 반도체기판 2. 접합영역
3. 층간절연막 4,8. 개구부
5. 도전 플러그 7. 캡옥사이드막
9. 비정질 실리콘막 10. 비정질 실리콘 패턴
10a. 반구형 다결정 실리콘막 S. 스토리지노드 전극
11. Si3N4막 13.Al2O3막
15. 유전막 17. 플레이트 전극용 도전막
Claims (14)
- 표면에 다수의 반구형 입자를 가진 스토리지노드 전극을 포함한 반도체 기판상에 Si3N4막 및 Al2O3막을 형성하여 2중 구조의 유전막을 형성하고, 상기 유전막을 덮는 플레이트 전극을 형성하는 캐패시터 형성방법에 있어서,상기 Si3N4막은 LPCVD용 매엽식 챔버 및 퍼니스 중 어느 하나를 이용하여 인시튜 및 엑스시튜 중 어느 하나의 방식에 의해 액상의 SiH2[NH(C4H9)]2[비스(t-부틸아미노 실란] 기화 가스와 NH3가스를 반응시켜 화학기상증착하여 형성하고,상기 Al2O3막은 Al(OC2H5)3용액을 기화시킨 Al가스와 O2가스를 반응시켜 ALD방식에 의해 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
- 삭제
- 제 1항에 있어서, 상기 LPCVD용 매엽식 챔버는 550∼700℃ 온도를 유지하는 것을 특징으로 하는 캐패시터 형성 방법.
- 삭제
- 제 1항에 있어서, 상기 Si3N4막은 15∼20Å두께로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 Al2O3막 형성은 150∼300℃온도에서 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 Al2O3막 형성은 0.1∼5토르 압력 하에서 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 Al2O3막은 50∼100Å 두께로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 유전막을 형성한 후, 상기 Al2O3막을 N2O 및 O2 중 어느 하나의 분위기에서 600∼700℃ 온도에서 10∼100분 동안 어닐링을 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 유전막을 형성한 후, 상기 Al2O3막을 N2O 및 O2 중 어느 하나의 분위기에서 700∼900℃ 온도에서 30∼120초 동안 급속 고온 처리하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 플레이트 전극은 TiN막 및 TiN막/도프트 다결정 실리콘막 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 유전막을 형성한 후에, 상기 유전막을 어닐링하여 상기 Al2O3막 내에 존재하는 탄소 성분을 제거하고 결정화하는 단계를 추가하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 Si3N4막 형성을 위한 소오스 가스는 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 BTBAS용액을 166℃∼220℃ 온도에서 증발시켜 얻는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 Si3N4막은 550℃∼700℃ 온도와 0.1∼5토르의 압력하에서, NH3 반응가스와 BTBAS의 유량비를 1∼10으로 유지하면서 10∼30Å 두께로 증착하여 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
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Patent Citations (4)
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