CN104752254A - 测试结构的形成方法 - Google Patents

Abstract

本发明提供一种测试结构的形成方法，在层间介质层表面形成第一掩模，第一掩模具有梳状的第一空隙和蛇形的第二空隙；对所述第一掩模以及第一掩模下的层间介质层进行干法刻蚀，形成沟槽，所述沟槽包括梳状的第一沟槽和蛇形的第二沟槽；在所述沟槽中形成梳状的第一引线和蛇形的第二引线。由于所述第一掩模第一空隙和第二空隙为通过对层间介质层上的各个膜层进行包括外延工艺、侧墙形成等步骤而形成，而梳状的第一空隙和蛇形的第二空隙的尺寸可由相应膜层的厚度决定或进行调整，膜层厚度的均匀性及控制性比采用曝光方法对图形尺寸的均匀性和控制性更好更精确，所以采用这种方法可以形成线宽、间距更小、引线间分布更均匀的测试结构。

Description

测试结构的形成方法

技术领域

本发明涉及半导体领域，具体涉及一种测试结构的形成方法。

背景技术

在现有的半导体器件中，梳状-叉指测试结构（Comb-Serpentine Structure）是一种用于后道工艺（Back-end-of-line，BEOL）的图形较为复杂的测试结构，梳状-叉指测试结构的主要应用于是测试金属互联结构的可靠性，如电迁移或金属互联结构中层间介质层的K值等。

如图1所示，梳状-叉指测试结构包括为与衬底01上的梳状的第一引线02以及蛇形的第二引线03，为了更好的测试金属互联结构的电迁移等特性，其中第一引线与第二引线的线宽L1，第一引线与第二引线之间的间距以及第二引线蛇形曲折之间的间距L2非常小，随着半导体特征尺寸的不断缩小，L1和L2也不断缩小，受曝光的衍射效应以及光刻胶均匀程度的限制，采用传统的光刻工艺已经难以将梳状-叉指测试结构的图形从掩模版转移到金属层中，甚至会产生断线等缺陷，而且由于间距L2很小，很难进行光学近似修正（OPC），使得出现图形失真的概率加大。

现有技术中有采用曝光-刻蚀-曝光-刻蚀的双重曝光方法来形成梳状-叉指测试结构，但是这种方式的第一引线与第二引线分别为两次光刻形成，受两次光刻的对准误差影响，第一引线与第二引线以及第一引线与第二引线之间的间隔的均匀性较差。

因此，亟待一种梳状-叉指测试结构的形成方法，能够使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的梳状-叉指测试结构的第一引线与第二引线之间的均匀性较好。

发明内容

本发明解决的问题是提供一种测试结构的形成方法，能在形成梳状-叉指测试结构时使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的梳状-叉指测试结构的第一引线与第二引线之间的均匀性较好。

为解决上述问题，本发明提供一种测试结构的形成方法，包括：

提供衬底；

在所述衬底上形成层间介质层；

在所述层间介质层表面依次形成第一介电层、第一半导体层、第二介电层、第二半导体层；

在所述第二半导体层表面形成硬掩模层，以硬掩模层为掩模图形化所述第二半导体层，形成相对设置的条状半导体层和梳状半导体层，且梳状半导体层的梳齿朝向条状半导体层；

在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙；

去除梳状半导体层、条状半导体层与第一半导体侧墙露出的第二介电层，直至露出第一半导体层；

在露出的第一半导体层上形成侧墙材料层，使所述侧墙材料层填充于条状半导体层和梳状半导体层的第一半导体侧墙之间；

去除位于梳状半导体层的梳齿之间、条状硅层与梳状半导体层之间的部分侧墙材料层和部分第一半导体层，直至露出第一介电层，保留位于梳状半导体层的第一半导体侧墙上的侧墙材料层，形成第二半导体侧墙，还保留位于条状半导体层侧壁的侧墙材料层，以形成第三半导体侧墙；

去除第一半导体侧墙直至露出第二介电层，所述硬掩模层、条状半导体层、梳状半导体层、第二半导体侧墙、剩余的第一介电层以及第二介电层构成第一掩模，所述第一掩模具有第三半导体侧墙、第二半导体侧墙和第一介电层围成的梳状第一空隙，还具有第二半导体侧墙、梳状半导体层和第二介电层围成的蛇形第二空隙；

以第一掩模为掩模去除第一空隙和第二空隙对应的部分第二介电层和部分第一介电层，以形成由剩余第一介电层构成的第二掩模；

以所述第二掩模对所述层间介质层进行刻蚀，在所述层间介质层中形成沟槽，所述沟槽包括梳状的第一沟槽和蛇形的第二沟槽；

在所述沟槽中形成梳状的第一引线和蛇形的第二引线。

可选的，在形成层间介质层的步骤中，所述层间介质层的材料为超低K介质，所述超低K介质的K值小于4.0。

可选的，在形成第一介电层、第一半导体层、第二介电层、第二半导体层的步骤中，所述第一介电层的厚度在40纳米到70纳米的范围内，第一半导体层的厚度在30纳米到50纳米的范围内，第二介电层的厚度在10纳米到40纳米的范围内，第二半导体层的厚度在80纳米到120纳米的范围内。

可选的，图形化所述第二半导体层的步骤包括：在所述第二半导体层表面形成硬掩模材料层，在所述硬掩模材料层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，对所述硬掩模材料层进行刻蚀，形成硬掩模层。

可选的，图形化所述第二半导体层的步骤包括：以所述硬掩模层为掩模，对所述第二半导体层进行干法刻蚀，且在刻蚀过程结束后，保留位于所述第二半导体层上的硬掩模层。

可选的，在所述第二半导体层上保留的硬掩模层的厚度大于或等于15纳米。

可选的，所述第二半导体层的材料为硅，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，采用外延工艺在硅材料的梳状半导体层朝向条状半导体层侧壁上形成所述第一半导体侧墙。

可选的，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，所述第一半导体侧墙的材料为锗硅，并且锗硅中锗的含量在15-45%。

可选的，所述第一半导体层的材料为硅，在露出的第一半导体层上形成侧墙材料层的步骤中，采用外延工艺在第一半导体层表面生长所述侧墙材料层。

可选的，在露出的第一半导体层上形成侧墙材料层的步骤中，所述侧墙材料层的材料为硅，且侧墙材料层的高度高于第二介电层的高度，低于第二半导体层的高度。

可选的，去除第一半导体侧墙的步骤中，采用盐酸去除所述材料为锗硅的半导体层。

可选的，所述梳状半导体层的多个梳齿等间隔排布。

可选的，第一引线的宽度、第二引线的宽度以及相邻的第一引线与第二引线的间距均相等。

可选的，在形成测试结构的过程中，还在衬底中同步形成互联结构。

可选的，形成互联结构的步骤包括：

在露出的第一硅材料层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之前，在衬底的互联结构对应位置的区域的梳状半导体层和条状半导体层上形成遮挡层。

在形成侧墙之后去除所述遮挡层；以使第一掩模在互联结构对应位置只具有第二空隙。

与现有技术相比，本发明的技术方案具有以下优点：

在形成测试结构的过程中，只进行了一次图形化工艺形成梳状半导体层和条状半导体层，之后借助于两次形成侧墙的工艺，形成图形化第一介电层的掩模，进而以图形化的第一介电层形成用于填充第一引线和第二引线的沟槽；由于所述第一引线中梳齿引线的宽度以及第二引线的宽度分别为相邻侧墙之间的距离以及侧墙与梳状半导体层的梳齿与相邻侧墙之间的距离所定义，而相邻侧墙之间的距离可以由侧墙的厚度调整，梳状半导体层的梳齿与相邻侧墙之间的距离也可以由侧墙的厚度决定，因而比采用曝光对图形的尺寸及多次曝光之间对准的可控性强很多，所以采用这种方法可以形成线宽更小且质量较高的梳状-叉指测试结构。

根据本发明测试结构的形成方法，可以在梳状半导体层的相邻梳齿之间形成2条第一引线和1条第二引线，而梳状半导体层可以采用光刻工艺形成，相邻第一引线和第二引线之间的间距可以小于光刻工艺所能达到的最小间距，所以本发明测试结构的形成方法能够缩小测试结构中第一引线、第二引线之间的间距。

进一步，采用外延工艺在条状半导体层和梳状半导体层相对的侧壁上形成所述第一半导体侧墙，外延工艺的可控制性更强，能够形成更薄的第一半导体侧墙，还可以使第一半导体侧墙与条状半导体层和梳状半导体层相对的侧壁的对准更加精确，并且无需刻蚀过程就能在条状半导体层和梳状半导体层相对的侧壁形成所述半导体层，节省了产能。

附图说明

图1是现有技术形成的一种测试结构的示意图；

图2是本发明测试结构形成方法一实施例的流程图；

图3～图20是图2所示测试结构形成方法的形成过程中各个步骤的示意图。

具体实施方式

现有技术形成梳状-叉指测试结构的过程中，如何使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的梳状-叉指测试结构的第一引线与第二引线之间的均匀性较好成为亟待解决的问题。

为了解决上述技术问题，本发明提供一种测试结构的形成方法，在层间介质层上预先形成带有测试结构图案的第一掩模，对第一掩模进行处理形成第二掩模，然后以第二掩模对层间介质层进行刻蚀的方法，形成测试结构，能够使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的测试结构的第一引线与第二引线之间的均匀性较好。

参考图2，示出了本发明测试结构的形成方法的流程图，本发明测试结构的形成方法包括以下大致步骤：

步骤S1，提供衬底；

步骤S2，在所述衬底上形成层间介质层；

步骤S3，在所述层间介质层表面依次形成第一介电层、第一半导体层、第二介电层、第二半导体层；

步骤S4，在所述第二半导体层表面形成硬掩模层，以硬掩模层为掩模图形化所述第二半导体层，形成相对设置的条状半导体层和梳状半导体层，且梳状半导体层的梳齿朝向条状半导体层；

步骤S5，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙；

步骤S6，去除梳状半导体层、条状半导体层与第一半导体侧墙露出的第二介电层，直至露出第一半导体层；

步骤S7，在露出的第一半导体层上形成侧墙材料层，使所述侧墙材料层填充于条状半导体层和第一半导体侧墙之间；

步骤S8，去除位于梳状半导体层的梳齿之间以及条状硅层与梳状半导体层之间的部分侧墙材料层和部分第一半导体层，直至露出第一介电层，保留位于梳状半导体层的第一半导体侧墙上的侧墙材料层，形成第二半导体侧墙，还保留位于条状半导体层侧壁的侧墙材料层，以形成第三半导体侧墙；

步骤S9，去除第一半导体侧墙直至露出第二介电层，所述硬掩模层、条状半导体层、梳状半导体层、第二半导体侧墙、剩余的第一介电层以及第二介电层构成第一掩模，所述第一掩模具有第三半导体侧墙、第二半导体侧墙和第一介电层围成的梳状第一空隙，还具有第二半导体侧墙、梳状半导体层和第二介电层围成的蛇形第二空隙；

步骤S10，以第一掩模为掩模去除第一空隙和第二空隙对应的部分第二介电层和部分第一介电层，以形成由剩余第一介电层构成的第二掩模；

步骤S11，以所述第二掩模对所述层间介质层进行刻蚀，在所述层间介质层中形成沟槽，所述沟槽包括梳状的第一沟槽和蛇形的第二沟槽；

步骤S12，在所述沟槽中形成梳状的第一引线和蛇形的第二引线。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图3、图4，图4为图3沿AA`线的剖视图，执行步骤S1，提供衬底100，在本实施例中，所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以为锗硅层衬底或绝缘体上硅衬底等其它衬底，对此本发明不做任何限制。

继续参考图3、图4，执行步骤S2，在所述衬底100上形成在所述衬底上形成层间介质层101。

在本实施例中，所述层间介质层101的材料为超低K介质，所述超低K介质的K值小于4.0，采用这样低K值的超低K介质作为互联结构中的层间介质层，有助于改善互联结构中的电迁移，由于本发明测试结构形成方法所形成的测试结构的作用在于测试互联结构的电迁移或互联结构中层间介质层的K值等参数，所以层间介质层101的材料与互联结构中层间介质层的材料形同。但本发明对此不作限制，在其他实施例中，所述层间介质层101的材料还可以为氧化硅或其他材料。

继续参考图3、图4，执行步骤S3，所述层间介质层101表面依次形成第一介电层102、第一半导体层103、第二介电层104、第二半导体层105。

具体地，在本实施例中，采用化学气相沉积法依次形成所述第一介电层102、第一半导体层103、第二介电层104、第二半导体层105，所述第一半导体层103、第二半导体层105的材料为硅，所述第一介电层102、第二介电层104的材料为氧化硅，但是本发明对第一介电层102、第一半导体层103、第二介电层104、第二半导体层105的形成方法不做限制，对第一介电层102、第一半导体层103、第二介电层104、第二半导体层105的材料也不做限制，在其他实施例中，所述第一半导体层103、第二半导体层105的材料也可以为锗硅，所述第一介电层102、第二介电层104的材料还可以为碳化硅等其他与所述第一半导体层103、第二半导体层105的刻蚀选择比不同的材料。

在本实施例中，为在第一介电层102、第一半导体层103、第二介电层104、第二半导体层105的基础上形成可以在层间介质层105中刻蚀成具有对应测试结构图形的掩模，所述第一介电层102的厚度在40纳米到70纳米的范围内，第一半导体103层的厚度在30纳米到50纳米的范围内，第二介电层102的厚度在10纳米到40纳米的范围内，第二半导体层105的厚度在80纳米到120纳米的范围内。

结合参考图5和图6，图6为图5沿BB`线的剖视图，执行步骤S4，在所述第二半导体层表面形成硬掩模层106，以所述硬掩模层106为掩模图形化所述第二半导体层105，形成相对设置的条状半导体层201和梳状半导体层202，且梳状半导体层202的梳齿202A朝向条状半导体层201。

具体地，如图3、图4所示，首先在第二半导体层105表面形成硬掩模材料层，在所述硬掩模材料层上形成图形化的光刻胶层（未示出），以所述图形化的光刻胶层为掩模，对所述硬掩模材料层进行刻蚀，形成硬掩模层106，所述硬掩模层106具有对应条状半导体层和梳状半导体层的图案。

在本实施例中，所述硬掩模材料层的材料为氮化硅，但本发明对此不作限制，在其他实施例中，所述硬掩模材料层的材料还可以为氮化钛等其他材料，需要说明的是，后续需要以硬掩模层106为掩模，对第二介电层104进行刻蚀，所以硬掩模材料层与第二介电层104需采用不同材料。

在形成硬掩模层106的过程中，所述硬掩模层106中图形的线宽和间距可以为常规曝光工艺能形成的最小线宽和间距，以使得最终形成的测试结构的线宽和间距更小。

如图5、图6所示，形成硬掩模层106以后，以所述硬掩模层106为掩模，对所述第二半导体层105进行干法刻蚀，去掉硬掩模层106露出的第二半导体层105，形成相对设置的条状半导体层201和梳状半导体层202，且梳状半导体层202的梳齿202A朝向条状半导体层201。

在对所述第二半导体层105进行的干法刻蚀的过程中，所述硬掩模层106的厚度也受刻蚀而减小，在对所述第二半导体层105进行的干法刻蚀结束后，在所述第二半导体层105表面保留一定剩余的硬掩模层106，且剩余的硬掩模层106的厚度大于或等于15纳米。剩余的硬掩模层106在后续的刻蚀工艺中具有作为掩模的作用，在后续的外延工艺中具有作为外延阻挡层的作用。

在本实施例中，所述梳状半导体层202具有多个梳齿202A且多个梳齿202A等间隔排布。

需要说明的是，在形成条状半导体层201和梳状半导体层202以后，条状半导体层201和梳状半导体层202上方的硬掩模层106并不去除，所以在图5至图18的俯视图中，条状半导体层201和梳状半导体层202与硬掩模层106重合。

参考图7、图8，图8为图7沿CC`线的剖视图，执行步骤S5，在梳状半导体层202朝向条状半导体层201的侧壁上形成第一半导体侧墙107。

具体地，采用外延工艺在梳状半导体层202朝向条状半导体层201的侧壁上形成所述第一半导体侧墙107，采用外延工艺的好处在于，外延工艺的可可控性更强，能够形成更薄的第一半导体侧墙107且第一半导体侧墙107与梳状半导体层202与条状半导体层201相对的侧壁的对准更加精确，并且无需刻蚀过程就能在梳状半导体层202与条状半导体层201相对的侧壁形成所述第一半导体侧墙第一半导体侧墙107，节省了产能。

由于条状半导体层201和梳状半导体层202表面还有硬掩模层106，所以条状半导体层201和梳状半导体层202上表面不会外延生长第一半导体侧墙107。

但是本发明对所述第一半导体侧墙107的形成工艺不做限制，在其他实施例中，还可以采用先沉积半导体材料层，在对半导体材料层进行干法刻蚀的方法形成所述第一半导体侧墙107。

本实施例中，所述第一半导体侧墙107的材料为锗硅，并且锗硅中锗的含量在15-45%，以保证在后续去除成第一半导体侧墙107的过程中，第一半导体侧墙107与周围的硅材料刻蚀选择比较高，对条状半导体层201和梳状半导体层202影响较小。

但是本发明对第一半导体侧墙的材料不做限制，在其他实施例中，所述第一半导体侧墙107的材料还可以为其他与条状半导体层201和梳状半导体层202材料的刻蚀选择比不同的材料。

需要说明的是，如图7所示，在梳状半导体层202朝向条状半导体层201的侧壁上形成第一半导体侧墙107的过程中，条状半导体层201朝向梳状半导体层202的侧壁上也形成了第一半导体侧墙107。所以外延生长第一半导体侧墙107以后，还需要将条状半导体层201朝向梳状半导体层202的侧壁上的第一半导体侧墙107去除。具体来说，可以在梳状半导体层202上方覆盖遮挡层，露出条状半导体层201以及条状半导体层201朝向梳状半导体层202侧壁的第一半导体侧墙107，然后进行干法刻蚀，去除所述条状半导体层201朝向梳状半导体层202的侧壁上的第一半导体侧墙107。

参考图9、图10，图10为图9沿DD`线的剖视图，执行步骤S6，去除梳状半导体层202与第一半导体侧墙107露出的第二介电层104，直至露出第一半导体层103。

具体地，以所述硬掩模层106、第一半导体侧墙107为掩模，对所述第二介电层104进行干法刻蚀，去除梳状半导体层202与第一半导体侧墙107露出的第二介电层104直至露出第一半导体层103。由于硬掩模层106的材料为氮化硅，所述第一半导体侧墙107的材料为锗硅，所述第二介电层104的材料为氧化硅，氧化硅与锗硅、氮化硅的刻蚀选择比不同，所以在干法刻蚀的过程中，硬掩模层106、第一半导体侧墙107不会被去除。

参考图11、图12，图12为图11沿EE`线的剖视图，执行步骤S7，在露出的第一半导体层103上形成侧墙材料层108，使所述侧墙材料层108填充于条状半导体层201和梳状半导体层202的第一半导体侧墙107之间。

侧墙材料层108的高度高于第二介电层104的高度，低于第二半导体层105的高度，这样由侧墙材料层108所形成的侧墙的高度高于第二介电层104的高度，低于第二半导体层105的高度，以便于在后续步骤中形成第一掩模。

具体地，在本实施例中，采用外延工艺生长所述侧墙材料层108，所述侧墙材料层108的材料为硅。由于露出的第一半导体层103的材料为硅，在硅上进行外延硅生长较为方便且外延生长的侧墙材料层108覆盖性好，但本发明对所述侧墙材料层108的形成方法不做限制，在其他实施例中，还可以采用如化学气相沉积法等其他方法形成所述侧墙材料层108。

由于条状半导体层201和梳状半导体层202表面还有硬掩模层106，所以条状半导体层201和梳状半导体层202上不会外延生长侧墙材料层。

需要说明的是，由于侧墙材料层108以及第一半导体层103的材料均为硅，所以在图11中没有画出侧墙材料层108与第一半导体层103的分界线。

参考图13、图14，图14为图13沿FF`线的剖视图，执行步骤S8，去除位于梳状半导体层202的梳齿202A之间以及条状半导体层201与梳状半导体层202之间的部分侧墙材料层108和部分第一半导体层103，直至露出第一介电层102，保留位于梳状半导体层202的第一半导体侧墙107上的侧墙材料层108，形成第二半导体侧墙109A，还保留位于条状半导体层201侧壁的侧墙材料层108，以形成第三半导体侧墙109B。

在本实施例中，第一半导体侧墙107、第二半导体侧墙109A、第三半导体侧墙109B厚度为一定值。

第二半导体侧墙109A、第三半导体侧墙109B之间具有第一空隙301，第一空隙301具有宽度D1，在本实施例中，由于梳状半导体层202的多个梳齿202A等间隔排布，并且第一半导体侧墙107的厚度为一定值，第二半导体侧墙109A的厚度为一定值，在本实施例中，通过控制条状半导体层201与梳状半导体层202之间的距离，使相邻第二半导体侧墙109A之间的第一空隙301的宽度D1为一定值，宽度D1可由所述第一半导体侧墙107、第二半导体侧墙109A的厚度进行调整。

具体地，可以采用干法刻蚀去除所述部分侧墙材料层108和所述部分第一半导体层103。

参考图15、图16，图16为图15沿GG`线的剖视图，执行步骤S9，去除位于梳状半导体层202朝向条状半导体层201的侧壁上的第一半导体侧墙107，露出所述第二半导体侧墙109A与梳状半导体层202之间的第二介电层102，所述硬掩模层106、条状半导体层201、梳状半导体层202、第二半导体侧墙109A、剩余的第一介电层102以及第二介电层104构成第一掩模，第一掩模具有第三半导体侧墙109B、第二半导体侧墙109A和第一介电层102围成的梳状的第一空隙301和第二半导体侧墙109A、梳状半导体层202、第二介电层104围成的蛇形的第二空隙302。

具体地，采用湿法刻蚀去除位于所述梳状半导体层202与条状半导体层201相对的侧壁上的第一半导体侧墙107，由于第一半导体侧墙107的材料为锗硅，而第二半导体侧墙109A、第三半导体侧墙109B的材料为氮化硅，所以采用对锗硅选择比较高而对氮化硅刻蚀选择比低的盐酸进行所述干法刻蚀，以使得去除第一半导体侧墙107后，所述第二半导体侧墙109A、第三半导体侧墙109B受影响很小。

在其他实施例中，也可以采用其他方法，如干法刻蚀，去除所述第一半导体侧墙107。

去除第一半导体侧墙107以后，在原来第一半导体侧墙107位置形成第二空隙302，第二空隙302具有宽度D2，所述第二空隙的宽度D2与第一半导体侧墙107的厚度相等。

去除位于梳状半导体层202与条状半导体层201相对的侧壁上的第一半导体侧墙107以后，位于层间介质层105表面的硬掩模层106、条状半导体层201、梳状半导体层202、第二半导体侧墙109A、第三半导体侧墙109B、剩余的第一介电层102以及第二介电层104构成第一掩模。

所述第一掩模具有第一空隙301和第二空隙302，其中第一空隙301由第二半导体侧墙109A与第三半导体侧墙109B圈出，第二空隙302由第二半导体侧墙109A与梳状半导体层202围成，这样由于第二半导体侧墙109A为蛇形，第三半导体侧墙109B为条形，而梳状半导体层202的形状为梳状，所以第一空隙301的形状为梳状，而第二空隙302的形状为蛇形，第一空隙301与第二空隙302的形状和宽度分别对应后续在层间介质层101中形成的第一沟槽与第二沟槽的形状和宽度，进而对应第一引线与第二引线的形状与宽度。

由于第一空隙301的宽度D1可由所述第二半导体侧墙109A、第三半导体侧墙109B的厚度进行调整，第二空隙的宽度D2与第一半导体侧墙107的厚度相等，所以第一引线的宽度可由所述侧墙109的厚度进行调整，第二引线的宽度与第一半导体侧墙107的厚度相等，而膜层厚度的控制性比采用曝光对图形的尺寸、及多次曝光之间的位移的控制性强很多，所以侧墙109的厚度与第一半导体侧墙107的厚度很容易控制，所以可以通过增大所述第二半导体侧墙109A的厚度，减小第一半导体侧墙107的厚度的方法，缩小第一引线与第二引线的宽度。

需要说明的是，在步骤S4中形成的梳状半导体层202的多个梳齿202A之间的间距可以为光刻精度能满足的最小间距，根据本发明测试结构的形成方法，还可以在此最小间距中形成2条第一引线和1条第二引线，所以本发明测试结构的形成方法能够进一步缩小第一引线和第二引线的间距。

在本实施例中，第一空隙301的宽度D1和第二空隙302的宽度D2均为一定值，但本发明对此不作限制，第一空隙301的宽度D1和第二空隙302的宽度D2还可以不为一定值；第一空隙301的宽度D1和第二空隙302的宽度D2相等，但是本发明对此不作限制，第一空隙301的宽度D1和第二空隙302的宽度D2也可以不相等。

继续参考图15、图16，图16为图15沿GG`线的剖视图，执行步骤S10，以第一掩模为掩模去除第一空隙301和第二空隙302对应的第二介电层104以及部分第一介电层102，以形成由剩余第一介电层102构成的第二掩模，第二掩模露出的层间介质层101的形状对应第一空隙301和第二空隙302的形状。

具体地，采用干法刻蚀去除所述第二介电层104、条状半导体层201和梳状半导体层202、第二半导体侧墙109A、第三半导体侧墙109B、第一半导体层103以及部分第一介电层102，所述干法刻蚀过程包括多步微小调整，分步的去除所述第二介电层104、条状半导体层201和梳状半导体层202、第二半导体侧墙109A、第三半导体侧墙109B、第一半导体层103以及部分第一介电层102，使得高度相对较高的第二半导体侧墙109A、第三半导体侧墙109B以及梳状半导体层202、条状半导体层201遮盖下的部分第一介电层102被保留下来，形成第二掩模，第二掩模所露出的层间介质层101的形状与第一空隙301以及第二空隙302的形状相匹配。

由于在本实施例中，第一介电层102的厚度在40纳米到70纳米的范围内，第一半导体层103的厚度在30纳米到50纳米的范围内，第二介电层104的厚度在10纳米到40纳米的范围内，第二半导体层105的厚度在80纳米到120纳米的范围内，所以在第一掩模中，第二半导体侧墙109A、第三半导体侧墙109B、条状半导体层201、梳状半导体层202与第一介电层102、剩余的第二介电层104之间有一定高度差，且第一介电层102的厚度大于第一介电层102的厚度，这样在干法刻蚀以后，可以刚好剩下较薄的第一介电层102，且剩余的第一介电层102露出的层间介质层101的形状对应第一空隙301和第二空隙302的形状。

参考图17、图18，图18为图17沿HH`线的剖视图，执行步骤S11，以所述第二掩模对所述层间介质层101进行刻蚀，在所述层间介质层101中形成沟槽，所述沟槽包括梳状的第一沟槽401和蛇形的第二沟槽402。

由于第二掩模所漏出的层间介质层101的形状对应第一空隙301以及第二空隙302的形状，所以刻蚀形成的第一沟槽401的宽度D3和第二沟槽402的宽度D4分别等于第一空隙301的宽度D1和第二空隙302的宽度D2。

由于预先通过将第一引线、第二引线的图形定义在层间介质层101上的第一掩模上，以层间介质层101上的第一掩模为掩模对所述层间介质层101进行刻蚀，这样在一次刻蚀中形成了对应第一引线和第二引线的梳状的第一沟槽401和蛇形的第二沟槽402，使得在第一沟槽401和蛇形的第二沟槽402中形成的第一引线和第二引线之间的均匀性更好。

参考图19、图20，图20为图19沿II`线的剖视图，执行步骤S12，在所述沟槽中形成梳状的第一引线501和蛇形的第二引线502，其中梳状的第一引线501包括多个梳齿引线501A。

具体地，在本实施例中，在所述梳状的第一沟槽501和蛇形的第二沟槽502中填充金属铜直到覆盖所述第二掩模的表面，对填充后的表面进行化学机械研磨，去掉多余的铜以及第二掩模，形成梳状的第一引线501和蛇形的第二引线502。

但本发明对第一引线501和第二引线502的材料不做限制，在其他实施例中，还可以在第一沟槽501和第二沟槽502中填充铝等其他金属。

梳状的第一引线501的宽度D5和蛇形的第二引线502的宽度D6分别等于第一空隙301的宽度D1和第二空隙302的宽度D2。

在本实施例中，所述第一引线501的宽度D5和蛇形的第二引线502的宽度D6相等，并且宽度D5、宽度D6等于相邻第一引线501与第二引线502之间的间距D7以及相邻第二引线502之间的间距D8。这样符合一般设计规则的要求，但本发明对此不做限制，在其他实施例中，所述宽度D5、宽度D6与间距D7以及间距D8也可以不相等。

需要说明的是，在形成测试结构的过程中，在衬底的其他区域，可以同步进行形成互联结构的过程。具体地，采用添加一步形成遮挡层的方法，可以在衬底中形成测试结构的过程中，在衬底的其他区域形成互联结构。

具体地，在衬底的其他区域，同步进行形成测试结构的过程，但是形成的半导体器件为互联结构，形成互联结构过程与形成测试结构过程的区别在于，对在露出的第一半导体层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之前，在衬底的其他区域上形成遮挡层，例如在衬底的其他区域上形成覆盖光刻胶。对在露出的第一半导体层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之后，去除衬底的其他区域上的光刻胶。

这样在衬底的其他区域，继续形成测试结构的步骤，由于遮挡层的作用，没有形成侧墙，进而没有形成侧墙围出的第一空隙，这样继续与形成测试结构相同的后续步骤，能够形成只具有第二空隙的第一掩模。进而形成蛇形的第二沟槽，在所述蛇形的第二沟槽中形成第二引线，这样即形成了只包含蛇形的第二引线的互联结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种测试结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底上形成层间介质层；

在所述层间介质层表面依次形成第一介电层、第一半导体层、第二介电层、第二半导体层；

在所述第二半导体层表面形成硬掩模层，以硬掩模层为掩模图形化所述第二半导体层，形成相对设置的条状半导体层和梳状半导体层，且梳状半导体层的梳齿朝向条状半导体层；

在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙；

去除梳状半导体层、条状半导体层与第一半导体侧墙露出的第二介电层，直至露出第一半导体层；

在露出的第一半导体层上形成侧墙材料层，使所述侧墙材料层填充于条状半导体层和梳状半导体层的第一半导体侧墙之间；

去除位于梳状半导体层的梳齿之间、条状硅层与梳状半导体层之间的部分侧墙材料层和部分第一半导体层，直至露出第一介电层，保留位于梳状半导体层的第一半导体侧墙上的侧墙材料层，形成第二半导体侧墙，还保留位于条状半导体层侧壁的侧墙材料层，以形成第三半导体侧墙；

去除第一半导体侧墙直至露出第二介电层，所述硬掩模层、条状半导体层、梳状半导体层、第二半导体侧墙、剩余的第一介电层以及第二介电层构成第一掩模，所述第一掩模具有第三半导体侧墙、第二半导体侧墙和第一介电层围成的梳状第一空隙，还具有第二半导体侧墙、梳状半导体层和第二介电层围成的蛇形第二空隙；

以第一掩模为掩模去除第一空隙和第二空隙对应的部分第二介电层和部分第一介电层，以形成由剩余第一介电层构成的第二掩模；

以所述第二掩模对所述层间介质层进行刻蚀，在所述层间介质层中形成沟槽，所述沟槽包括梳状的第一沟槽和蛇形的第二沟槽；

在所述沟槽中形成梳状的第一引线和蛇形的第二引线。

2.如权利要求1所述的形成方法，其特征在于，在形成层间介质层的步骤中，所述层间介质层的材料为超低K介质，所述超低K介质的K值小于4.0。

3.如权利要求1所述的形成方法，其特征在于，在形成第一介电层、第一半导体层、第二介电层、第二半导体层的步骤中，所述第一介电层的厚度在40纳米到70纳米的范围内，第一半导体层的厚度在30纳米到50纳米的范围内，第二介电层的厚度在10纳米到40纳米的范围内，第二半导体层的厚度在80纳米到120纳米的范围内。

4.如权利要求1所述的形成方法，其特征在于，图形化所述第二半导体层的步骤包括：在所述第二半导体层表面形成硬掩模材料层，在所述硬掩模材料层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，对所述硬掩模材料层进行刻蚀，形成硬掩模层。

5.如权利要求4所述的形成方法，其特征在于，图形化所述第二半导体层的步骤包括：以所述硬掩模层为掩模，对所述第二半导体层进行干法刻蚀，且在刻蚀过程结束后，保留位于所述第二半导体层上的硬掩模层。

6.如权利要求5所述的形成方法，其特征在于，在所述第二半导体层上保留的硬掩模层的厚度大于或等于15纳米。

7.如权利要求1所述的形成方法，其特征在于，所述第二半导体层的材料为硅，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，采用外延工艺在硅材料的梳状半导体层朝向条状半导体层侧壁上形成所述第一半导体侧墙。

8.如权利要求7所述的形成方法，其特征在于，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，所述第一半导体侧墙的材料为锗硅，并且锗硅中锗的含量在15-45%。

9.如权利要求1所述的形成方法，其特征在于，所述第一半导体层的材料为硅，在露出的第一半导体层上形成侧墙材料层的步骤中，采用外延工艺在第一半导体层表面生长所述侧墙材料层。

10.如权利要求9所述的形成方法，其特征在于，在露出的第一半导体层上形成侧墙材料层的步骤中，所述侧墙材料层的材料为硅，且侧墙材料层的高度高于第二介电层的高度，低于第二半导体层的高度。

11.如权利要求8所述的形成方法，其特征在于，去除第一半导体侧墙的步骤中，采用盐酸去除所述材料为锗硅的半导体层。

12.如权利要求1所述的形成方法，其特征在于，所述梳状半导体层的多个梳齿等间隔排布。

13.如权利要求12所述的形成方法，其特征在于，第一引线的宽度、第二引线的宽度以及相邻的第一引线与第二引线的间距均相等。

14.如权利要求1所述的形成方法，其特征在于，在形成测试结构的过程中，还在衬底中同步形成互联结构。

15.如权利要求14所述的形成方法，其特征在于，形成互联结构的步骤包括：在露出的第一硅材料层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之前，在衬底的互联结构对应位置的区域的梳状半导体层和条状半导体层上形成遮挡层。

在形成侧墙之后去除所述遮挡层，以使第一掩模在互联结构对应位置只具有第二空隙。