CN104966669A - 一种全包围栅结构的制造方法 - Google Patents
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Abstract
本发明提供一种全包围栅极结构的制造方法，先采用图形化掩膜层刻蚀半导体衬底形成鳍体，然后形成与鳍体顶部齐平的层间介质层，在第一次回刻蚀层间介质层后，形成了刻蚀比不同的侧墙半导体层来作为后续的悬空沟道，去除鳍体顶部的掩膜层后，通过对鳍体进行刻蚀以及对层间介质层进行第二次回刻蚀后，使侧墙半导体层悬空而用作悬空沟道，进而获得全包围栅极结构。一个鳍体结构可以同时获得至少两个悬空沟道，因此本发明的技术方案工艺简单、可靠，成本低，能够提高器件性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种全包围栅结构的制造方法。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。
在寻求更高的器件密度、更高的性能以及更低的费用的过程中，随着集成电路工艺持续发展到纳米技术工艺节点，一些制造厂商已经开始考虑如何从平面CMOS晶体管向三维鳍式场效应管(FinFET)器件结构的过渡问题。与平面晶体管相比，FinFET器件由于改进了对沟道的控制，从而减小了短沟道效应。制造和设计中的挑战推动了FinFET器件的发展。目前，FinFET已出现在20nm技术代的应用中。尽管现有的FinFET器件以及制造FinFET器件的方法已大体上满足了其预期目的，但并不是在所有方面都能够完全令人满意。
FinFET器件是一种多栅MOS器件。按照栅极数目的不同，可以将FinFET划分为双栅FinFET、三栅FinFET以及可四面控制的全包围栅(Gate-all-around)FinFET。其中，双栅FinFET具有两个栅极，分别位于鳍体(Fin)的两侧，可以分别独立控制鳍体的沟道电流。在实际应用中，双栅FinFET常用于要求具有低漏电流的核心逻辑电路。三栅FinFET具有三个栅极，鳍体的两侧面各有一个栅极，另外一个栅极在鳍体的顶部。栅极及Fin(鳍)通过其下方的绝缘层与衬底相隔离。三栅FinFET的Fin结构有的是在SOI(Silicon On Insulator，绝缘体上硅)上形成的，有的是直接从硅衬底上直接得到。三栅FinFET的好处是，由于鳍体的三个侧面都受到栅极的控制，所以比传统的MOS结构能更好地控制有源区中的载流子，提供更大的驱动电流，因而提高了器件性能。目前广泛应用的FinFET器件，基本上是三面控制的三栅FinFET。
随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(Gate-all-around，请参考图1所示)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(Short channel effect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。除此之外，漏场的影响也被移除，所以器件的短沟道效应被有效限制。由于构成器件沟道的硅膜与底部衬底之间最终需要悬空，因此全包围栅极器件的制造工艺也较为复杂。
请参考图1A和1B，现有技术中一种全包围栅极结构的形成方法，包括：
首先，如图1A所示，在一半导体衬底形成氧化层和硅层，并刻蚀氧化层和硅层，以形成沟道区鳍体以及沟道区氧化层；
接着，如图1B所示，移除沟道区氧化层，使得剩余的沟道区鳍体悬空于半导体衬底上方；
然后，形成全包围悬空的沟道区鳍体的全包围栅极结构。
然而，上述现有全包围栅极结构形成工艺中，一个鳍体仅能获得一个悬空沟道，将该工艺用于多沟道全包围栅极结构的制作时，工艺复杂，难度和成本均较高。
因此，如何提供一种工艺简单、可靠、低成本的全包围栅极结构的制造方法，并保证器件性能，是本领域技术人员亟待解决的技术问题之一。
发明内容
本发明的目的在于提供一种全包围栅结构的制造方法，能够简化工艺，降低成本，能够同时获得多个悬空沟道。
为解决上述问题，本发明提出一种全包围栅结构的制造方法，包括以下步骤：
提供表面上形成有定义鳍体位置的图形化掩膜层的半导体衬底，以所述图形化掩膜层为掩膜，刻蚀半导体衬底以形成立在刻蚀停止面上的鳍体；
在所述半导体衬底表面上形成与图形化掩膜层顶部齐平的层间介质层；
第一次回刻蚀所述层间介质层，以暴露出一定高度的鳍体；
形成包围暴露出的鳍体侧壁表面的侧墙半导体层，所述侧墙半导体层仅覆盖在鳍体周围部分层间介质层表面上；
去除鳍体顶部的图形化掩膜层，并刻蚀所述鳍体至一定深度；
第二次回刻蚀所述层间介质层至所述深度，使侧墙半导体层完全悬空或部分悬空，以获得悬空沟道；
形成全包围悬空沟道暴露表面的全包围栅极结构。
进一步的，所述层间介质层为氧化硅、氮化硅或者氮氧化硅。
进一步的，第一次回刻蚀所述层间介质层的深度不小于5nm。
进一步的，所述侧墙半导体层为纯硅层或者掺杂硅层，采用外延生长工艺形成。
进一步的，所述侧墙半导体层的宽度不小于5nm。
进一步的，第二次回刻蚀所述层间介质层的深度不小于5nm。
进一步的，所述图形化掩膜层为氮化硅或者氮氧化硅，厚度不小于20nm。
进一步的，去除鳍体顶部的图形化掩膜层之后，采用干法刻蚀或湿法刻蚀工艺刻蚀所述鳍体至一定深度，所述湿法刻蚀的刻蚀剂为有晶向选择性的刻蚀剂。
进一步的，去除鳍体顶部多个位置的图形化掩膜层，从鳍体顶部暴露的位置刻蚀所述鳍体至一定深度；
第二次回刻蚀所述多个位置的层间介质层至所述深度，使所述多个位置的侧墙半导体层完全悬空，以获得多个悬空沟道。
进一步的，所述鳍体的形状为条状、带状或矩形块状，高度为10nm～1000nm，宽度为5nm～50nm。
与现有技术相比，本发明提供的全包围栅极结构的制造方法，先采用图形化掩膜层刻蚀半导体衬底形成鳍体，然后形成与鳍体顶部齐平的层间介质层，在第一次回刻蚀层间介质层后，形成了刻蚀比不同的侧墙半导体层来作为后续的悬空沟道，去除鳍体顶部的掩膜层后，通过对鳍体进行刻蚀以及对层间介质层进行第二次回刻蚀后，使侧墙半导体层悬空而用作悬空沟道，进而获得全包围栅极结构。一个鳍体结构可以同时获得至少两个悬空沟道，因此本发明的技术方案工艺简单、可靠，成本低，能够提高器件性能。
附图说明
图1A至1B是现有技术中形成全包围栅极结构方法的器件剖面结构示意图；
图2是本发明具体实施例的全包围栅极结构的制造方法流程图；
图3A至3G是图2所示方法中的器件剖面结构示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
进一步的，所述层间介质层为氧化硅、氮化硅或者氮氧化硅。
进一步的，第一次回刻蚀所述层间介质层的深度不小于5nm。
进一步的，所述侧墙半导体层为纯硅层或者掺杂硅层，采用外延生长工艺形成。
进一步的，所述侧墙半导体层的厚度不小于5nm。
进一步的，第二次回刻蚀所述层间介质层的深度不小于5nm。
进一步的，所述图形化掩膜层为氮化硅或者氮氧化硅，厚度不小于20nm。
进一步的，去除鳍体顶部的图形化掩膜层之后，采用干法刻蚀或湿法刻蚀工艺刻蚀所述鳍体至一定深度，所述湿法刻蚀的刻蚀剂为有晶向选择性的刻蚀剂。
进一步的，去除鳍体顶部多个位置的图形化掩膜层，从鳍体顶部暴露的位置刻蚀所述鳍体至一定深度；
第二次回刻蚀所述多个位置的层间介质层至所述深度，使所述多个位置的侧墙半导体层完全悬空，以获得多个悬空沟道。
本发明提出一种全包围栅结构的制造方法，包括以下步骤：
S1，提供表面上形成有定义鳍体位置的图形化掩膜层的半导体衬底，以所述图形化掩膜层为掩膜，刻蚀半导体衬底以形成立在刻蚀停止面上的鳍体；
S2，在所述半导体衬底表面上形成与图形化掩膜层顶部齐平的层间介质层；
S3，第一次回刻蚀所述层间介质层，以暴露出一定高度的鳍体；
S4，形成包围暴露出的鳍体侧壁表面的侧墙半导体层，所述侧墙半导体层仅覆盖在鳍体周围部分层间介质层表面上；
S5，去除鳍体顶部的图形化掩膜层，并刻蚀所述鳍体至一定深度；
S6，第二次回刻蚀所述层间介质层至所述深度，使侧墙半导体层完全悬空或部分悬空，以获得悬空沟道；
S7，形成全包围悬空沟道暴露表面的全包围栅极结构。
请参考图3A，在步骤S1中提供的半导体衬底300可以为体硅衬底、绝缘体上硅(SOI)衬底、锗硅衬底等。首先，在半导体衬底300上沉积一层硬掩膜层，作为刻蚀阻挡层，通常采用的是氮化物或者氮氧化硅，优选为Si3N4。采用光刻工艺，进行光刻胶的涂布、曝光和显影，在硬掩膜层的上方形成图案化的光刻胶层(未图示)，图案化的光刻胶层定义了鳍体位置，然后刻蚀硬掩膜层，以将图案化的光刻胶层的图案转移到硬掩膜层上，形成图形化掩膜层302；接着，以图形化的掩膜层为掩膜，刻蚀半导体衬底300至一定深度(不小于10nm)，将未被图形化掩膜层302遮蔽的半导体衬底300去除，形成鳍体(Fin)301，刻蚀过程中以CxFy族气体作为主要刻蚀气体，可以辅以HBr/Cl2或是HBr/O2的组合气体；然后进行去胶，移除覆盖于顶层的图案化的光刻胶层，使刻蚀完成，图形化掩膜层302暴露。本实施例中鳍体301的形状可加工成条状、带状或矩形块状，高度可以为10nm～1000nm，宽度可以为5nm～50nm。
作为优选，在实际产品生产中，可在图形化掩膜层302和半导体衬底300之间生长一层氧化层，以缓解图形化掩膜层302对于鳍体301的半导体材料的压力。该氧化层的厚度小于图形化掩膜层302的厚度。通常常用的氧化层材质为SiO2。在后续步骤中，该氧化层与图形化掩膜层302同时移除。
请参考图3B，在步骤S2中，先采用化学气相沉积工艺在包含鳍体的整个半导体衬底表面以及图形化掩膜层302表面上形成层间介质层303，所述层间介质层可以是氧化硅、氮化硅、氮氧化硅或者正硅酸乙酯(TEOS)等材料，其刻蚀比与鳍体硅不同；然后并通过化学机械研磨(CMP)将图形化掩膜层302上方多余的层间介质层303去除，使得层间介质层303的顶部与图形化掩膜层302顶部齐平。
请参考图3C，在步骤S3中，采用干法刻蚀工艺对层间介质层303进行回刻蚀，以露出一定高度(或称为深度，图中H1所示)的鳍体301a，回刻蚀的深度取决于待形成的悬空沟道的高度(或深度)，优选的，第一次回刻蚀所述层间介质层的深度不小于5nm，由此使得暴露出的鳍体301a的高度(或称为深度)不小于5nm。所述干法刻蚀的具体工艺参数为：刻蚀气体包括CF4、CHF3和Ar，CHF3流量为50sccm～200sccm，CF4的流量为30sccm～50sccm，Ar的流量为50sccm～100sccm，腔室压强为0mTorr～5mTorr，源电源射频功率为200W～1000W，偏置电源射频功率为100W～500W。
请参考图3D，在步骤S4中，在暴露出的鳍体301a的侧面形成侧墙半导体层304，该侧墙半导体层304可以是相对层间介质层303和半导体衬底300的硅，具有较大的刻蚀选择比的任何可以做沟道的半导体材料，例如与半导体衬底的硅晶向不同的纯硅或者锗硅或者碳硅，由此刻蚀在后续的层间介质层303的第二次回刻蚀以及刻蚀鳍体至一定深度的工艺中保留下来。侧墙半导体层304可以通过化学气相沉积工艺沉积并进行刻蚀形成，也可以通过外延生长工艺形成。优选地，以第一次回刻蚀层间介质层303暴露出的鳍体301a的硅为种子层，通过外延生长工艺在鳍体301a的暴露侧壁表面外延一层锗硅层(SiGe)或者碳硅层(SiC)作为侧墙半导体层304，用于形成后续的悬空沟道，其宽度(即沿远离鳍体的方向的厚度)不小于5nm。由于鳍体301a顶部有图形化掩膜层301保护，所以无论采用上述哪种工艺，最终均要使得只有鳍体侧壁被侧墙半导体层304覆盖。
请参考图3E，在步骤S5中，首先，采用湿法清洗工艺去除鳍体301a顶部的图形化掩膜层，清洗剂可以选取热磷酸(155℃)；然后，通过干法刻蚀或者湿法刻蚀等工艺刻蚀鳍体至一定深度(图中H2所示)，该深度决定了悬空沟道的悬空高度(即H2-H1)，剩余的鳍体为301b。采用湿法刻蚀时，选择的刻蚀剂为有晶向选择性的刻蚀剂，例如TMAH(四甲基氢氧化铵)。若需在一个带状的鳍体的两侧同时形成多个悬空沟道时，可以进行选择性地去除鳍体顶部多个位置的图形化掩膜层，进而从鳍体顶部暴露的位置刻蚀所述鳍体至一定深度，在后续步骤S6中第二次回刻蚀所述多个位置的层间介质层至所述深度，使所述多个位置的侧墙半导体层完全悬空，从而通过一个鳍体可以获得多于2个的悬空沟道。
请参考图3F，在步骤S6中，再次采用干法刻蚀工艺对层间介质层303进行回刻蚀，可以刻蚀至鳍体301b的顶部，甚至低于鳍体301b顶部，以使侧墙半导体层304悬空而形成悬空沟道。优选的，第二次回刻蚀所述层间介质层的深度不小于5nm。所述干法刻蚀的具体工艺参数为：刻蚀气体包括CF4、CHF3和Ar，CHF3流量为50sccm～200sccm，CF4的流量为30sccm～50sccm，Ar的流量为50sccm～100sccm，腔室压强为0mTorr～5mTorr，源电源射频功率为200W～1000W，偏置电源射频功率为100W～500W。优选的，第二次回刻蚀所述层间介质层的深度不小于5nm，由此使得悬空沟道的底部能够悬空。
请参考图3G，在步骤S7中，在侧墙半导体层304形成的悬空沟道表面上形成了全包围的栅介质层305和栅极层306，由此获得全包围栅极结构。其中全包围栅极结构可以是多晶硅栅极结构，也可以是高K金属栅极结构。多晶硅栅极结构的栅介质层305可以通过热氧化工艺形成，多晶硅栅极层可以通过采用LPCVD工艺淀积多晶硅并图形化沉积的多晶硅来形成，LPCVD工艺可以使多晶硅在悬空硅线条下方也能很好的填充。，具体，形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100sccm～200sccm，如120sccm；反应腔内温度范围可为700℃～800℃；反应腔内压力可为100mTorr～300mTorr；载气为氦气(He)或氮气，流量范围可为5sccm r～20sccm。高K金属栅极结构的栅介质层为氧化铪、氧化铝、五氧化二钽或氧化锆，或者在氧化铪、氧化铝、五氧化二钽、氧化锆中掺杂Si、Al、N、La、Ta等元素而成的高K材料。形成所述高K栅介质层的方法可以是物理气相沉积工艺或原子层沉积工艺，金属栅极通过溅射沉积工艺沉积多个薄膜堆栈而成，所述薄膜包括功函数金属层，阻挡层和导电层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
综上所述，本发明提供的全包围栅极结构的制造方法，先采用图形化掩膜层刻蚀半导体衬底形成鳍体，然后形成与鳍体顶部齐平的层间介质层，在第一次回刻蚀层间介质层后，形成了刻蚀比不同的侧墙半导体层来作为后续的悬空沟道，去除鳍体顶部的掩膜层后，通过对鳍体进行刻蚀以及对层间介质层进行第二次回刻蚀后，使侧墙半导体层悬空而用作悬空沟道，进而获得全包围栅极结构。一个鳍体结构可以同时获得至少两个悬空沟道，因此本发明的技术方案工艺简单、可靠，成本低，能够提高器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种全包围栅结构的制造方法，其特征在于，包括以下步骤：
提供表面上形成有定义鳍体位置的图形化掩膜层的半导体衬底，以所述图形化掩膜层为掩膜，刻蚀半导体衬底以形成立在刻蚀停止面上的鳍体；
在所述半导体衬底表面上形成与图形化掩膜层齐平的层间介质层；
第一次回刻蚀所述层间介质层，以暴露出一定高度的鳍体；
形成包围暴露出的鳍体侧壁表面的侧墙半导体层，所述侧墙半导体层仅覆盖在鳍体周围部分层间介质层表面上；
去除鳍体顶部的图形化掩膜层，并刻蚀所述鳍体至一定深度；
第二次回刻蚀所述层间介质层至所述深度，使侧墙半导体层完全悬空或部分悬空，以获得悬空沟道；
形成全包围悬空沟道暴露表面的全包围栅极结构。
2.如权利要求1所述的全包围栅结构的制造方法，其特征在于，所述层间介质层为氧化硅、氮化硅或者氮氧化硅。
3.如权利要求1所述的全包围栅结构的制造方法，其特征在于，第一次回刻蚀所述层间介质层的深度不小于5nm。
4.如权利要求1所述的全包围栅结构的制造方法，其特征在于，所述侧墙半导体层为纯硅层或者掺杂硅层，采用外延生长工艺形成。
5.如权利要求1所述的全包围栅结构的制造方法，其特征在于，所述侧墙半导体层的宽度不小于5nm。
6.如权利要求1所述的全包围栅结构的制造方法，其特征在于，第二次回刻蚀所述层间介质层的深度不小于5nm。
7.如权利要求1所述的全包围栅结构的制造方法，其特征在于，所述图形化掩膜层为氮化硅或者氮氧化硅，厚度不小于20nm。
8.如权利要求1所述的全包围栅结构的制造方法，其特征在于，去除鳍体顶部的图形化掩膜层之后，采用干法刻蚀或湿法刻蚀工艺刻蚀所述鳍体至一定深度，所述湿法刻蚀的刻蚀剂为有晶向选择性的刻蚀剂。
9.如权利要求1所述的全包围栅结构的制造方法，其特征在于，去除鳍体顶部多个位置的图形化掩膜层，从鳍体顶部暴露的位置刻蚀所述鳍体至一定深度；
第二次回刻蚀所述多个位置的层间介质层至所述深度，使所述多个位置的侧墙半导体层完全悬空，以获得多个悬空沟道。
10.如权利要求1所述的全包围栅结构的制造方法，其特征在于，所述鳍体的形状为条状、带状或矩形块状，高度为10nm～1000nm，宽度为5nm～50nm。
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