KR20070113391A

KR20070113391A - 반도체 소자의 테스트 패턴

Info

Publication number: KR20070113391A
Application number: KR1020060046188A
Authority: KR
Inventors: 한병희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-23
Filing date: 2006-05-23
Publication date: 2007-11-29

Abstract

본 발명은 공정 진행상 취약한 부분을 파악하여 소자의 특성을 보다 정확하게 평가함으로써 제조 수율 및 소자 특성을 효과적으로 개선할 수 있는 반도체 소자의 테스트 패턴을 개시한다. 개시된 본 발명의 반도체 소자의 테스트 패턴은, 반도체 기판 활성 영역간의 공정 마진을 평가하기 위한 반도체 소자의 테스트 패턴에 있어서, 일방향을 따라 연장하면서 등간격으로 배치되는 다수의 제1빗살부와, 상기 제1빗살부들의 일단을 연결하면서 제1빗살부와 수직 방향으로 배치되는 제1바를 포함하는 제1패턴; 상기 일방향을 따라 연장하면서 상기 제1빗살부의 사이마다 등간격으로 배치되는 다수의 제2빗살부와, 상기 제2빗살부들의 타단을 연결하면서 제2빗살부와 수직 방향으로 배치되는 제2바를 포함하는 제2패턴; 상기 제1 및 제2패턴의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 등간격으로 배치되는 다수의 제3빗살부와, 상기 제3빗살부들의 일단을 연결하면서 제3빗살부와 수직 방향으로 배치되는 제3바를 포함하는 제3패턴; 및 상기 제1 및 제2패턴의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 상기 제3빗살부의 사이마다 등간격으로 배치되는 다수의 제4빗살부와, 상기 제4빗살부들의 타단을 연결하면서 제4빗살부와 수직 방향으로 배치되는 제4바를 포함하는 제4패턴;을 포함한다.

Description

반도체 소자의 테스트 패턴{TEST PATTERN OF SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 평면도.

도 2는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 평면도.

*도면의 주요 부분에 대한 부호의 설명*

21 : 제1빗살부 22 : 제1바

23 : 제1패턴 24 : 제2빗살부

25 : 제2바 26 : 제2패턴

27 : 제3빗살부 28 : 제3바

29 : 제3패턴 30 : 제4빗살부

31 : 제4바 32 : 제4패턴

본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 특히, 공정 진행상 취약한 부분을 파악하여 소자의 특성을 보다 정확하게 평가함으로써 제조 수율 및 소 자 특성을 효과적으로 개선할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.

통상, 반도체 소자는 제조 공정시 이상 유무를 시험하고, 공정 특성을 평가하기 위하여 테스트 패턴(Test Pattern)을 구비한다. 상기 테스트 패턴은 반도체 소자를 구성하는 각각의 부분들의 전기적 특성을 분석하여 상기 반도체 소자의 제조 공정 상의 이상 유무를 검출하고, 공정 특성을 평가하여 공정의 한계와 공정 마진(Margin)을 확보할 수 있도록 해준다.

한편, 반도체 소자의 테스트 패턴 중, 반도체 기판 활성 영역 간의 공정 마진을 평가하기 위해 형성되는 테스트 패턴이 있으며, 상기 테스트 패턴을 이용하면 기판 상의 소자분리 영역 면적을 최소화할 수 있으므로 반도체 소자의 특성이 개선된다.

이하에서는, 도 1을 참조해서 종래기술에 따른 기판 활성 영역간의 공정 마진을 평가하기 위한 반도체 소자의 테스트 패턴을 설명하도록 한다.

도 1을 참조하면, 상기 테스트 패턴은 일방향을 따라 연장하면서 배치되는 다수의 제1빗살부와, 상기 제1빗살부들의 일단을 연결하는 제1바를 포함하는 제1패턴 및 상기 일방향을 따라 연장하면서 상기 제1빗살부의 사이마다 배치되는 다수의 제2빗살부와, 상기 제2빗살부들의 타단을 연결하는 제2바를 포함하는 제2패턴으로 구성되어 있다.

상기 제1빗살부와 제2빗살부에는 상기 일방향과 수직하는 방향으로 돌출된 부분(A)들을 가지고 있으며, 상기 제1패턴 및 제2패턴에 서로 다른 크기의 전압을 인가함으로써 반도체 소자의 전기적 특성을 분석한다.

그러나, 전술한 종래기술에 따른 테스트 패턴은 상기한 부분(A)들로 인하여 일방향 및 상기 일방향과 수직한 방향이 혼합된 형태로 형성되므로, 상기 테스트 패턴에 의해 분석된 제조 공정상의 취약부분이 어느 방향에서 유발되었는지 파악하는 것이 어렵다는 문제점이 있다.

또한, 최근 반도체 소자의 고집적화에 따라 디자인 룰(Design Rule)이 70nm급 이하로 가면서, 종래의 양방향이 혼합된 복잡한 형태의 테스트 패턴을 형성하는 것이 어렵게 되었으며, 상기 양방향이 접하는 지점에서 브리지(Bridge)가 유발된다. 그 결과, 테스트 패턴의 페일 포인트(Fail Point)가 급증하게 되었으며, 이로 인하여, 소자의 특성을 정확하게 분석할 수 없다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 공정 진행상 취약한 부분을 파악하여 소자의 특성을 보다 정확하게 평가함으로써 제조 수율 및 소자 특성을 효과적으로 개선할 수 있는 반도체 소자의 테스트 패턴을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 활성 영역간의 공정 마진을 평가하기 위한 반도체 소자의 테스트 패턴에 있어서, 일방향을 따라 연장하면서 등간격으로 배치되는 다수의 제1빗살부와, 상기 제1빗살부들의 일단을 연결하면서 제1빗살부와 수직 방향으로 배치되는 제1바를 포함하는 제1패턴; 상기 일방향을 따라 연장하면서 상기 제1빗살부의 사이마다 등간격으로 배치되는 다수의 제2빗살부와, 상기 제2빗살부들의 타단을 연결하면서 제2빗살부와 수직 방향으로 배치되는 제2바를 포함하는 제2패턴; 상기 제1 및 제2패턴의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 등간격으로 배치되는 다수의 제3빗살부와, 상기 제3빗살부들의 일단을 연결하면서 제3빗살부와 수직 방향으로 배치되는 제3바를 포함하는 제3패턴; 및 상기 제1 및 제2패턴의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 상기 제3빗살부의 사이마다 등간격으로 배치되는 다수의 제4빗살부와, 상기 제4빗살부들의 타단을 연결하면서 제4빗살부와 수직 방향으로 배치되는 제4바를 포함하는 제4패턴;을 포함한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 종래기술에 따른 테스트 패턴의 모양을 보다 단순하게 변화시키며, 양방향을 분리하여 두 개의 패턴을 형성한다.

이렇게 하면, 상기 패턴의 형성 공정이 단순해지며, 공정 진행상 취약한 부분이 용이하게 파악되어 소자의 특성을 보다 정확하게 평가할 수 있으므로, 제조 수율 및 소자 특성을 효과적으로 개선할 수 있다.

자세하게, 도 2는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 평면도로서, 이를 설명하면 다음과 같다.

도 2를 참조하면, 본 발명의 테스트 패턴은 제1, 제2, 제3 및 제4패 턴(23,26,29,32)의 4부분으로 구성되어 있으며, 상기 제1, 제2패턴(23,26)과 제3, 제4패턴(29,32)은 서로 맞물려 있는 한 쌍으로 형성된다.

상기 제1패턴(23)은 반도체 기판의 일방향을 따라 연장하면서 등간격으로 배치되는 다수의 제1빗살부(21)와, 상기 제1빗살부(21)들의 일단을 연결하면서 제1빗살부(21)와 수직 방향으로 배치되는 제1바(22)를 포함한다. 상기 제1빗살부(21)는 종래와는 달리 돌출된 부분이 없는 직사각형 형태로 형성된다.

상기 제2패턴(26)은 상기 제1패턴(23)과 맞물린 형태로 형성되며, 상기 일방향을 따라 연장하면서 상기 제1빗살부(21)의 사이마다 등간격으로 배치되는 다수의 제2빗살부(24)와, 상기 제2빗살부(24)들의 타단을 연결하면서 제2빗살부(24)와 수직 방향으로 배치되는 제2바(25)를 포함한다. 상기 제2빗살부(24)는 상기 제1빗살부(21)와 마찬가지로 돌출된 부분이 없는 직사각형 형태로 형성된다.

여기서, 상기 제1패턴(23)과 제2패턴(26)은 서로 맞물린 형태의 한 쌍으로 구성되며, 돌출된 부분이 없도록 형성되기 때문에 종래보다 비교적 간단한 공정을 통해 형설될 수 있으며, 일방향만을 포함하도록 형성되므로 상기 일방향에서의 이상 유무를 파악하는 것이 용이하다.

상기 제3패턴(29)은 상기 제1 및 제2패턴(23,26)의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 등간격으로 배치되는 다수의 제3빗살부(27)와, 상기 제3빗살부(27)들의 일단을 연결하면서 제3빗살부(27)와 수직 방향으로 배치되는 제3바(28)를 포함한다. 상기 제3빗살부(27)는 종래와는 달리 돌출된 부분이 없는 직사각형 형태로 형성된다.

상기 제4패턴(32)은 상기 제3패턴(29)과 맞물린 형태로 제1 및 제2패턴(23,26)의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 상기 제3빗살부(27)의 사이마다 등간격으로 배치되는 다수의 제4빗살부(30)와, 상기 제4빗살부(30)들의 타단을 연결하면서 제4빗살부(30)와 수직 방향으로 배치되는 제4바(31)를 포함한다. 상기 제4빗살부(30)는 상기 제3빗살부(27)와 마찬가지로 돌출된 부분이 없는 직사각형 형태로 형성된다.

여기서, 상기 제3패턴(29)과 제4패턴(32)은 서로 맞물린 형태의 한 쌍으로 구성되며, 돌출된 부분이 없도록 형성되기 때문에 종래보다 비교적 간단한 공정을 통해 형설될 수 있으며, 일방향과 수직하는 타방향만을 포함하도록 형성되므로 상기 타방향에서의 이상 유무를 파악하는 것이 용이하다.

따라서, 본 발명은 상기 제1, 제2패턴을 통해 일방향에서의 이상 유무를 파악하며, 제3, 제4패턴을 통해 일방향과 수직하는 타방향에서의 이상 유무를 파악할 수 있으므로, 반도체 소자의 제조 공정상의 취약부분이 어느 방향에서 유발되었는지 보다 정확하게 파악할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다. 또한, 상기 패턴을 구성하는 빗살부분이 돌출된 부분 없이 종래보다 간단한직사각형 형태로 형성되므로 상기 테스트 패턴 제작의 어려움이 어느 정도 해결되어 제조 수율을 개선할 수 있으며, 상기 패턴으로 인한 브리지의 유발을 방지함으로써 공정을 효과적으로 개선할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 반도체 기판 활성 영역간의 공정 마진을 평가하기 위한 반도체 소자의 테스트 패턴의 형성시, 서로 다른 방향을 포함하는 패턴을 따로따로 형성함으로써 공정상 취약부분이 어느 방향에서 유발되는지를 용이하게 파악할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다.

또한, 본 발명은 상기 패턴들의 모양을 종래보다 간단한 형태로 형성함으로써 그 제조를 보다 용이하게 할 수 있으므로, 제조 수율을 향상시킬 수 있다.

게다가, 본 발명은 상기 패턴들의 모양을 메인 칩(Main Chip)과 유사한 모양으로 형성함으로써 상기 메인 칩의 특성으로 최대한 반영할 수 있으며, 이를 통해, 소자의 특성을 효과적으로 개선할 수 있다.

Claims

반도체 기판 활성 영역간의 공정 마진을 평가하기 위한 반도체 소자의 테스트 패턴에 있어서,

일방향을 따라 연장하면서 등간격으로 배치되는 다수의 제1빗살부와, 상기 제1빗살부들의 일단을 연결하면서 제1빗살부와 수직 방향으로 배치되는 제1바를 포함하는 제1패턴;

상기 일방향을 따라 연장하면서 상기 제1빗살부의 사이마다 등간격으로 배치되는 다수의 제2빗살부와, 상기 제2빗살부들의 타단을 연결하면서 제2빗살부와 수직 방향으로 배치되는 제2바를 포함하는 제2패턴;

상기 제1 및 제2패턴의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 등간격으로 배치되는 다수의 제3빗살부와, 상기 제3빗살부들의 일단을 연결하면서 제3빗살부와 수직 방향으로 배치되는 제3바를 포함하는 제3패턴; 및

상기 제1 및 제2패턴의 일측 상에 배치되며, 상기 일방향과 수직하는 타방향을 따라 연장하면서 상기 제3빗살부의 사이마다 등간격으로 배치되는 다수의 제4빗살부와, 상기 제4빗살부들의 타단을 연결하면서 제4빗살부와 수직 방향으로 배치되는 제4바를 포함하는 제4패턴;

을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.