JP4857527B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP4857527B2
JP4857527B2 JP2004153127A JP2004153127A JP4857527B2 JP 4857527 B2 JP4857527 B2 JP 4857527B2 JP 2004153127 A JP2004153127 A JP 2004153127A JP 2004153127 A JP2004153127 A JP 2004153127A JP 4857527 B2 JP4857527 B2 JP 4857527B2
Authority
JP
Japan
Prior art keywords
layer
forming
trench
silicon carbide
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004153127A
Other languages
English (en)
Other versions
JP2005340250A (ja
Inventor
敏之 森下
剛 山本
クマール ラジェシュ
孝純 大柳
篤雄 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Denso Corp
Original Assignee
Hitachi Ltd
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Denso Corp filed Critical Hitachi Ltd
Priority to JP2004153127A priority Critical patent/JP4857527B2/ja
Priority to US11/135,661 priority patent/US7355207B2/en
Priority to DE102005023891A priority patent/DE102005023891B4/de
Publication of JP2005340250A publication Critical patent/JP2005340250A/ja
Priority to US12/071,186 priority patent/US7763504B2/en
Application granted granted Critical
Publication of JP4857527B2 publication Critical patent/JP4857527B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Description

本発明は、炭化珪素半導体装置の製造方法に関するものである。
従来、チップの周辺部にガードリングを備えるシリコン半導体装置がある。図１１にこの半導体装置の断面図を示す。この半導体装置は、Ｎ+型シリコン半導体基板１０１上に形成されたＮ-型エピタキシャル層１０２を有する半導体基板１０３を備えている。この半導体装置のセル部では、エピタキシャル層１０２の表層にＰ型ボディ領域１０６が形成され、Ｐ型ボディ領域１０６の内にＮ+型ソース領域１０５が形成されている。また、半導体基板１０３上には、ゲート電極１０８と、ソース電極１０９とが形成されている。また、セル部の外側周辺に位置する外周部には、半導体基板１０３の表層に、半導体基板表面からの深さがＰ型ボディ領域１０６よりも深いＰ+型ガードリング拡散層１０３が、不純物の熱拡散により形成されている。（例えば、特許文献１参照）。
このようにセル部のＰ型ボディ層の深さに比べてガードリングのＰ+型層を深く形成することにより、電界を緩和することができる。
一方、トレンチを有する縦型Ｊ−ＦＥＴを備える炭化珪素半導体装置がある。図１２にこの炭化珪素半導体装置の断面図を示す。この炭化珪素半導体装置は、ドレイン領域であるＮ+基板２０１と、Ｎ-型ドリフト層２０２と、Ｎ+型ソース層２０３と、Ｐ+型ボディ層２０５と、Ｐ+型ゲート層２０６と、パッシベーション膜２０７と、ゲート配線２０８と、シリコン酸化膜２０９と、ソース電極２１０と、ドレイン電極２１１とを備えている。
このＰ+型ゲート層２０６は、Ｎ+型ソース層２０３の表面からＮ-型ドリフト層２０２に至る深さのトレンチ２０４の側壁に対して、基板表面に対する注入角度が斜めである斜めイオン注入を施すことにより、形成される。また、Ｐ+型ボディ層２０５は、トレンチ２０４の底面に対して、基板表面に対する注入角度が垂直である垂直イオン注入を施すことにより形成される（例えば、非特許文献１参照）。
特開平８−１６７７１３号公報 Zhao，J.H.ets、3.6ｍΩcm2，1726V 4H-SiC Normally-off Trenched-and -Implanted Vertical JFETs、"Power Semiconductor Device and Ics， 2003,Proceedings，ISPSD'03．2003 IEEE 15th International Symposium "、IEEE、14-17 April 2003、ｐ.50-53
図１２に示した炭化珪素半導体装置では、イオン注入によりＰ+型ボディ層２０５およびＰ+型ゲート層２０６が形成されている。通常、炭化珪素半導体基板に対してイオン注入を施した場合、不純物イオンの飛程は小さいことから、Ｐ+型ボディ層２０５およびＰ+型ゲート層２０６の膜厚２０５ａ、２０６ａは１μｍ以下と薄かった。このため、上記した炭化珪素半導体装置は、ゲートの入力抵抗が高いという問題があった。
なお、Ｐ+型ボディ層の膜厚と、Ｐ+型ゲート層の膜厚とを厚くする方法として、加速電圧を数ＭｅＶという高エネルギーとしたイオン注入を行う方法がある。しかし、この方法では、高エネルギーのイオン注入装置が必要となる。また、高エネルギーのイオン注入を行った場合、イオン注入時におけるダメージが残留し、ゲート、ドレイン間の接合が破壊されるおそれがあるため好ましくない。
また、上記した炭化珪素半導体装置では、Ｐ+型ボディ層２０５とＰ+型ゲート層２０６とは、イオン注入により別々に形成される。そして、Ｐ+型ゲート層２０６とＰ+型ボディ層２０５とは、基板表面に平行および垂直な方向における幅が異なっているため、この炭化珪素半導体装置では、図１２に示すように、Ｐ+型ゲート層２０６とＰ+型ボディ層２０５とのが隣接する部分に段差２１２が生じていた。これにより、この半導体装置に電圧が印加された場合、この段差部分２１２で電界集中が起きるため、ゲート、ドレイン間の耐圧が低いという問題があった。
そこで、本発明者らは、上記した問題を解決できる炭化珪素半導体装置を検討した結果、図１３に示す炭化珪素半導体装置を創出した。図１３に、本発明者らが創出したトレンチを有する縦型Ｊ−ＦＥＴを備える炭化珪素半導体装置を示す。
図１３には、炭化珪素半導体装置のセル部が示されている。この炭化珪素半導体装置では、半導体基板１に、ソース層７ａの表面からＮ-型ドリフト層６に到達する深さのトレンチ８が互いに離間して複数形成されている。そして、トレンチ８の内壁上に、トレンチ８の内壁８ａ、８ｂに沿った形状のＰ型ゲート層９が、エピタキシャル成長法により形成されている。また、トレンチ８の内部には、ゲート配線用金属１１、サイドウォール１２および埋め込み絶縁膜１３が形成されており、半導体基板１の表面上に層間絶縁膜１４と図示しないソース電極とが順に形成されている。
このように、図１３に示す炭化珪素半導体装置では、Ｐ型ゲート層９が、エピタキシャル成長法により形成されているため、イオン注入で形成された場合と比較して、Ｐ型ゲート層９の膜厚が厚くなっている。このため、この炭化珪素半導体装置は、上記非特許文献１に記載された炭化珪素半導体装置と比較して、ゲートの入力抵抗が低くなっている。
また、図１３に示す炭化珪素半導体装置では、Ｐ型ゲート層９は、トレンチ８の内壁上に、エピタキシャル成長法により、形成されている。このため、Ｐ型ゲート層９の輪郭は、トレンチ８の内壁面に沿った形状となっており、このＰ型ゲート層９には、上記したようなＰ+型ボディ層２０５とＰ+型ゲート層２０６との段差が無い。
このため、この炭化珪素半導体装置は、上記非特許文献１に記載された炭化珪素半導体装置と比較して、ゲート、ドレイン間の耐圧が高くなっている。
ところで、このように構成された炭化珪素半導体装置においても、外周部にガードリングを設けることで、炭化珪素半導体装置の耐圧を向上させることができると考えられる。その方法としては、上記特許文献１に記載されているように不純物を拡散させる方法を用いることが考えられる。
しかし、炭化珪素半導体基板は、シリコン半導体基板と比較して、不純物の拡散が起こり難い。このため、不純物を拡散させる方法では、セル部に形成されたＰ型ゲート層９と同じ深さとなるように、もしくはそれよりも深くなるようにガードリングを形成することは困難である。
本発明は、上記点に鑑み、外周部にガードリングを有するＪ−ＦＥＴ型の炭化珪素半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型の炭化珪素からなる基板（５）と、基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、半導体基板におけるセル部（２）の形成予定領域に、第１の半導体層の表面からドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、半導体基板における外周部（２）の形成予定領域に、半導体基板表面からの深さが第１のトレンチの深さと同じである複数の第２のトレンチ（２０）を形成する工程と、エピタキシャル成長法により、第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、エピタキシャル成長法により、第２のトレンチの内壁上に、第２導電型の炭化珪素からなる第２の半導体層を形成することで、ガードリング層（２３）を形成する工程とを有し、ドリフト層のうち、隣合うゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
第１のトレンチを形成する工程と、第２のトレンチを形成する工程とを１つの工程で行い、
半導体基板を用意する工程と、第２のトレンチを形成する工程との間に、半導体基板の外周部の形成予定領域における第１の半導体層（７ｂ）を除去する工程を有し、
第２のトレンチを形成する工程では、半導体基板のうち、第１の半導体層が除去された領域に、第２のトレンチを形成することを特徴としている。
なお、ガードリング層の形成においては、例えば、第２の半導体層を第２のトレンチの内壁に沿った形状としてガードリング層を形成したり、請求項２に示すように、第２のトレンチの内部を第２の半導体層のみで完全に埋め込むことで、ガードリング層を形成したりすることができる。
請求項１に記載の発明によれば、第１のトレンチと第２のトレンチとを同じ工程で形成するので、第１のトレンチと第２のトレンチとを別々の工程で形成する場合と比較して、製造工程を削減することができる。
また、請求項１に記載の発明では、外周部の形成予定領域における半導体基板の表面を、セル部の形成予定領域における半導体基板の表面よりも低くし、この領域に第２のトレンチを形成する。これにより、セル部と外周部の形成予定領域にトレンチを同時に形成した場合、外周部の形成予定領域における第２のトレンチの底面の位置を、セル部の形成予定領域における半導体基板表面を基準として、セル部の形成予定領域における第１のトレンチの底面の位置よりも深くすることができる。この結果、セル部の半導体基板表面を基準として、底面の位置が、セル部におけるゲート層の底面の位置よりも深いガードリングを形成することができる。
なお、半導体基板の外周部の形成予定領域における第１の半導体層（７ｂ）を除去する工程では、第１の半導体層（７ｂ）の表面側の一部を除去したり、第１の半導体層（７ｂ）を完全に除去したりすることができる。
また、請求項３、４に記載の発明では、第２のトレンチを第２の半導体層で完全に埋め込むことでガードリング層を形成した後、半導体基板における外周部の形成予定領域に対してエッチングを行うことで、第２のトレンチによって複数個に分離された第１の半導体層（７）のうち、外周部の形成予定領域の最外周に位置する第１の半導体層（７ｃ）を除く第１の半導体層（７ｂ）を完全に除去することを特徴としている。
第１の半導体層はドリフト層よりも不純物濃度が高くなるように形成されている。ＰＮ接合を構成する半導体層のうち、一方の半導体層の不純物濃度が高濃度である場合と、低濃度である場合とでは、高濃度である場合の方が、ブレークダウン電圧が低い。このため、外周部に第１半導体層が存在している場合、ドレイン電極にサージエネルギーが印加されたとき、ドリフト層と第２の半導体層とのＰＮ接合よりも先に、第１の半導体層と第２の半導体層とのＰＮ接合でブレークダウンが起きる恐れがある。
これに対して、本発明では、外周部の形成予定領域における第１の半導体層を除去していることから、外周部に第１の半導体層が存在している場合と比較して、外周部における耐圧を向上させることができる。
請求項５に記載の発明では、第２のトレンチを形成する工程とガードリング層を形成する工程との間に、第２のトレンチの底面に対してイオン注入を行うことで、ドリフト層における第２のトレンチの底面に接する領域に第２導電型の第３の半導体領域（５１）を形成する工程を有することを特徴としている。
このように第２のトレンチ底面に対して、イオン注入を行い、ガードリング層の下にガードリング層と同じ導電型の半導体領域を形成することで、セル部の形成予定領域における第１のトレンチと、外周部の形成予定領域における第２のトレンチとを同じ深さで形成した場合であっても、実質的にガードリングの深さをセル部のゲート層の深さよりも深くすることができる。
この結果、ゲート層の深さとガードリングの深さとが同じ炭化珪素半導体装置と比較して、外周部で発生する電界集中を緩和することができ、素子が高耐圧である炭化珪素半導体装置を製造することができる。
例えば、請求項９に示すように、全ての第２のトレンチに対してイオン注入を行うことで、全ての第２のトレンチの底面に接する領域に、第３の半導体領域（５１ａ〜５１ｄ、６１ａ〜６１ｄ、７１ａ〜７１ｄ）を形成することができる。また、請求項１０に示すように、外周部の形成予定領域における最外周に位置する第２のトレンチの底面に接する領域のみに、第３の半導体領域（５１ｄ、６１ｄ、７１ｄ）を形成することもできる。
請求項６、７に記載の発明では、ガードリング層を形成する工程では、第２のトレンチの内壁に沿った形状のガードリング層を形成する。そして、ガードリング層を形成する工程と絶縁膜を形成する工程との間に、ガードリング層における第２のトレンチの底部に位置する部分を除去した後、第２のトレンチの底面に対してイオン注入を行うことで、ドリフト層のうち、第２のトレンチの底面に接する領域に第２導電型の第３の半導体領域（６１、７１）を形成する工程を有することを特徴としている。
このようにしても、セル部の形成予定領域における第１のトレンチと、外周部の形成予定領域における第２のトレンチとを同じ深さで形成した場合であっても、実質的にガードリングの深さをセル部のゲート層の深さよりも深くすることができる。
このときのイオン種としては、例えば、請求項８に示すように、ボロンを用いることができる。なお、イオン種としてボロンを用いた場合では、さらに、第３の半導体領域に対して熱拡散処理を行うことができる。
また、請求項６、７、８に記載の発明に対しても、請求項９、１０に記載の発明を適用することができる。
また、請求項１１に記載の発明では、請求項５、１０に係る発明と同様に、第２のトレンチを形成する工程とガードリング層を形成する工程との間に、第２のトレンチの底面に対してイオン注入を行うことで、ドリフト層における第２のトレンチの底面に接する領域に第２導電型の第３の半導体領域（５１）を形成する工程を有し、
第３の半導体領域を形成する工程では、第２のトレンチのうち、外周部の形成予定領域における最外周に位置する第２のトレンチのみに対してイオン注入を行うことで、外周部の形成予定領域における最外周に位置する第２のトレンチの底面に接する領域のみに、第３の半導体領域（５１ｄ、６１ｄ、７１ｄ）を形成することを特徴としている。
請求項１２に記載の発明では、第２のトレンチを形成する工程では、セル部の形成予定領域から離れるにつれ、隣合うトレンチの間隔（４４ａ、４４ｂ、４４ｃ、４４ｄ）が広くなるように、第２のトレンチを形成することを特徴としている。
これにより、第２のトレンチを等間隔で形成した場合と比較して、外周部における電界集中を緩和することができ、外周部の耐圧を高くすることができる。
また、請求項１３に示すように、絶縁膜のうち、第２のトレンチによって複数個に分離された第１の半導体層における外周部の形成予定領域の最外周に位置する第１の半導体層（７ｃ）の上側に位置する部位に、コンタクトホール（１４ｃ）を形成し、コンタクトホールを介して、最外周に位置する第１の半導体層と電気的に接続された金属電極を形成することができる。
このようにして、外周部の最外周に位置する第１の半導体層を等電位リングとして用いることができる。すなわち、セル部の形成と同時に等電位リングを形成することができる。この結果、等電位リングをセル部の形成とは別の工程で、半導体基板に形成する場合と比較して、製造工程を削減することができる。
請求項１４に記載の発明では、ゲート層を形成する工程と、ガードリング層を形成する工程とを１つの工程で行うことを特徴としている。
本発明によれば、セル部のゲート層と、外周部のガードリング層を同時に形成することができるため、セル部のゲート層と、外周部のガードリング層とを別々に形成する場合と比較して、製造工程を簡略化することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
（第１実施形態）
図１に本発明の第１実施形態における第１の例としての炭化珪素半導体装置の断面図を示す。なお、図１に等電位分布４５もあわせて示す。本実施形態の半導体装置は、図１に示すように、半導体基板１を備えており、半導体基板１にセル部２と、その外周側に外周部４とが形成されている。なお、セル部２の構造は、図１３に示した炭化珪素半導体装置の構造と同じである。
半導体基板１は、Ｎ+型基板５の主表面上にＮ-型ドリフト層６と、第１の半導体層としてのＮ+型半導体層７とが順に配置されている。本実施形態では、第１導電型をＮ型とし、第２導電型をＰ型としている。Ｎ+型基板５、Ｎ-型ドリフト層６およびＮ+型半導体層７は炭化珪素から構成されている。また、Ｎ+型基板５の裏面側には、ドレイン電極１９が形成されている。
セル部２は、半導体基板１のうち、トランジスタ動作をする領域であり、Ｊ−ＦＥＴを構成している。セル部２では、Ｎ+型基板５がドレイン層となり、Ｎ+型半導体層７がソース層７ａとなっている。
また、セル部２では、半導体基板１に、ソース層７ａの表面からＮ-型ドリフト層６に到達する深さのトレンチ８が互いに離間して複数形成されている。このトレンチ８が本発明の第１のトレンチに相当する。図１に示すように、半導体基板１の厚さ方向における断面において、トレンチ８の幅４１は、例えば０．５〜１．５μｍ程度であり、隣合うトレンチ８同士の間隔４２は、例えば０．５〜１．５μｍ程度である。
このトレンチ８は、底面８ａが半導体基板１表面と平行となっており、側面８ｂが底面８ａに対して垂直になっている。すなわち、トレンチ８の底面コーナ部８ｃは直角となっている。なお、底面８ａと側面８ｂとがなす形状は、略矩形形状であれば良く、トレンチ８の底面コーナ部８ｃに丸みを持たせることもできる。ここで、略矩形形状とは、角が直角である形状だけでなく、その角を丸くした形状を含む形状である。
そして、セル部２では、トレンチ８の内壁上に炭化珪素からなるＰ型ゲート層９が形成されている。Ｐ型ゲート層９はエピタキシャル成長法により形成されたものであり、Ｐ型ゲート層９はトレンチ８の内壁８ａ、８ｂに沿った形状となっている。つまり、Ｐ型ゲート層９はＵ字型形状となっている。そして、Ｐ型ゲート層９の底面と側面がなす輪郭はトレンチ８の断面形状と同様に略矩形形状となっている。Ｐ型ゲート層９は、トレンチ８の底面８ａ上に形成された部分の底面側ゲート層９ａと、トレンチ８の側面８ｂ上に形成された部分の側面側ゲート層９ｂとにより構成されている。
このように、本実施形態のＰ型ゲート層９は、エピタキシャル成長法により形成されたものであるため、Ｐ型ゲート層９の厚さ１０ａ、１０ｂは、上記背景技術の欄で説明した従来の炭化珪素半導体装置のＰ+型ボディ層２０５の厚さ２０５ａ、Ｐ+型ゲート層２０６の厚さ２０６ｂと比較して、厚くなっている。
また、上記した従来のイオン注入でゲート層を形成する方法では、イオン注入時に欠陥が生じ、その欠陥が残留するため、イオン注入したイオン全てを炭化珪素の格子位置に置換することができなかった。これに対して、エピタキシャル成長法によれば、イオン注入時のような欠陥を生じさせることなく、不純物全てを炭化珪素の格子位置でＳｉもしくはＣと置換することができる。このため、本実施形態のＰ型ゲート層９は、従来の炭化珪素半導体装置と比較して、キャリア濃度が高くなっている。
これらのことから、本実施形態の炭化珪素半導体装置は、従来の炭化珪素半導体装置と比較して、ゲートの入力抵抗が低くなっている。
また、本実施形態のＰ型ゲート層９は、トレンチ８の内壁８ａ、８ｂに沿った形状となっている。このため、上記したようなＰ+型ボディ層２０５とＰ+型ゲート層２０６との段差が無い。
これにより、従来の炭化珪素半導体装置でＰ+型ボディ層２０５とＰ+型ゲート層２０６との段差部に発生していた電界集中を抑制することができる。この結果、本実施形態の炭化珪素半導体装置では、ゲート、ドレイン間の耐圧が従来の炭化珪素半導体装置よりも高くなっている。
セル部２のトレンチ８の内部には、底面側ゲート層９ａの表面上にゲート配線用金属１１が形成されている。ゲート配線用金属１１は図示しないゲート電極と電気的に接続されているものであり、ゲート配線用金属１１は底面側ゲート層９ａと接続されている。ゲート配線用金属１１は例えばＴｉにより構成されている。
さらに、セル部２のトレンチ８の内部には、側面側ゲート層９ｂ上にのみ絶縁膜からなるサイドウォール１２が形成されており、さらに、サイドウォール１２およびゲート配線用金属１１上に埋め込み絶縁膜１３が形成されている。すなわち、サイドウォール１２および埋め込み絶縁膜１３により、トレンチ８が完全に塞がれている。サイドウォール１２および埋め込み絶縁膜１３は例えばシリコン酸化膜で構成されている。
このように本実施形態では、Ｐ型ゲート層９はＵ字型形状となっており、トレンチ８の内部に、サイドウォール１２および埋め込み絶縁膜１３が形成されている。
ここで、ゲートの入力容量はトレンチ８の図中上側に位置する層間絶縁膜１４の膜厚により決まる。ゲートの入力容量は小さいことが好ましく、そのためには層間絶縁膜１４が厚いことが要求される。したがって、本実施形態によれば、トレンチ８をＰ型半導体層４１で完全に塞ぐことでＰ型ゲート層９が形成された場合と比較して、層間絶縁膜１４の膜厚を実質的に厚くすることができ、ゲートの入力容量が小さくすることができる。
セル部２では、半導体基板１の表面上に層間絶縁膜１４と図示しないソース電極とが順に形成されている。そして、層間絶縁膜１４のコンタクトホール１４ａ内に形成されたオーミック電極１５を介してソース電極とソース層７ａとが電気的に接続されている。具体的には、層間絶縁膜１４はシリコン酸化膜により構成され、オーミック電極１５はＮｉにより構成され、ソース電極はＡｌにより構成されている。
外周部４は、セル部２を囲むように、半導体基板１に配置されている。外周部４は、耐圧を保持するための領域であり、ガードリングが形成されている。具体的には、外周部４では、セル部２におけるトレンチ８と同じ深さのトレンチ２０が半導体基板１に形成されており、トレンチ２０の内壁上に、炭化珪素からなるＰ型ガードリング層２３が形成されている。トレンチ２０が本発明の第２のトレンチに相当する。
図１に示す半導体装置では、半導体基板１の厚さ方向における断面において、トレンチ２０の幅４３はセル部２のトレンチ８の幅４１よりも小さく、隣合うトレンチ２０同士の間隔４４は隣合うトレンチ８同士の間隔４２よりも大きくなっている。また、隣合うトレンチ２０同士の間隔４４は全て同じである。なお、トレンチ２０の幅４３をトレンチ８の幅４１よりも大きくすることもできる。具体的には、トレンチ２０の幅を例えば１〜１０μｍ程度とし、隣合うトレンチ２０同士の間隔４４を例えば２〜３μｍ程度とすることができる。
Ｐ型ガードリング層２３はエピタキシャル成長法により形成されたものであり、Ｐ型ガードリング層２３はトレンチ２０の内壁２０ａ、２０ｂに沿った形状となっている。つまり、Ｐ型ガードリング層２３はＵ字型形状となっている。また、このＰ型ガードリング層２３は、ソース電極やゲート電極と電気的に接続されておらず、これらの電極に対して電気的に孤立している。
Ｐ型ガードリング層２３上には、埋め込み絶縁膜２７が形成されており、この埋め込み絶縁膜２７とＰ型ガードリング層２３とにより、トレンチ２０が完全に塞がれている。
また、外周部４に位置するトレンチ２０によって複数個に分離されているＮ+型半導体層７のうち、最外周に位置するＮ+型半導体層７ｃは、Ｎｉ電極３１を介して、図示しない金属電極と電気的に接続されており、等電位リングとして機能する。そして、外周部４に位置するＮ+型半導体層７のうち、Ｎ+型半導体層７ｃよりもセル部２側に位置するＮ+型半導体層７ｂは、電気的に孤立している。
また、半導体基板１には、セル部２と外周部４との間にゲート配線部３が形成されている。ゲート配線部３は、図示していないゲート電極が形成されている領域である。ゲート配線部３における半導体基板１の構造は、セル部２と同様に半導体基板１にトレンチ８が形成されている。そして、トレンチ８の内部には、Ｐ型ゲート層９が形成されており、このＰ型ゲート層９はセル部２のＰ型ゲート層９と電気的に接続されている。さらに、セル部２と同様に、Ｐ型ゲート層９上であって、トレンチ８の側面８ｂ側にはサイドウォール１２が形成されており、Ｐ型ゲート層９上であって、トレンチ８の底面８ａ側にはＰ型ゲート層９に接続されたゲート配線用金属１１ａが形成されている。このゲート配線用金属１１ａがゲート電極と電気的に接続されている。
このように構成された炭化珪素半導体装置において、セル部２は例えば以下に説明するようにノーマリオフで作動する。Ｎ-型ドリフト層６のうち、隣合うＰ型ゲート層９の間に位置し、ソース層７ａの下側に位置する部位がチャネル領域１７である。そして、隣合うＰ型ゲート層９に電圧が印加されていない場合、チャネル領域１７が隣合うＰ型ゲート層９の双方から延びる空乏層によってピンチオフされる。これにより、ソース、ドレイン間には電流が流れない。そして、隣合うＰ型ゲート層９に電圧が印加された場合、チャネル領域１７に延びる空乏層の延び量が縮小されることで、ソース、ドレイン間に電流が流れる。
次にこの炭化珪素半導体装置の製造方法を図１を参照して説明する。
まず、半導体基板１を用意する工程を行う。この工程では、Ｎ+型基板５の表面上に、Ｎ-型ドリフト層６と、Ｎ+型半導体層７とを順にエピタキシャル成長法により形成する。
続いて、セル部２のトレンチ８と、外周部４のトレンチ２０とを形成する工程を行う。この工程では、フォトリソグラフィおよびエッチングにより、半導体基板１のセル部２の形成予定領域およびゲート配線部３の形成予定領域に、互いに離間する複数のトレンチ８を形成する。このとき、トレンチ８の深さをＮ+型半導体層７の表面からＮ-型ドリフト層６に到達する深さとする。
また、この工程では、同時に、半導体基板１の外周部４の形成予定領域に互いに離間する複数のトレンチ２０を形成する。このとき、トレンチ２０の半導体基板１表面からの深さを、トレンチ８の深さと同じとする。なお、この工程では、トレンチ８とトレンチ２０とを同じマスクを用いて同時に形成するため、トレンチ２０の深さとトレンチ８の深さを同じとすることが容易である。
続いて、Ｐ型ゲート層９とＰ型ガードリング層２３とを形成する工程を行う。この工程では、トレンチ８の内壁上およびトレンチ２０の内壁上から半導体基板１の表面上に至って、炭化珪素からなるＰ型半導体層をエピタキシャル成長法により形成する。このとき、トレンチ８およびトレンチ２０の内部をＰ型半導体層で完全に埋め込まないようにする。
これにより、セル部２とゲート配線部３の形成予定領域に、トレンチ８の内壁に沿った形状のＰ型ゲート層９が形成される。また、同時に、外周部４の形成予定領域にもトレンチ２０の内壁に沿った形状のＰ型ガードリング層２３が形成される。
続いて、セル部２のサイドウォール１２と、外周部４の埋め込み絶縁膜２７とを形成する工程を行う。この工程では、セル部２の形成予定領域におけるトレンチ８の内部と、外周部４の形成予定領域におけるトレンチ２０の内部とを含む半導体基板１の表面上に、例えばシリコン酸化膜を成膜し、エッチバックを施す。このとき、図１に示すように、外周部４の形成予定領域におけるトレンチ２０の幅４３がサイドウォールを形成できる大きさでない場合、トレンチ２０の対向する側面２０ｂ上に形成されたシリコン酸化膜同士がつながるため、シリコン酸化膜によりトレンチ２０の内部が完全に埋め込まれる。
このようにして、セル部２の形成予定領域におけるトレンチ８の内部にサイドウォール１２を形成すると同時に、外周部４の形成予定領域におけるトレンチ２０の内部に埋め込み絶縁膜２７を形成する。
続いて、セル部２およびゲート配線部３のゲート配線用金属膜１１を形成する工程を行う。この工程では、トレンチ８の内部を含む半導体基板１の表面上にＴｉ膜およびフォトレジストを順に成膜し、エッチバックにより、トレンチ８の内部にのみフォトレジストを残す。次に、フォトレジストをマスクとして、Ｔｉ膜をエッチングする。これにより、トレンチ８の内部にゲート配線用金属膜１１を形成する。その後、トレンチ８の内部に残ったフォトレジストを除去する。
続いて、層間絶縁膜１４を形成する工程を行う。この工程では、トレンチ８の内部を含む半導体基板１の表面上にシリコン酸化膜を形成し、エッチバックによる平坦化を経て、さらにシリコン酸化膜を形成する。これにより、トレンチ８の内部に埋め込み絶縁膜１３が形成され、さらに、半導体基板１の表面上に層間絶縁膜１４が形成される。
続いて、ゲート電極、ソース電極および等電位リング用の金属電極を形成する工程を行う。この工程では、フォトリソグラフィおよびドライエッチングにより、セル部２の形成予定領域において、層間絶縁膜１４にコンタクトホール１４ａを形成する。また、外周部４の形成予定領域において、層間絶縁膜１４のうち、トレンチ２０によって複数個に分離されたＮ+型半導体層７であって、外周部４の形成予定領域の最外周に位置するＮ+型半導体層７の上側に位置する部位に、コンタクトホール１４ｃを形成する。
そして、コンタクトホール１４ａ、１４ｃの内部を含む層間絶縁膜１４の表面上に、Ｎｉを蒸着し、フォトリソグラフィおよびエッチングを施す、もしくはリフトオフ法を施す。その後、シンタ処理を施す。これにより、コンタクトホール１４ａ、１４ｃの内部にそれぞれオーミック電極１５、３１が形成される。
その後、層間絶縁膜１４の表面上にＡｌ金属膜を成膜し、パターニングする。これにより、セル部２の形成予定領域にＮ+型半導体層７ａと電気的に接続されたソース電極配線が形成される。また、ゲート配線部３の形成予定領域にＰ型ゲート層９に電気的に接続されたゲート電極が形成される。また、外周部４の形成予定領域に最外周に位置するＮ+型半導体層７ｃと、コンタクトホール１４ｃを介して、電気的に接続された金属電極が形成される。
また、ドレイン電極を形成する工程を行う。この工程では、Ｎ+型基板５の裏面側にもＮｉを成膜する。これにより、Ｎ+型基板５の裏面側にドレイン電極１９が形成される。以上の製造工程を経ることで、図１に示す構造の炭化珪素半導体装置が完成する。
本実施形態では、以上説明したように、半導体基板１の外周部４の形成予定領域に、セル部２のトレンチ８と同じ深さであるトレンチ２０を形成した後、エピタキシャル成長法により、トレンチ２０の内壁上にＰ型ガードリング層２３を形成している。
これにより、シリコン半導体基板と比較して、不純物の拡散が起こり難い炭化珪素半導体基板を用いた場合であっても、セル部２のＰ型ゲート層９と同じ深さであるＰ型ガードリング層２３を、外周部４に形成することができる。
また、本実施形態では、セル部２のトレンチ８を形成すると同時に、外周部４のトレンチ２０を形成している。そして、トレンチ８の内壁上にＰ型ゲート層９を形成すると同時に、トレンチ２０の内壁上にＰ型ガードリング層２３を形成している。
ここで、セル部２におけるトレンチ８およびＰ型ゲート層９と、外周部４におけるトレンチ２０およびＰ型ガードリング層２３との形成においては、トレンチ８の形成と、トレンチ２０の形成とを別々の工程で行い、Ｐ型ゲート層９の形成と、Ｐ型ガードリング層２３の形成とを別々の工程で行うこともできる。
しかし、本実施形態のように、トレンチ８形成する工程と、トレンチ２０を形成する工程とを１つの工程で行い、また、Ｐ型ゲート層９を形成する工程と、Ｐ型ガードリング層２３を形成する工程とを１つの工程で行うことで、それぞれの工程を別々に行う場合と比較して、製造工程を削減することができる。また、セル部２のトレンチ８と、外周部４のトレンチ２０とを同時に形成していることから、半導体基板１の外周部４に、Ｐ型ゲート層９とセル部２における半導体基板１表面からの深さが同程度であるＰ型ガードリング層２３を容易に形成することができる。
この結果、本実施形態の半導体装置では、ドレイン電極１９にサージエネルギーが印加された場合、Ｐ型ガードリング層２３から空乏層を広がらせ、セル部２にかかる電界を偏りなく外周部４へ延ばすことができる。すなわち、この場合、図１中に示されている等電位分布４５からわかるように、等電位線が外周部４のＰ型ガードリング層２３に延びる。
このため、Ｐ型ガードリング層２３が無い場合にセル部２の端部で発生する電界集中を緩和させることができる。これにより、セル部２の耐圧を、Ｐ型ガードリング層２３が形成されていない場合と比較して、高くすることができる。
また、本実施形態では、ソース電極および等電位リング用の金属電極を形成する工程で、セル部２の形成予定領域において、層間絶縁膜１４にコンタクトホール１４ａを形成している。また、この工程で、外周部４の形成予定領域において、層間絶縁膜１４のうち、トレンチ２０によって複数個に分離されたＮ+型半導体層７であって、外周部４の形成予定領域の最外周に位置するＮ+型半導体層７の上側に位置する部位に、コンタクトホール１４ｃを形成している。
そして、コンタクトホール１４ａ、１４ｃ内にＮｉ電極１５、３１を形成した後、層間絶縁膜１４の表面上にＡｌ金属膜を成膜し、パターニングする。このようにして、セル部２の形成予定領域にＮ+型半導体層７ａと電気的に接続されたソース電極配線を形成する。また、外周部４の形成予定領域に、最外周に位置するＮ+型半導体層７ｃとコンタクトホール１４ｃを介して電気的に接続された金属電極を形成している。
このようにして、外周部２の最外周に位置するＮ+型半導体層７ｃを等電位リングとして用いている。すなわち、セル部２の形成と同時に等電位リングを形成している。この結果、等電位リングをセル部２の形成とは別の工程で、半導体基板１に形成する場合と比較して、製造工程を削減することができる。
図２、３に本実施形態における第２、第３の例としての炭化珪素半導体装置を示す。なお、図２、３に示す炭化珪素半導体装置は、図１に示す炭化珪素半導体装置と外周部４の構造が異なるものであり、図１の炭化珪素半導体装置と同様の構成部には、図１と同じ符合を付している。
図１の炭化珪素半導体装置では、外周部４における隣合うトレンチ２０同士の間隔４を全て同じとする場合を説明したが、図２に示すように、トレンチ２０の間隔４４ａ、４４ｂ、４４ｃ、４４ｄをセル部２から離れるにつれて大きくすることもできる。
図２に示す半導体装置では、隣合うトレンチ２０同士の間隔４４ａ、４４ｂ、４４ｃ、４４ｄの大きさの比が、セル部２側から順に等差級数となっている。例えば、それぞれのトレンチ２０の間隔４４の大きさの比が、間隔４４ａ：間隔４４ｂ：間隔４４ｃ：間隔４４ｃ＝１０：１２：１４：１６となっている。
図１に示す炭化珪素半導体装置では、図１中に示された等電位分布４５からわかるように、最もセル部２に近いＰ型ガードリング層２３の下側に示した破線領域４６で、電界集中が発生する。
そこで、図２に示す半導体装置のように、トレンチ２０の間隔４４ａ、４４ｂ、４４ｃ、４４ｄをセル部２から離れるにつれて大きくすることで、トレンチ２０を等間隔で形成した場合と比較して、外周部４における破線領域４６での電界集中を緩和することができ、外周部の耐圧を高くすることができる。
また、図１の炭化珪素半導体装置では、外周部４におけるＰ型ガードリング層２３の形状を、トレンチ２０の内壁に沿った形状とする場合を説明したが、図３に示すように、Ｐ型ガードリング層２３の形状を、Ｐ型半導体層のみでトレンチ２０を完全に埋め込むことにより構成された形状とすることもできる。
この場合、上記した製造工程に対して、トレンチ８およびトレンチ２０の内壁上に形成するＰ型半導体層を厚くするか、トレンチ２０の幅４３を小さくする。
（第２実施形態）
図４に第２実施形態における炭化珪素半導体装置の断面図を示す。なお、図４では、図３の炭化珪素半導体装置と同様の構成部に、図３と同じ符合を付している。
図４に示す炭化珪素半導体装置は、図３に示す炭化珪素半導体装置に対して、外周部４において、トレンチ２０によって複数個に分離されたＮ+型半導体層７のうち、最外周に位置するＮ+型半導体層７ｃを残して、Ｎ+型半導体層７ｂが完全に除去された構造となっている。
この半導体装置は、第１実施形態で説明した半導体装置の製造工程に対して、Ｐ型ガードリング層２３を形成する工程を変更し、Ｐ型ガードリング層２３を形成する工程と層間絶縁膜１４を形成する工程との間に、Ｎ+型半導体層７ｂを除去する工程を追加することで製造される。
具体的には、Ｐ型ガードリング層２３を形成する工程で、トレンチ２０をＰ型半導体層のみで完全に埋め込むことにより、Ｐ型ガードリング層２３を形成する。
その後、フォトリソグラフィおよびエッチングにより、半導体基板１の外周部４の形成予定領域において、Ｎ+型半導体層７のうち、Ｎ+型半導体層７ｂを完全に除去する。ただし、最外周に位置するＮ+型半導体層７ｃを残す。
続いて、第１実施形態と同様に、セル部２およびゲート配線部３のゲート配線用金属膜１１を形成する工程を行い、層間絶縁膜１４を形成する工程を行う。
本実施形態では、このように、Ｐ型ガードリング層２３を形成する工程と、層間絶縁膜１４を形成する工程との間で、半導体基板１における外周部２の形成予定領域に対してエッチングを行っている。これにより、トレンチ２０によって複数個に分離されたＮ+型半導体層７のうち、Ｎ+型半導体層７ｂを除去している。
ここで、Ｎ+型半導体層７は、Ｎ-型ドリフト層６よりも不純物濃度が高くなるように形成されている。一般に、ＰＮ接合を構成する半導体層のうち、一方の半導体層の不純物濃度が高濃度である場合と、低濃度である場合とでは、高濃度である場合の方が、ブレークダウン電圧が低いことが知られている。
このため、第１実施形態の半導体装置のように、外周部４にＮ+型半導体層７ｂが存在している場合、ドレイン電極１９にサージエネルギーが印加されたとき、Ｎ-型ドリフト層６とＰ型ガードリング層２３とのＰＮ接合よりも先に、Ｎ+型半導体層７ｂとＰ型ガードリング層２３とのＰＮ接合でブレークダウンが起きる恐れがある。
そこで、本実施形態のように、炭化珪素半導体装置の構造を、図３の半導体装置におけるＮ+型半導体層７ｂを除去した構造とすることで、図３に示される外周部４にＮ+型半導体層７ｂが存在している半導体装置と比較して、外周部４における耐圧を向上させることができる。
（第３実施形態）
図５に第３実施形態の第１の例における炭化珪素半導体装置の断面図を示す。また、図５に等電位分布４５をあわせて示す。なお、図５では、図１の炭化珪素半導体装置と同様の構成部に、図１と同じ符合を付している。
図５に示す炭化珪素半導体装置は、外周部４において、全てのＰ型ガードリング層２３の下側にＰ型ガードリング層２３と接続されたＰ型半導体領域５１、５１ａ、５１ｂ、５１ｃ、５１ｄを備えている点が、図１に示す炭化珪素半導体装置と異なっている。このＰ型半導体領域５１が本発明の第３の半導体領域に相当する。
この炭化珪素半導体装置は、外周部４にＰ型半導体領域５１を有しているため、Ｐ型半導体領域５１の底面と、Ｐ型ゲート層９の底面との半導体基板１の厚さ方向における深さの差ΔＴの分だけ、半導体基板１表面からの深さがセル部２のＰ型ゲート層９よりも深いＰ型半導体領域を外周部４に備えていることになる。また、この炭化珪素半導体装置は、外周部４において、Ｎ+型半導体層７ｂの上にＮ-型半導体領域５２を備えている。
この炭化珪素半導体装置は、第１実施形態で説明した製造工程に対して、外周部４のトレンチ２０を形成する工程と、Ｐ型ガードリング層２３を形成する工程との間にＰ型半導体領域５１を形成する工程を追加することで製造される。
具体的には、第１実施形態と同様に、トレンチ２０を形成する工程で、半導体基板１の外周部４の形成予定領域にトレンチ２０を形成する。その後、本実施形態では、Ｐ型半導体領域５１を形成する工程で、フォトリソグラフィにより、セル部２の成予定領域を覆い、外周部４の形成予定領域に相当する領域が開口されたマスクを形成する。このマスクを用いて、外周部４の形成予定領域に対してＡｌ（アルミニウム）等のＰ型不純物を用いたイオン注入を行う。
これにより、外周部４の形成予定領域において、全てのトレンチ２０の底面よりも下側の領域に、トレンチ２０の底面に接続されたＰ型半導体領域５１ａ、５１ｂ、５１ｃ、５１ｄが形成される。また、Ｎ+型半導体層７ｂの表層にもイオン注入がされるため、Ｎ+型半導体層７ｂの表層がＮ-型半導体領域５２となる。なお、このようにＮ+型半導体層７ｂの表層にＮ-型半導体領域５２が形成されても、素子の特性には影響はない。
その後、第１実施形態と同様に、Ｐ型ガードリング層２３を形成する工程を行う。
本実施形態の炭化珪素半導体装置は、このように外周部４において、Ｐ型ガードリング層２３と、その下側に配置されたＰ型半導体領域５１を備えている。
ここで、図１に示す炭化珪素半導体装置において、ドレイン電極１９にサージエネルギーが印加された場合、外周部４では、セル部２から離れるにつれ、半導体基板１とＰ型ガードリング層２３との間の電位差は小さくなる。このため、外周部４でのＰ型ガードリング層２３からの空乏層の延び量は、セル部２から離れるにつれ小さくなる。この結果、
図１中に示した等電位分布４５からわかるように、外周部４において、最もセル部２に近いＰ型ガードリング層２３の下側に示した破線領域４６で、電界集中が発生する。
そこで、本実施形態では、外周部４の形成予定領域にトレンチ２０を形成した後、全てのトレンチ２０の底面に対してイオン注入を行い、Ｎ-型ドリフト層６におけるトレンチ２０の底面に接する領域にＰ型半導体領域５１を形成している。このようにトレンチ２０の底面に対してイオン注入を行うことで、外周部４の形成予定領域におけるトレンチ２０をセル部２の形成予定領域におけるトレンチ８と同じ深さで形成した場合であっても、実質的にガードリングの深さをセル部２のゲート層９の深さよりも深くすることができる。
また、本実施形態では、上記したとおり、ガードリングの深さがセル部２のゲート層９よりも深い。これにより、ドレイン電極１９にサージエネルギーが印加された場合、第１の実施形態で説明した図１に示す炭化珪素半導体装置と比較して、外周部４におけるＰ型ガードリングから延びる空乏層を半導体基板１の深さ方向に広げることができる。このため、図５中に示す等電位分布４５からわかるように、図１の炭化珪素半導体装置の外周部４で発生していた電界集中を緩和することができる。
この結果、本実施形態によれば、図１に示す炭化珪素半導体装置のように、ゲート層９の深さとガードリングの深さとが同じ炭化珪素半導体装置と比較して、炭化珪素半導体装置の耐圧を高くすることができる。
なお、炭化珪素半導体装置の高耐圧化の観点からは、外周部４において、ガードリングの深さはセル部２から離れるにつれ、深くなっていることが望ましい。言い換えると、ガードリングから半導体基板１の厚さ方向に延びる空乏層の先端が、セル部２のゲート層９から半導体基板１の厚さ方向に延びる空乏層の先端に対して、一直線となるように、ガードリングの深さを調製することが望ましい。
しかし、ガードリングの深さをそれぞれ異なる深さにしようとすると、各ガードリングを別々に形成する必要があり、第１実施形態で説明した製造工程に対して、製造工程が大きく増加してしまうため実用的でない。そこで、本実施形態では、製造工程の増大を抑制するために、一回のイオン注入工程を追加することで、ガードリングがセル部２のゲート層９よりも深くなるようにしている。
また、図６に第３実施形態の第２の例における炭化珪素半導体装置の断面図を示す。なお、図６では、図１の炭化珪素半導体装置と同様の構成部に、図１と同じ符合を付している。第１の例では、外周部４の全てのトレンチ２０に対してイオン注入して、全てのトレンチ２０の下側にＰ型半導体領域５１を形成する場合を例として説明したが、図６に示すように、全てでなく一部のトレンチ２０の下側にＰ型半導体領域５１を形成することもできる。
図６に示す炭化珪素半導体装置は、図５に示す炭化珪素半導体層におけるＰ型半導体領域５１ａ、５１ｂ、５１ｃ、５１ｄのうち、最外周に位置するトレンチ２０の下側のＰ型半導体領域５１ｄのみを有し、Ｐ型半導体領域５１ａ、５１ｂ、５１ｃを有していない構造となっている。
また、図示しないが、炭化珪素半導体装置の構造を、図５に示す炭化珪素半導体層におけるＰ型半導体領域５１ａ、５１ｂ、５１ｃ、５１ｄのうち、最外周およびその隣に位置するトレンチ２０の下側のＰ型半導体領域５１ｃ、５１ｄを有し、Ｐ型半導体領域５１ａ、５１ｂを有していない構造とすることもできる。また、最外周およびその隣に位置する２つのトレンチ２０の下側に形成されたＰ型半導体領域５１ｂ、５１ｃ、５１ｄを有し、Ｐ型半導体領域５１ａを有していない構造とすることもできる。
炭化珪素半導体装置の構造を、これらのような構造としても、図１に示す炭化珪素半導体装置と比較して、炭化珪素半導体装置の耐圧を高くすることができる。
（第４実施形態）
図７に第４実施形態の第１の例における炭化珪素半導体装置の断面図を示す。なお、図７では、図１の炭化珪素半導体装置と同様の構成部に、図１と同じ符合を付している。
図７に示す炭化珪素半導体装置は、第３の実施形態で説明した図５に示す炭化珪素半導体装置と同様に、外周部４において、全てのＰ型ガードリング層２３の下側にＰ型ガードリング層２３と接続されたＰ型半導体領域６１ａ、６１ｂ、６１ｃ、６１ｄを備えている。
本実施形態では、このＰ型半導体領域６１の形成方法が、第３の実施形態でのＰ型半導体領域５１の形成方法と異なっている。なお、このＰ型半導体領域６１が本発明の第３の半導体領域に相当する。
この炭化珪素半導体装置では、図７に示すように、Ｐ型半導体領域６１の幅は、埋め込み絶縁膜２７の幅と同程度となっている。外周部４は、半導体基板１がセル部２よりも薄くなっている。また、図５に示す半導体装置と同様に、Ｎ+型半導体層７ｂの表層にはＮ-型半導体領域６２が形成されている。
次に、図５に示す炭化珪素半導体装置の製造方法を説明する。本実施形態では、第１実施形態で説明した製造工程において、Ｐ型ガードリング層２３を形成する工程と、層間絶縁膜１４を製造する工程との間に、Ｐ型半導体領域６１を形成する工程を行う。
具体的には、第１実施形態と同様に、Ｐ型ガードリング層２３を形成する工程で、外周部４の形成予定領域にトレンチ２０の内壁に沿った形状のＰ型ガードリング層２３を形成する。
その後、本実施形態では、Ｐ型半導体領域６１を形成する工程で、外周部４の形成予定領域に対してのみ、反応性イオンエッチングを行い、半導体基板１の表層およびＰ型ガードリング層２３におけるトレンチ２０の底面上に位置する部分を除去する。このとき、外周部４の形成予定領域におけるＮ+型半導体層７ｂも表面側の一部が除去される。
さらに、この工程で、フォトリソグラフィにより、セル部２の成予定領域を覆い、外周部４の形成予定領域に相当する領域が開口されたマスクを形成する。このマスクを用いて、外周部４の形成予定領域に対してＡｌをイオン種としたイオン注入を行う。
これにより、Ｎ-型ドリフト層６のうち、トレンチ２０の底面に接する領域に、Ｐ型半導体領域６１が形成される。また、Ｎ+型半導体層７ｂの表層にもイオン注入がされるため、第３実施形態と同様に、Ｎ+型半導体層７ｂの表層がＮ-型半導体領域６２となる。
その後、第１実施形態と同様に、セル部２のサイドウォール１２と、外周部４の埋め込み絶縁膜２７とを形成する工程、セル部２およびゲート配線部３のゲート配線用金属膜１１を形成する工程、層間絶縁膜１４を形成する工程を順に行う。このようにして、図７に示す炭化珪素半導体装置が完成する。
本実施形態のように、Ｐ型ガードリング層２３を形成した後に、エッチングおよびイオン注入を行うことでも、外周部４の形成予定領域におけるトレンチ２０をセル部２の形成予定領域におけるトレンチ８と同じ深さで形成した場合であっても、実質的にガードリングの深さをセル部２のゲート層９の深さよりも深くすることができる。
なお、ここでは、イオン注入の際のイオン種として、Ａｌを用いる場合を説明したが、第２の例のように、Ｂ（ボロン）を用いることもできる。図８に第４実施形態の第２の例における炭化珪素半導体装置の断面図を示す。なお、図８でも、図１の炭化珪素半導体装置と同様の構成部に、図１と同じ符合を付している。
図８に示す炭化珪素半導体装置は、外周部４において、全てのＰ型ガードリング層２３の下側にＰ型ガードリング層２３と接続されたＰ型半導体領域７１ａ、７１ｂ、７１ｃ、７１ｄを備えている。このＰ型半導体領域７１が本発明の第３の半導体領域に相当する。
このＰ型半導体領域７１は、半導体基板１の厚さ方向での断面における幅が、図７に示す炭化珪素半導体装置のＰ型半導体領域６１の幅よりも広くなっている。
この炭化珪素半導体装置は、第１の例において説明した製造工程を一部変更することで製造される。Ｐ型半導体領域６１を形成する工程でのイオン注入のとき、イオン種としてボロンを用いる。これにより、第１の例と同様に、Ｐ型半導体領域６１を形成する。その後、熱拡散処理を行うことで、Ｐ型半導体領域６１よりも幅が広いＰ型半導体領域７１が形成される。これは、ＢはＡｌと比較して炭化珪素半導体層中でも拡散しやすいからである。
なお、本実施形態では、全てのＰ型ガードリング層２３の下側にＰ型半導体領域６１、７１を形成する場合を例として説明したが、第３実施形態のように、一部のＰ型ガードリング層２３の下側にＰ型半導体領域６１、７１を形成することもできる。
（第５実施形態）
第３、第４実施形態では、トレンチ２０を形成した後に、イオン注入を行うことで、半導体基板１の表面からの深さが、セル部２のＰ型ゲート層９よりも深いガードリングを外周部４に形成する場合を説明したが、本実施形態の方法によっても、セル部２のＰ型ゲート層９よりも深いガードリングを外周部４に形成することができる。
図９に第５実施形態の第１の例における炭化珪素半導体装置の断面図を示す。なお、図９では、図１の炭化珪素半導体装置と同様の構成部に、図１と同じ符合を付している。
図９に示すように、この炭化珪素半導体装置は、外周部４において、Ｎ+型半導体層７がセル部２におけるＮ+型半導体層７よりも薄くなっており、Ｐ型ガードリング層２３の底面がＰ型ゲート層９の底面よりも深いところに位置している点が、図１に示す炭化珪素半導体装置と異なっている。
この炭化珪素半導体装置の製造方法を説明する。本実施形態では、第１の実施形態で説明した製造工程において、半導体基板１を用意する工程と、トレンチ２０を形成する工程との間に、外周部４におけるＮ+型半導体層７の表面側の一部を除去する工程を追加する。
具体的には、半導体基板１を用意した後、フォトリソグラフィおよびエッチングにより、半導体基板１の外周部４の形成予定領域において、Ｎ+型半導体層７よりも基板表面側の一部を除去する。これにより、外周部４での半導体基板１の厚さを、セル部２での半導体基板１の厚さよりも薄くする。すなわち、外周部４の形成予定領域における半導体基板１の表面を、セル部２の形成予定領域における半導体基板１の表面よりも低くする。
続いて、セル部２のトレンチ８と、外周部４のトレンチ２０とを形成する工程を行う。このとき、トレンチ８とトレンチ２０とを同時に形成する。これにより、外周部４の形成予定領域におけるトレンチ２０の半導体基板１表面からの深さをセル部２の形成予定領域におけるトレンチ８よりも深くすることができる。なお、本実施形態でいう半導体基板１表面からの深さとは、セル部２の形成予定領域における半導体基板１表面を基準とした深さを意味する。
その後、第１実施形態と同様に、Ｐ型ゲート層９とＰ型ガードリング層２３とを形成する工程を行う。
本実施形態によっても、このようにして、セル部２の半導体基板１表面からの深さがセル部２のゲート層よりも深いガードリングを形成することができる。
上記したように第１の例では、外周部４におけるＮ+型半導体層７の表面側の一部を除去する場合を説明したが、第２の例のように、図１に示す炭化珪素半導体装置における外周部４のＮ+型半導体層７ｂを全て除去することもできる。
図１０に第５実施形態の第２の例における炭化珪素半導体装置の断面図を示す。なお、図１０でも、図１の炭化珪素半導体装置と同様の構成部に、図１と同じ符合を付している。図１０に示す炭化珪素半導体装置は、外周部４において、図９に示す炭化珪素半導体装置におけるＮ+型半導体層７ｂが無く、最外周に配置されたＮ+型半導体層７ｃのみを有する構造となっている。また、この炭化珪素半導体装置では、Ｐ型ガードリング層２３の底面が、図９に示す炭化珪素半導体装置と比較して、半導体基板１中のより深いところに位置している。
この炭化珪素半導体装置の製造方法を説明する。第１の例で説明した製造工程において、外周部４におけるＮ+型半導体層７を除去する工程で、外周部４の形成予定領域におけるＮ+型半導体層７ｂを全て除去するように変更する。なお、最外周に位置するＮ+型半導体層７ｃを残す。Ｎ+型半導体層７ｃをガードリングとして用いるためである。その後の工程は、第１の例と同様である。
これにより、トレンチ２０の深さを第１の例の炭化珪素半導体装置よりも深くすることができる。この結果、セル部２における半導体基板１表面からの深さが、第１の例の炭化珪素半導体装置よりも深いガードリングを形成することができる。
また、本実施形態では、第２の実施形態と同様に、トレンチ２０によって複数個に分離されたＮ+型半導体層７のうち、Ｎ+型半導体層７ｂを除去しているので、第２の実施形態と同様の効果も有している。
なお、本実施形態に対して、第１実施形態の第２、第３の例、第３、第４実施形態のそれぞれを組み合わせることもできる。すなわち、本実施形態においても、第１実施形態の第２の例と同様に、トレンチ２０の間隔４４をセル部２から離れるにつれて大きくすることもできる。
また、第１実施形態の第３の例と同様に、トレンチ２０の内部をＰ型半導体層のみで完全に埋め込むことでＰ型ガードリング層２３を形成することもできる。
また、第３、第４実施形態と同様に、トレンチ２０の形成後にイオン注入を行うことで、
Ｐ型ガードリング層２３の下側にＰ型半導体領域６１、７１を形成することもできる。
（他の実施形態）
なお、上記した各実施形態では、Ｎ-型チャネル層１７というＮ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させ、Ｐ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することができる。
また、上記実施形態では、ノーマリオフ型のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴにも本発明を適用することができる。
本発明の第１実施形態の第１の例における炭化珪素半導体装置の断面図である。 本発明の第１実施形態の第２の例における炭化珪素半導体装置の断面図である。 本発明の第１実施形態の第３の例における炭化珪素半導体装置の断面図である。 本発明の第２実施形態における炭化珪素半導体装置の断面図である。 本発明の第３実施形態の第１の例における炭化珪素半導体装置の断面図である。 本発明の第３実施形態の第２の例における炭化珪素半導体装置の断面図である。 本発明の第４実施形態の第１の例における炭化珪素半導体装置の断面図である。 本発明の第４実施形態の第２の例における炭化珪素半導体装置の断面図である。 本発明の第５実施形態の第１の例における炭化珪素半導体装置の断面図である。 本発明の第５実施形態の第２の例における炭化珪素半導体装置の断面図である。 従来の第１の例における炭化珪素半導体装置の断面図である。 従来の第２の例における炭化珪素半導体装置の断面図である。 本発明者らが創出した構造の炭化珪素半導体装置の断面図である。
符号の説明
１…半導体基板、２…セル部２、３…ゲート配線部、４…外周部、５…Ｎ+型基板、
６…Ｎ-型ドリフト層、７…Ｎ+型半導体層、７ａ…ソース層、８…トレンチ、
９…Ｐ型ゲート層、１１…ゲート配線用金属、１２…サイドウォール、
１３…埋め込み絶縁膜、１４…層間絶縁膜、１５…オーミック電極、
１７…チャネル領域、１９…ドレイン電極、２０…トレンチ、
２３…Ｐ型ガードリング層、２７…埋め込み絶縁膜、
５１、６１、７１…Ｐ型半導体領域、５２、６２…Ｎ-型半導体領域。

Claims (14)

  1. 第１導電型の炭化珪素からなる基板（５）と、前記基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、前記ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、
    前記半導体基板におけるセル部（２）の形成予定領域に、前記第１の半導体層の表面から前記ドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、
    前記半導体基板における外周部（４）の形成予定領域に、前記半導体基板表面からの深さが前記第１のトレンチの深さと同じである複数の第２のトレンチ（２０）を形成する工程と、
    エピタキシャル成長法により、前記第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、
    エピタキシャル成長法により、前記第２のトレンチの内壁上に、第２導電型の炭化珪素からなる第２の半導体層を形成することで、ガードリング層（２３）を形成する工程と、
    前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜（１４）を形成する工程と、
    前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
    前記絶縁膜上に、前記第１の半導体層（７）のうち、前記セル部の形成予定領域における前記第１の半導体層（７ａ）に電気的に接続されたソース電極を形成する工程と、
    前記基板（５）と電気的に接続されたドレイン電極（１９）を形成する工程と、を有し、
    前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
    前記第１のトレンチを形成する工程と、前記第２のトレンチを形成する工程とを１つの工程で行い、
    前記半導体基板を用意する工程と、前記第２のトレンチを形成する工程との間に、前記半導体基板の前記外周部の形成予定領域における前記第１の半導体層（７ｂ）を除去する工程を有し、
    前記第２のトレンチを形成する工程では、前記半導体基板のうち、前記第１の半導体層が除去された領域に、前記第２のトレンチを形成することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記ガードリング層を形成する工程では、前記第２のトレンチの内部を前記第２の半導体層のみで完全に埋め込むことで、前記ガードリング層を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記ガードリング層を形成する工程と、前記絶縁膜を形成する工程との間に、前記半導体基板における前記外周部の形成予定領域に対してエッチングを行うことで、前記第２のトレンチによって複数個に分離された前記第１の半導体層（７）のうち、前記外周部の形成予定領域の最外周に位置する前記第１の半導体層（７ｃ）を除く前記第１の半導体層（７ｂ）を完全に除去する工程を有することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 第１導電型の炭化珪素からなる基板（５）と、前記基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、前記ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、
    前記半導体基板におけるセル部（２）の形成予定領域に、前記第１の半導体層の表面から前記ドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、
    前記半導体基板における外周部（４）の形成予定領域に、前記半導体基板表面からの深さが前記第１のトレンチの深さと同じである複数の第２のトレンチ（２０）を形成する工程と、
    エピタキシャル成長法により、前記第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、
    エピタキシャル成長法により、前記第２のトレンチの内壁上に、第２導電型の炭化珪素からなる第２の半導体層を形成することで、ガードリング層（２３）を形成する工程と、
    前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜（１４）を形成する工程と、
    前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
    前記絶縁膜上に、前記第１の半導体層（７）のうち、前記セル部の形成予定領域における前記第１の半導体層（７ａ）に電気的に接続されたソース電極を形成する工程と、
    前記基板（５）と電気的に接続されたドレイン電極（１９）を形成する工程と、を有し、
    前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
    前記第１のトレンチを形成する工程と、前記第２のトレンチを形成する工程とを１つの工程で行い、
    前記ガードリング層を形成する工程では、前記第２のトレンチの内部を前記第２の半導体層のみで完全に埋め込むことで、前記ガードリング層を形成し、
    前記ガードリング層を形成する工程と、前記絶縁膜を形成する工程との間に、前記半導体基板における前記外周部の形成予定領域に対してエッチングを行うことで、前記第２のトレンチによって複数個に分離された前記第１の半導体層（７）のうち、前記外周部の形成予定領域の最外周に位置する前記第１の半導体層（７ｃ）を除く前記第１の半導体層（７ｂ）を完全に除去する工程を有することを特徴とする炭化珪素半導体装置の製造方法。
  5. 前記第２のトレンチを形成する工程と前記ガードリング層を形成する工程との間に、前記第２のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層における前記第２のトレンチの底面に接する領域に第２導電型の第３の半導体領域（５１）を形成する工程を有することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  6. 前記ガードリング層を形成する工程では、前記第２のトレンチの内壁に沿った形状の前記ガードリング層を形成し、
    前記ガードリング層を形成する工程と前記絶縁膜を形成する工程との間に、前記ガードリング層における前記第２のトレンチの底部に位置する部分を除去した後、前記第２のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層のうち、前記第２のトレンチの底面に接する領域に第２導電型の第３の半導体領域（６１、７１）を形成する工程を有することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  7. 第１導電型の炭化珪素からなる基板（５）と、前記基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、前記ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、
    前記半導体基板におけるセル部（２）の形成予定領域に、前記第１の半導体層の表面から前記ドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、
    前記半導体基板における外周部（４）の形成予定領域に、前記半導体基板表面からの深さが前記第１のトレンチの深さと同じである複数の第２のトレンチ（２０）を形成する工程と、
    エピタキシャル成長法により、前記第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、
    エピタキシャル成長法により、前記第２のトレンチの内壁上に、第２導電型の炭化珪素からなる第２の半導体層を形成することで、ガードリング層（２３）を形成する工程と、
    前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜（１４）を形成する工程と、
    前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
    前記絶縁膜上に、前記第１の半導体層（７）のうち、前記セル部の形成予定領域における前記第１の半導体層（７ａ）に電気的に接続されたソース電極を形成する工程と、
    前記基板（５）と電気的に接続されたドレイン電極（１９）を形成する工程と、を有し、
    前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
    前記第１のトレンチを形成する工程と、前記第２のトレンチを形成する工程とを１つの工程で行い、
    前記ガードリング層を形成する工程では、前記第２のトレンチの内壁に沿った形状の前記ガードリング層を形成し、
    前記ガードリング層を形成する工程と前記絶縁膜を形成する工程との間に、前記ガードリング層における前記第２のトレンチの底部に位置する部分を除去した後、前記第２のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層のうち、前記第２のトレンチの底面に接する領域に第２導電型の第３の半導体領域（６１、７１）を形成する工程を有することを特徴とする炭化珪素半導体装置の製造方法。
  8. 前記第３の半導体領域を形成する工程では、イオン注入に用いるイオン種をボロンとし、前記第３の半導体領域を形成する工程の後に、前記第３の半導体領域に対して、熱拡散処理を行う工程を有することを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
  9. 前記第３の半導体領域を形成する工程では、全ての前記第２のトレンチに対してイオン注入を行うことで、全ての前記第２のトレンチの底面に接する領域に、前記第３の半導体領域（５１ａ〜５１ｄ、６１ａ〜６１ｄ、７１ａ〜７１ｄ）を形成することを特徴とする請求項５ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  10. 前記第３の半導体領域を形成する工程では、前記第２のトレンチのうち、前記外周部の形成予定領域における最外周に位置する前記第２のトレンチのみに対してイオン注入を行うことで、前記外周部の形成予定領域における最外周に位置する前記第２のトレンチの底面に接する領域のみに、前記第３の半導体領域（５１ｄ、６１ｄ、７１ｄ）を形成することを特徴とする請求項５ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  11. 第１導電型の炭化珪素からなる基板（５）と、前記基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、前記ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、
    前記半導体基板におけるセル部（２）の形成予定領域に、前記第１の半導体層の表面から前記ドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、
    前記半導体基板における外周部（４）の形成予定領域に、前記半導体基板表面からの深さが前記第１のトレンチの深さと同じである複数の第２のトレンチ（２０）を形成する工程と、
    エピタキシャル成長法により、前記第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、
    エピタキシャル成長法により、前記第２のトレンチの内壁上に、第２導電型の炭化珪素からなる第２の半導体層を形成することで、ガードリング層（２３）を形成する工程と、
    前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜（１４）を形成する工程と、
    前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
    前記絶縁膜上に、前記第１の半導体層（７）のうち、前記セル部の形成予定領域における前記第１の半導体層（７ａ）に電気的に接続されたソース電極を形成する工程と、
    前記基板（５）と電気的に接続されたドレイン電極（１９）を形成する工程と、を有し、
    前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
    前記第１のトレンチを形成する工程と、前記第２のトレンチを形成する工程とを１つの工程で行い、
    前記第２のトレンチを形成する工程と前記ガードリング層を形成する工程との間に、前記第２のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層における前記第２のトレンチの底面に接する領域に第２導電型の第３の半導体領域（５１）を形成する工程を有し、
    前記第３の半導体領域を形成する工程では、前記第２のトレンチのうち、前記外周部の形成予定領域における最外周に位置する前記第２のトレンチのみに対してイオン注入を行うことで、前記外周部の形成予定領域における最外周に位置する前記第２のトレンチの底面に接する領域のみに、前記第３の半導体領域（５１ｄ、６１ｄ、７１ｄ）を形成することを特徴とする炭化珪素半導体装置の製造方法。
  12. 前記第２のトレンチを形成する工程では、前記セル部の形成予定領域から離れるにつれ、隣合うトレンチの間隔（４４ａ、４４ｂ、４４ｃ、４４ｄ）が広くなるように、前記第２のトレンチを形成することを特徴とする請求項１ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  13. 前記半導体基板の表面上に絶縁膜を形成する工程の後、前記絶縁膜のうち、前記第２のトレンチによって複数個に分離された前記第１の半導体層における前記外周部の形成予定領域の最外周に位置する前記第１の半導体層（７ｃ）の上側に位置する部位に、コンタクトホール（１４ｃ）を形成し、前記コンタクトホールを介して、前記最外周に位置する前記第１の半導体層と電気的に接続された金属電極を形成することを特徴とする請求項１ないし１２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  14. 前記ゲート層を形成する工程と、前記ガードリング層を形成する工程とを１つの工程で行うことを特徴とする請求項１ないし１３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
JP2004153127A 2004-05-24 2004-05-24 炭化珪素半導体装置の製造方法 Expired - Fee Related JP4857527B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004153127A JP4857527B2 (ja) 2004-05-24 2004-05-24 炭化珪素半導体装置の製造方法
US11/135,661 US7355207B2 (en) 2004-05-24 2005-05-24 Silicon carbide semiconductor device and method for manufacturing the same
DE102005023891A DE102005023891B4 (de) 2004-05-24 2005-05-24 Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
US12/071,186 US7763504B2 (en) 2004-05-24 2008-02-19 Method for manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004153127A JP4857527B2 (ja) 2004-05-24 2004-05-24 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005340250A JP2005340250A (ja) 2005-12-08
JP4857527B2 true JP4857527B2 (ja) 2012-01-18

Family

ID=35493510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004153127A Expired - Fee Related JP4857527B2 (ja) 2004-05-24 2004-05-24 炭化珪素半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4857527B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800196B2 (en) * 2008-09-30 2010-09-21 Northrop Grumman Systems Corporation Semiconductor structure with an electric field stop layer for improved edge termination capability
US7825487B2 (en) * 2008-09-30 2010-11-02 Northrop Grumman Systems Corporation Guard ring structures and method of fabricating thereof
JP5310687B2 (ja) 2010-09-30 2013-10-09 株式会社デンソー 接合型電界効果トランジスタを備えた半導体装置およびその製造方法
JP5482745B2 (ja) * 2011-08-10 2014-05-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5628462B1 (ja) * 2012-12-03 2014-11-19 パナソニック株式会社 半導体装置およびその製造方法
JP2016225477A (ja) * 2015-05-29 2016-12-28 サンケン電気株式会社 半導体装置
EP4345911A1 (en) * 2022-09-06 2024-04-03 Infineon Technologies Austria AG Vertical junction field effect transistor including a plurality of mesa regions

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236781A (ja) * 1995-02-24 1996-09-13 Tokin Corp 静電誘導型トランジスタの製造方法
JPH09172187A (ja) * 1995-12-19 1997-06-30 Hitachi Ltd 接合型電界効果半導体装置およびその製造方法
EP1428248B1 (en) * 2001-07-12 2011-11-23 Mississippi State University Method of making transistor topologies in silicon carbide through the use of selective epitaxy
JP4096569B2 (ja) * 2002-01-31 2008-06-04 株式会社デンソー 炭化珪素半導体装置とその製造方法
JP4051971B2 (ja) * 2002-03-15 2008-02-27 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4153811B2 (ja) * 2002-03-25 2008-09-24 株式会社東芝 高耐圧半導体装置及びその製造方法
JP4119148B2 (ja) * 2002-04-02 2008-07-16 株式会社東芝 ダイオード

Also Published As

Publication number Publication date
JP2005340250A (ja) 2005-12-08

Similar Documents

Publication Publication Date Title
US7763504B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6037499B2 (ja) 半導体装置およびその製造方法
JP5472451B2 (ja) 半導体装置の製造方法および半導体装置
JP6855793B2 (ja) 半導体装置
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
JP2017079251A (ja) 半導体装置および半導体装置の製造方法
US10439060B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5298565B2 (ja) 半導体装置およびその製造方法
JP5767857B2 (ja) トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2013258327A (ja) 半導体装置及びその製造方法
JP2018060924A (ja) 半導体装置および半導体装置の製造方法
JP5795452B1 (ja) 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
JP2017045776A (ja) 半導体装置およびその製造方法
JP6817895B2 (ja) 半導体装置
JP2014160715A (ja) 半導体装置およびその製造方法
JP2007173319A (ja) 絶縁ゲート型半導体装置およびその製造方法
CN115207085A (zh) 半导体装置
JP2018098476A (ja) 半導体装置
CN113826213A (zh) 碳化硅半导体装置及其制造方法
JP4857527B2 (ja) 炭化珪素半導体装置の製造方法
JP6207627B2 (ja) 半導体装置
US9515197B2 (en) Silicon carbide semiconductor device having layer covering corner portion of depressed portion
JP2013105856A (ja) 炭化珪素半導体装置およびその製造方法
JP4696471B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6092680B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100824

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111017

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees