CN113826213A - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

通过用外延层构成源极区域(4)，减小基极区域(3)的厚度的不均，抑制阈值Vt的不均。此外，关于栅极沟槽(6)的侧面，在单元部(RC)的外侧，与单元部内的源极区域中的与基极区域相接的由外延层构成的部分相比，相对于衬底(1)的主表面的法线方向倾斜。由此，使得栅极绝缘膜(7)即使在单元部内成为厚度较薄的薄膜部，在单元部的外部也成为厚度较厚的厚膜部。

Description

碳化硅半导体装置及其制造方法
对关联申请的相互参照
本申请基于2019年5月23日提出的日本专利申请第2019－96864号，其记载内容通过参照而包含于此。
技术领域
本发明涉及具有由碳化硅(以下称作SiC)构成的沟槽栅构造的纵型半导体元件的SiC半导体装置及其制造方法。
背景技术
以往，作为提高沟道密度以使大电流流过的构造，有具有沟槽栅构造的SiC半导体装置。该SiC半导体装置在n型漂移层之上依次形成有p型基极(base)区域和n+型源极区域，以从n+型源极区域的表面将p型基极区域贯通而达到n型漂移层的方式形成沟槽栅构造。具体而言，在n型漂移层之上使p型基极区域外延生长之后，对p型基极区域离子注入n型杂质而反型，从而使p型基极区域的一部分反型为n型，形成n+型源极区域(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：国际公开第2016/063644号手册
发明内容
但是，关于外延生长时的膜厚不均，所生长的膜厚越厚则膜厚不均越大，但离子注入的射程的不均不怎么大。因此，离子注入后的p型基极区域的膜厚不均成为与外延生长的膜厚对应的不均。由此，在对于p型基极区域通过离子注入而形成了n+型源极区域的情况下，n+型源极区域的厚度的不均较小，形成沟道区域的p型基极区域的厚度的不均较大。因而，有产生阈值Vt的不均的问题。
因此，本发明者们研究了不仅是对于p型基极区域而且对于n+型源极区域也通过外延生长来形成的情况。这样，厚度不均被分别分配给p型基极区域和n+型源极区域，所以能够减小p型基极区域的厚度不均，能够抑制阈值Vt的不均。此外，在通过外延生长形成n+型源极区域的情况下，能够使沟槽栅构造的侧面相对于n+型源极区域的表面大致垂直地竖立。
但是，在这样的结构的情况下，确认到存在以下情况：在沟槽入口侧的角部，栅极绝缘膜变薄，当施加了较大电场时栅极绝缘膜在变薄的部分被破坏，栅极寿命降低。
在沟槽栅构造中，在长度方向的两端的至少一方具备将栅极电极引出至栅极沟槽外部的栅极衬垫(liner)，在栅极绝缘膜中的变薄了的部分之上也形成有栅极衬垫。因此，可以想到，在栅极绝缘膜中的具备栅极衬垫的部分，作用有较大的电场，栅极绝缘膜被破坏。
本发明的目的在于，提供能够抑制阈值Vt的不均并且能够抑制栅极寿命的降低的构造的SiC半导体装置及其制造方法。
本发明的一个技术方案的SiC半导体装置具备：衬底，具有主表面，由第1或第2导电型的碳化硅构成；漂移层，形成在衬底的主表面侧，由杂质浓度比衬底低的第1导电型的碳化硅构成；基极区域，形成在漂移层之上，由第2导电型的碳化硅构成；第1导电型的源极区域，形成在单元部内的基极区域之上，杂质浓度比漂移层高，至少与基极区域相接的部分由碳化硅的外延层构成；沟槽栅构造，形成在栅极沟槽内，具有形成在该栅极沟槽的内壁面上的栅极绝缘膜和形成在栅极绝缘膜之上的栅极电极，上述栅极沟槽相比于基极区域而言从源极区域的表面形成得更深、具有以一个方向为长度方向的直线状部分且从单元部形成至该单元部的外侧；层间绝缘膜，在源极区域及沟槽栅构造之上形成有与源极区域相连的接触孔；第1电极，形成在层间绝缘膜之上，经由接触孔而与源极区域电连接；以及第2电极，与衬底的背面侧电连接。并且，关于栅极沟槽的侧面，在单元部的外侧，与单元部内的源极区域中的与基极区域相接的由外延层构成的部分相比，相对于衬底的主表面的法线方向倾斜。
这样，由于使得源极区域中的至少与基极区域相接的部分由外延生长层构成，所以能够减小基极区域的厚度的不均，能够抑制阈值Vt的不均。此外，关于栅极沟槽的侧面，在单元部的外侧，与单元部内的源极区域中的与基极区域相接的由外延层构成的部分相比，相对于衬底的主表面的法线方向倾斜。因此，栅极绝缘膜即使在单元部内成为厚度较薄的薄膜部，在单元部的外部也能够成为厚度较厚的厚膜部。因而，能够抑制由于大电场作用于沟槽栅构造的长度方向的两端位置而栅极绝缘膜被破坏，能够抑制栅极绝缘膜的寿命下降。
此外，本发明的另一个技术方案的SiC半导体装置的制造方法包括以下工序：准备具有主表面的由第1或第2导电型的碳化硅构成的衬底；在衬底之上形成杂质浓度比衬底低的由第1导电型的碳化硅构成的漂移层；在漂移层之上形成由第2导电型的碳化硅构成的基极区域；在基极区域之上通过外延生长而形成第1导电型杂质浓度比漂移层高的由第1导电型的碳化硅构成的源极区域；在形成了栅极沟槽后，在栅极沟槽的内壁面上形成栅极绝缘膜并在栅极绝缘膜之上形成栅极电极，从而形成沟槽栅构造，上述栅极沟槽相比于基极区域而言从源极区域的表面形成得更深、具有以一个方向为长度方向的直线状部分且从单元部达到该单元部的外侧；在源极区域及沟槽栅构造之上形成具有与源极区域相连的接触孔的层间绝缘膜；形成经由接触孔而与源极区域电连接的第1电极；在衬底的背面侧形成第2电极。并且，在形成沟槽栅构造的工序中，在单元部的外侧，与单元部内的源极区域中的与基极区域相接的通过外延层构成的部分相比，使栅极沟槽的侧面相对于衬底的主表面的法线方向倾斜。
这样，通过在基极区域之上通过外延生长形成源极区域，能够减小基极区域的厚度的不均，能够抑制阈值Vt的不均。此外，在形成沟槽栅构造时，在单元部的外侧，与单元部内的源极区域中的与基极区域相接的通过外延层构成的部分相比，使栅极沟槽的侧面相对于衬底的主表面的法线方向倾斜。因此，栅极绝缘膜即使在单元部内成为厚度较薄的薄膜部，在单元部的外部也能够成为厚度较厚的厚膜部。因而，能够抑制由于大电场作用于沟槽栅构造的长度方向的两端位置而栅极绝缘膜被破坏，能够抑制栅极绝缘膜的寿命下降。
另外，对各构成要素等赋予的带括号的参照标记用于表示该构成要素等与在后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是示意地表示第1实施方式的SiC半导体装置的上表面布局的图。
图2是图1的II—II剖视图。
图3是在图1的III—III截面中将比层间绝缘膜靠上的部分省略而记载的剖视立体图。
图4是图1的IV—IV剖视图。
图5是图1的V—V剖视图。
图6A是表示第1实施方式的SiC半导体装置的制造工序的剖视图。
图6B是接着图6A的表示SiC半导体装置的制造工序的剖视图。
图6C是接着图6B的表示SiC半导体装置的制造工序的剖视图。
图6D是接着图6C的表示SiC半导体装置的制造工序的剖视图。
图6E是接着图6D的表示SiC半导体装置的制造工序的剖视图。
图6F是接着图6E的表示SiC半导体装置的制造工序的剖视图。
图6G是接着图6F的表示SiC半导体装置的制造工序的剖视图。
图6H是接着图6G的表示SiC半导体装置的制造工序的剖视图。
图7是示意地表示第2实施方式的SiC半导体装置的沟槽栅构造的顶端部的上表面布局的图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于相同或等同的部分赋予同一标记而进行说明。
(第1实施方式)
对第1实施方式进行说明。这里，以作为沟槽栅构造的纵型半导体元件而形成有反型MOSFET的SiC半导体装置为例进行说明。
图1所示的SiC半导体装置具有形成有沟槽栅构造的MOSFET的单元部和将该单元部RC包围的外周部RO。外周部RO具有保护环部RG、以及比保护环部RG靠内侧即配置在单元部RC与保护环部RG之间的相连部RJ。另外，图1虽不是剖视图，但为了使附图容易观察而局部地表示了阴影。
如图2所示，SiC半导体装置使用由SiC构成的n+型衬底1形成。在n+型衬底1的主表面上依次外延生长有由SiC构成的n－型杂质层2、n型电流分散层2a、p型基极区域3及n+型源极区域4。
n+型衬底1例如n型杂质浓度为1.0×1019/cm3，表面为(0001)Si面。n－型杂质层2例如n型杂质浓度为0.5～2.0×1016/cm3。关于n型电流分散层2a，n型杂质浓度比n－型杂质层2高，即为低电阻，使电流分散流到更大范围，从而起到降低JFET电阻的作用。例如，关于n型电流分散层2a，例如设为8×1016/cm3，厚度为0.5μm。另外，这里为了方便，设为n－型杂质层2和n型电流分散层2a这样的不同的层进行说明，但它们都构成漂移层。
此外，关于p型基极区域3，在形成沟道区域的部分，p型杂质浓度例如为2.0×1017/cm3左右，厚度为300nm。关于n+型源极区域4，杂质浓度比n－型杂质层2高，表层部的n型杂质浓度例如为2.5×1018～1.0×1019/cm3，厚度为0.5μm左右。
在单元部RC，在n+型衬底1的表面侧留有p型基极区域3及n+型源极区域4，在相连部RJ，n+型源极区域4变成后述的离子注入层31。此外，在保护环部RG，以将这些n+型源极区域4或离子注入层31以及p型基极区域3贯通并达到n型电流分散层2a的方式形成有凹部20。
此外，在单元部RC，以将n+型源极区域4及p型基极区域3贯通并达到n型电流分散层2a的方式形成有p型深层5。p型深层5的p型杂质浓度比p型基极区域3高。具体而言，p型深层5设置在条状的沟槽5a内，由通过外延生长形成的p型的外延膜构成，所述沟槽5a在n型电流分散层2a中等间隔地配置有多条且彼此没有交点地离开而配置。另外，该沟槽5a例如宽度为1μm以下，纵横比为2以上的深度。
例如，关于各p型深层5，p型杂质浓度例如为1.0×1017～1.0×1019cm3，宽度0.7μm、深度2.0μm左右。各p型深层5的最深的底部的位置位于与n型电流分散层2a和n－型杂质层2的边界位置相同的位置、或者比该位置靠p型基极区域3侧。即，p型深层5和n型电流分散层2a为相同的深度，或者与p型深层5相比，n型电流分散层2a形成至更深的位置。p型深层5如图1所示那样，从单元部RC的一端到另一端而形成。并且，p型深层5以与后述沟槽栅构造相同的方向为长度方向而延伸设置，与从沟槽栅构造的两端进一步向单元部RC的外侧延伸设置的后述的p型相连层30相连。
此外，以将p型基极区域3及n+型源极区域4贯通并达到n－型杂质层2的方式，形成有例如宽度为0.8μm、深度为1.0μm的栅极沟槽6。栅极沟槽6不仅形成在单元部RC内，还从单元部RC突出而形成到相连部RJ。以与该栅极沟槽6的侧面相接的方式配置有上述的p型基极区域3、n+型源极区域4及离子注入层31。更详细地讲，在单元部RC，栅极沟槽6的入口侧的侧面由n+型源极区域4构成，在相连部RJ，栅极沟槽6的入口侧的侧面由离子注入层31构成。栅极沟槽6以具有将图2的纸面左右方向作为宽度方向、将纸面垂直方向作为长度方向、将纸面上下方向作为深度方向的直线状部分的布局而形成。此外，如图1所示，栅极沟槽6在单元部RC内仅由直线状部分构成，而在本实施方式中在相连部RJ中也仅由直线状部分构成。栅极沟槽6具备多条，分别以夹在p型深层5之间的方式配置，并且平行地以等间隔排列而呈条状。
进而，在本实施方式中，如图2、图3及图5所示，在单元部RC内和相连部RJ内，栅极沟槽6的侧面的形状不同。具体而言，在单元部RC内，栅极沟槽6的侧面相对于n+型衬底1的主表面垂直，在相连部RJ内，栅极沟槽6的侧面的沟槽入口侧与底部侧相比扩宽，相对于n+型衬底1的主表面的法线方向倾斜。栅极沟槽6的顶端部如图4所示，与相连部RJ中的侧面的形状同样，沟槽入口侧相对于n+型衬底1的主表面的法线方向倾斜。以下，将这些栅极沟槽6的侧面及顶端部中的倾斜的部分称作倾斜部。
将p型基极区域3中的位于栅极沟槽6的侧面的部分作为纵型MOSFET工作时将n+型源极区域4与n－型杂质层2之间相连的沟道区域，在包括沟道区域的栅极沟槽6的内壁面形成有栅极绝缘膜7。栅极绝缘膜7由热氧化膜构成。并且，在栅极绝缘膜7的表面形成有由掺杂多晶硅构成的栅极电极8，由这些栅极绝缘膜7及栅极电极8将栅极沟槽6内完全填埋。由此，构成沟槽栅构造。
栅极绝缘膜7形成于栅极沟槽6的内壁面的整面，但厚度根据部位而不同。具体而言，在栅极沟槽6中的位于单元部RC内的部分、即侧面形成有n+型源极区域4且侧面相对于n+型衬底1的主表面垂直的部分，在沟槽入口的角部，栅极绝缘膜7变薄。以下，将在该部分中变薄了的栅极绝缘膜7称作薄膜部7a。并且，在栅极沟槽6中的位于单元部RC外侧的相连部RJ中的部分、即侧面形成有后述的离子注入层31且侧面为倾斜部的部分，与薄膜部7a相比，栅极绝缘膜7的厚度变厚。以下，将该部分的栅极绝缘膜7称作厚膜部7b。
此外，在n+型源极区域4及p型深层5的表面及栅极电极8之上，隔着层间绝缘膜10形成有相当于第1电极的源极电极9。源极电极9由多种金属、例如Ni/AL等构成。并且，多个金属中的至少与n型SiC、具体而言与n+型源极区域4接触的部分由能够与n型SiC欧姆接触的金属构成。此外，多个金属中的至少与p型SiC、具体而言与p型深层5接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源极电极9通过形成在层间绝缘膜10上而电绝缘。并且，经由形成在层间绝缘膜10中的接触孔，源极电极9与n+型源极区域4及p型深层5电接触。
进而，在n+型衬底1的背面侧，形成有与n+型衬底1电连接的相当于第2电极的漏极电极11。通过这样的构造，构成了n沟道型的反型沟槽栅构造的MOSFET。并且，通过将这样的MOSFET配置多个单元，构成了单元部RC。
另一方面，在保护环部RG，如上述那样，以将后述的离子注入层31及p型基极区域3贯通并达到n型电流分散层2a的方式形成有凹部20。因此，在从单元部RC离开了的位置，离子注入层31及p型基极区域3被除去，n型电流分散层2a露出。并且，在n+型衬底1的厚度方向上，比凹部20靠内侧的单元部RC及相连部RJ成为以岛状突出的凸台部RM。在该凹部20的侧面、即凸台部RM与凹部20的边界位置，凸台部RM的角部倾斜。并且，在凹部20内，也成为形成有栅极绝缘膜7且在其上形成有层间绝缘膜10的状态，但是有在凹部20与凸台部RM的边界位置处残留有用于形成栅极电极8的多晶硅的残渣8a的情况。
此外，在位于凹部20下方的n型电流分散层2a的表层部，以将单元部RC包围的方式具备多条p型保护环21。在本实施方式的情况下，p型保护环21为四角变圆的四边形，但也可以由圆形等其他框形构成。p型保护环21配置在形成于n型电流分散层2a的沟槽21a内，由外延生长的p型外延膜构成。另外，该沟槽21a例如宽度为1μm以下，被设为纵横比为2以上的深度。
构成p型保护环21的各部的结构与上述的p型深层5是同样的。关于p型保护环21，上表面形状呈将单元部RC及相连部RJ包围的框形的线状，在这一点上与形成为直线状的p型深层5不同，其他是同样的。即，p型保护环21与p型深层5是同样的宽度、同样的厚度即同样的深度。此外，关于各p型保护环21的间隔，虽然也可以是等间隔，但是p型保护环21的间隔在单元部RC侧较窄，越朝向外周侧则越大，以使得在更内周侧即单元部RC侧缓和电场集中而等电位线更朝向外周侧。
另外，虽然没有图示，但通过根据需要而在比p型保护环21靠外周设置EQR构造，构成具备将单元部RC包围的外周耐压构造的保护环部RG。
进而，将从单元部RC到保护环部RG之间作为相连部RJ，在相连部RJ中，在n－型杂质层2的表层部形成有多条p型相连层30。在本实施方式的情况下，如图1中的虚线阴影所示，位于单元部RC的外周且将单元部RC包围地形成有相连部RJ，进而以将相连部RJ的外侧包围的方式形成有多条四角变圆的四边形的p型保护环21。p型相连层30与形成于单元部RC的p型深层5平行地排列配置有多条，在本实施方式中，以与相邻的p型深层5彼此之间的间隔相等的间隔配置。此外，在离开了从单元部RC到p型保护环21的距离的部位，从p型深层5延伸设置有p型相连层30，使得从p型相连层30的顶端到p型保护环21的距离变短。
各p型相连层30配置在将n+型源极区域4及p型基极区域3贯通并达到n－型杂质层2的沟槽30a内，由外延生长的p型外延膜构成。在p型深层5的长度方向上的单元部RC与保护环部RG之间，与p型深层5的顶端相连而形成p型相连层30。另外，该沟槽30a例如被设为宽度1μm以下、纵横比2以上的深度。p型相连层30与p型基极区域3接触从而被固定为源极电位。
构成p型相连层30的各部是与上述的p型深层5及p型保护环21同样的结构，在p型相连层30的上表面形状呈直线状这一点上与形成为框形状的p型保护环21不同，其他是同样的。即，p型相连层30是与p型深层5及p型保护环21同样的宽度、同样的厚度即同样的深度。此外，关于各p型相连层30的间隔，在本实施方式中被设为与单元部RC中的p型深层5彼此的间隔相等的间隔，但也可以是不同的间隔。
通过形成这样的p型相连层30，并且将p型相连层30彼此之间设定为规定间隔、例如与p型深层5相等的间隔或其以下，能够抑制在p型相连层30之间等电位线过度上升。由此，能够抑制在p型相连层30之间形成发生电场集中的部位，能够抑制耐压下降。
进而，在相连部RJ中，通过对在单元部RC中成为n+型源极区域4的部分进行离子注入，构成离子注入层31。在本实施方式中，p型基极区域3的上部的整个区域被设为离子注入层31。离子注入层31中的位于栅极沟槽6侧面的部分的导电型是任意的，这里，通过对外延生长后的n+型源极区域4离子注入p型杂质而使导电型反型而设为p型。
此外，如图3及图4所示，在延伸设置到相连部RJ的沟槽栅构造的顶端部，从栅极电极8引出了栅极衬垫8b。并且，在栅极衬垫8b及离子注入层31的表面也形成有层间绝缘膜10，在相连部RJ的从单元部RC离开了的位置的层间绝缘膜10之上，形成有图1所示的栅极焊盘32及空穴抽取用的抽取焊盘33。栅极焊盘32经由形成在层间绝缘膜10中的未图示的接触孔而与栅极衬垫8b电连接。抽取焊盘33也经由形成在层间绝缘膜10中的未图示的接触孔而与p型相连层30、离子注入层31电连接。
如上述那样，在相连部RJ内，在栅极沟槽6的侧面及顶端部构成有倾斜部。具体而言，栅极沟槽6中的与离子注入层31对应的位置被做成倾斜部，大致到离子注入层31与p型基极区域3之间的边界位置的深度为止成为倾斜部。在本实施方式的情况下，在相连部RJ内的整个区域形成有离子注入层31，但至少在单元部RC的外侧在构成栅极沟槽6的侧面及顶端部的部分形成有离子注入层31即可。这样，能够成为在栅极沟槽6的侧面及顶端部中的与栅极衬垫8b重叠的位置全部形成有倾斜部的状态。
此外，由于离子注入层31设在相连部RJ的外缘部的整周，所以如图2所示那样，凸台部RM中的外缘部即与凹部20之间的边界位置从上起依次由离子注入层31、p型基极区域3、n型电流分散层2a构成。因此，能够使得不会成为将离子注入层31保持为n+型源极区域4的情况那样的、从上起依次由n+型源极区域4、p型基极区域3、n型电流分散层2a构成的npn构造。
如以上这样，构成了本实施方式的SiC半导体装置。这样构成的SiC半导体装置在将MOSFET导通时，通过控制向栅极电极8的施加电压而在位于栅极沟槽6侧面的p型基极区域3的表面部形成沟道区域。由此，经由n+型源极区域4及n－型杂质层2，在源极电极9及漏极电极11之间流过电流。
此外，在MOSFET截止时，即使施加了高电压，也通过形成至比沟槽栅构造深的位置的p型深层5来抑制电场向栅极沟槽底部的进入，缓和栅极沟槽底部的电场集中。由此，防止栅极绝缘膜7的破坏。
进而，在相连部RJ，等电位线的上升被抑制，使其朝向保护环部RG侧。此外，在保护环部RG中，通过p型保护环21使等电位线一边其间隔朝向外周方向扩大一边终止，在保护环部RG也能够得到希望的耐压。
并且，在这样的构造的SiC半导体装置中，构成沟槽栅构造的栅极沟槽6的入口侧的侧面在单元部RC内相对于n+型衬底1的主表面垂直地竖立，但在相连部RJ内成为倾斜部。由此，即使栅极绝缘膜7在单元部RC内成为厚度较薄的薄膜部7a，在相连部RJ也能够成为厚度较厚的厚膜部7b。因而，能够抑制在沟槽栅构造的长度方向的两端位置作用大电场而栅极绝缘膜7被破坏，能够抑制栅极绝缘膜7的寿命下降。
此外，如果在纵型MOSFET雪崩击穿时没有从单元部RC的外周良好地进行空穴的抽取，则会使SiC半导体装置的耐量下降。假设在相连部RJ中不具备离子注入层31、半导体中的最上层的部分与单元部RC同样地形成有n+型源极区域4，则在与p型基极区域3之间形成PN结，从而不能进行空穴的抽取。
相对于此，在本实施方式中，半导体中的最上层的部分成为由p型层构成的离子注入层31。因此，通过将形成在层间绝缘膜10之上的抽取焊盘33与离子注入层31电连接，能够从p型基极区域3穿过离子注入层31经由抽取焊盘33抽取空穴。由此，在纵型MOSFET雪崩击穿时能良好地从单元部RC的外周进行空穴的抽取，能够抑制SiC半导体装置的耐量的下降。
进而，在本实施方式的SiC半导体装置中，凸台部RM与凹部20之间的边界位置从上起依次由离子注入层31、p型基极区域3、n型电流分散层2a构成。即，使得不成为将离子注入层31保持为n+型源极区域4的情况那样的、从上起依次由n+型源极区域4、p型基极区域3、n型电流分散层2a构成的npn构造。
如后述那样，由于在形成凹部20及栅极沟槽6后形成栅极绝缘膜7及栅极电极8，所以不仅在栅极沟槽6内、在凹部20内也形成同样的沟槽栅构造。因此，关于残留在凹部20内的成为栅极电极8的材料的多晶硅，在之后除去。但是，如图2所示，有多晶硅的残渣8a残留在凹部20与凸台部RM的边界位置的情况。
在成为了这样的构造的情况下，如果凸台部RM与凹部20之间的边界部成为npn构造，则当成为浮动电位的残渣8a因外来电荷等的原因而电位上升时，会在p型基极区域3形成反型沟道。因此，可能产生经由与n+型源极区域4电连接的源极电极9等流过漏电流的问题。
但是，通过如本实施方式那样具备由p型层构成的离子注入层31，能够使得不构成npn构造，所以即使存在残渣8a，也能够抑制漏电流的流动。
接着，参照图6A～图6H对本实施方式的SiC半导体装置的制造方法进行说明。
〔图6A所示的工序〕
首先，准备n+型衬底1作为半导体衬底。并且，在该n+型衬底1的主表面上外延生长由SiC构成的n－型杂质层2。
〔图6B所示的工序〕
接着，在n－型杂质层2之上，依次外延生长n型电流分散层2a、p型基极区域3及n+型源极区域4。这样，由于通过外延生长形成n+型源极区域4，所以对p型基极区域3和n+型源极区域4分别分配厚度的不均，所以能够减小p型基极区域3的厚度的不均，能够抑制阈值Vt的不均。
并且，在n+型源极区域4之上配置未图示的掩模后，使掩模中的离子注入层31的计划形成区域开口。并且，通过使用该掩模将p型杂质、例如铝进行离子注入，形成离子注入层31。此时，成为发生在被离子注入的部分的晶体构造中引起畸变等的损伤的状态。
〔图6C所示的工序〕
接着，在n+型源极区域4及离子注入层31的表面配置未图示的掩模，使掩模中的p型深层5、p型保护环21及p型相连层30的计划形成区域开口。并且，通过使用掩模进行RIE(Reactive Ion Etching)等各向异性蚀刻，形成沟槽5a、21a、30a。
〔图6D所示的工序〕
将掩模除去且将p型层成膜后，进行回蚀以将p型层中的形成在比n+型源极区域4的表面靠上的部分去除，形成p型深层5、p型保护环21及p型相连层30。
此时，通过埋入式外延生长在沟槽5a、21a、30a内埋入p型层，由于沟槽5a、21a、30a以相同的宽度形成，所以能够抑制在p型层的表面发生形状异常或发生凹凸。因而，能够将p型层可靠地埋入到各沟槽5a、21a、30a内，并且p型层的表面成为凹凸较少的平坦形状。
另外，如上述那样，在图6B所示的工序中形成了离子注入层31，但也可以在形成这些p型深层5、p型保护环21及p型相连层30之后形成离子注入层31。这样，能够抑制通过外延生长时的高温进行损伤修复、或在回蚀时产生损伤的离子注入层31被过度地蚀刻。
〔图6E所示的工序〕
在n+型源极区域4等之上形成未图示的掩模后，使掩模中的栅极沟槽6的计划形成区域开口。接着，通过使用掩模进行RIE等各向异性蚀刻，形成栅极沟槽6。
进而，在将掩模除去后，再次形成未图示的掩模，使掩模中的凹部20的计划形成区域开口。接着，通过使用掩模进行RIE等各向异性蚀刻，形成凹部20。由此，在形成有凹部20的位置，将n+型源极区域4及p型基极区域3贯通而n型电流分散层2a露出，构成从n型电流分散层2a的表面配置有多条p型保护环21的构造。
另外，这里将栅极沟槽6和凹部20通过使用不同掩模的不同工序形成，但也能够使用相同的掩模同时形成。
〔图6F所示的工序〕
在将掩模除去后，通过进行热氧化，形成栅极绝缘膜7，由栅极绝缘膜7将栅极沟槽6的内壁面上及n+型源极区域4的表面上覆盖。此时，关于没有受到离子注入的损伤的n+型源极区域4，与p型基极区域3相同程度地被热氧化，而关于发生了损伤的离子注入层31，与p型基极区域3相比更容易被热氧化。因此，在单元部RC，成为栅极沟槽6的入口侧相对于n+型衬底1的主表面大致垂直地竖立的状态，在相连部RJ，栅极沟槽6的入口侧成为倾斜部。因而，在栅极沟槽6的入口侧的角部，栅极绝缘膜7在单元部RC中成为变薄了的薄膜部7a，而在相连部RJ中成为更厚的厚膜部7b。
另外，这里，通过进行热氧化，使得在相连部RJ中栅极沟槽6的入口侧成为倾斜部，但只要进行热处理就能够成为该形状。例如，即使进行牺牲氧化等，也由于相连部RJ中的离子注入层31与单元部RC中的n+型源极区域4相比被促进了氧化，所以在相连部RJ中栅极沟槽6的入口侧成为倾斜部。因而，在不通过热氧化形成栅极绝缘膜7的情况下，例如通过CVD(chemical vapor deposition)等形成，也能够使得栅极绝缘膜7在单元部RC中成为变薄了的薄膜部7a、在相连部RJ中成为更厚的厚膜部7b。
然后，在沉积了掺杂有p型杂质或n型杂质的多晶硅后，将其回蚀，使多晶硅至少残留在栅极沟槽6内而形成栅极电极8。由此，构成沟槽栅构造。
另外，关于沟槽栅构造，只要仅形成在栅极沟槽6内即可，但由于为了构成凸台部RM而形成了凹部20，所以在该凹部20内也形成同样的构造。关于该部分，通过回蚀而除去了多晶硅，但有残渣8a残留在凸台部RM与凹部20的边界位置的情况。
〔图6G所示的工序〕
以将栅极电极8及栅极绝缘膜7的表面覆盖的方式，形成例如由氧化膜等构成的层间绝缘膜10。接着，在层间绝缘膜10的表面上形成未图示的掩模后，使掩模中的位于各栅极电极8之间的部分、即与p型深层5对应的部分及其附近开口。然后，使用掩模将层间绝缘膜10布图，从而形成使p型深层5、n+型源极区域4露出的接触孔。此外，在与本图不同的截面中，也形成使栅极电极8及离子注入层31局部地露出的接触孔。
〔图6H所示的工序〕
在层间绝缘膜10的表面上形成例如由多个金属的层叠构造构成的电极材料。接着，通过将电极材料布图，形成源极电极9及抽取焊盘33。此外，在与本图不同的截面中也形成栅极焊盘32。另外，在与本图不同的截面中设有与各单元的栅极电极8相连的栅极衬垫8b。通过在延伸设置有该栅极衬垫8b的位置使层间绝缘膜10开设接触孔，进行栅极焊盘32与栅极电极8的电连接。同样，在与本图不同的截面中形成有与离子注入层31相连的接触孔，经由该接触孔进行抽取焊盘33与离子注入层31的电连接。
之后的工序虽然没有图示，但通过进行在n+型衬底1的背面侧形成漏极电极11等的工序，完成本实施方式的SiC半导体装置。
如以上说明的那样，在本实施方式中，构成沟槽栅构造的栅极沟槽6的入口侧的侧面在单元部RC内相对于n+型衬底1的主表面垂直地竖立，而在相连部RJ内成为倾斜部。由此，栅极绝缘膜7即使在单元部RC内成为厚度较薄的薄膜部7a，在相连部RJ中也能够成为厚度较厚的厚膜部7b。因而，能够使得不会由于大电场作用于沟槽栅构造的长度方向的两端位置而破坏栅极绝缘膜7，能够抑制栅极绝缘膜7的寿命下降。并且，由于通过外延生长而形成n+型源极区域4，所以厚度的不均被分别分配给p型基极区域3和n+型源极区域4，所以能够使p型基极区域3的厚度的不均变小，能够抑制阈值Vt的不均。由此，能够得到实现了阈值Vt的不均的抑制、并且能够抑制栅极寿命的下降的构造的SiC半导体装置。
(其他实施方式)
将本发明依据上述实施方式进行了记述，但并不限定于该实施方式，也包含各种各样的变形例及等价范围内的变形。除此以外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入在本发明的范畴及思想范围中。
(1)在上述实施方式中，n+型源极区域4仅由外延生长层构成，但也可以将n+型源极区域4用外延生长层构成、并且在表层部具备为了提高n型杂质浓度而进行了离子注入的区域。该情况下，n+型源极区域4与p型基极区域3的边界位置及它们的厚度也通过外延生长来规定，所以得到抑制阈值Vt的不均的效果。此外，在这样的构造的情况下，在n+型源极区域4的表层部，栅极沟槽6的侧面能够成为倾斜的状态。但是，由于仅对n+型源极区域4的表层部进行了离子注入，所以对于栅极沟槽6的侧面而言，与由n+型源极区域4构成的部分相比，由离子注入层31构成的部分到更深的位置为止成为倾斜部。并且，在n+型源极区域4的下方位置、即与p型基极区域3相接的部分，成为栅极沟槽6的侧面相对于n+型衬底1的主表面垂直地竖立的构造。
(2)在上述实施方式中，作为纵型的功率元件，以n沟道型的反型沟槽栅构造的MOSFET为例进行了说明。但是，上述各实施方式只不过表示了沟槽栅构造的纵型半导体元件的一例，只要是在设于半导体衬底的表面侧的第1电极与设于背面侧的第2电极之间流过电流的纵型半导体元件，也可以是其他构造或导电型。
例如，在上述第1实施方式等中，以将第1导电型设为n型、将第2导电型设为p型的n沟道型的MOSFET为例进行了说明，但也可以设为使各构成要素的导电型反型了的p沟道型的MOSFET。此外，在上述说明中，作为半导体元件而以MOSFET为例进行了说明，但对于同样的构造的IGBT也能够应用本发明。IGBT相对于上述各实施方式只是将n+型衬底1的导电型从n型变更为p型，其他构造及制造方法与上述各实施方式是同样的。
(3)此外，在上述实施方式中，将沟槽栅构造仅用直线状部分形成。相对于此，也可以如图7所示那样，在比单元部RC靠外侧、即相连部RJ内，将相邻的栅极沟槽6的两端以半圆状相连，使得从上方观察时栅极沟槽6的形状为长圆形。该情况下也只要将栅极沟槽6中的位于比直线状部分靠顶端的半圆状部分的周围整个区域设为离子注入层31、使栅极沟槽6的侧面倾斜即可。
(5)此外，在上述实施方式中，将离子注入层31设为了p型层，但只要以使栅极沟槽6的侧面倾斜为目的，也可以并不一定为p型层而可以是n型层。此外，作为离子注入的掺杂源而例举了铝，但也可以使用氮等n型杂质，也可以使用不成为杂质的碳、硅、氩等惰性元素。

Claims (14)

1.一种碳化硅半导体装置，在单元部(RC)中具备沟槽栅构造的反型的纵型半导体元件，其特征在于，
具备：
衬底(1)，具有主表面，由第1或第2导电型的碳化硅构成；
漂移层(2、2a)，形成在上述衬底的主表面侧，由杂质浓度比上述衬底低的第1导电型的碳化硅构成；
基极区域(3)，形成在上述漂移层之上，由第2导电型的碳化硅构成；
第1导电型的源极区域(4)，形成在上述单元部内的上述基极区域之上，杂质浓度比上述漂移层高，至少与上述基极区域相接的部分由碳化硅的外延层构成；
上述沟槽栅构造，形成在栅极沟槽(6)内，具有形成在该栅极沟槽的内壁面上的栅极绝缘膜(7)和形成在上述栅极绝缘膜之上的栅极电极(8)，上述栅极沟槽(6)相比于上述基极区域而言从上述源极区域的表面形成得更深、具有以一个方向为长度方向的直线状部分且从上述单元部形成至该单元部的外侧；
层间绝缘膜(10)，在上述源极区域及上述沟槽栅构造之上形成有与上述源极区域相连的接触孔；
第1电极(9)，形成在上述层间绝缘膜之上，经由上述接触孔而与上述源极区域电连接；以及
第2电极(11)，与上述衬底的背面侧电连接；
关于上述栅极沟槽的侧面，在上述单元部的外侧，与上述单元部内的上述源极区域中的与上述基极区域相接的由上述外延层构成的部分相比，相对于上述衬底的主表面的法线方向倾斜。
2.如权利要求1所述的碳化硅半导体装置，其特征在于，
在上述单元部的外侧，上述栅极沟槽的入口侧的该栅极沟槽的侧面由离子注入层(31)构成，该栅极沟槽的侧面在上述离子注入层的部分中相对于上述衬底的主表面的法线方向倾斜。
3.如权利要求2所述的碳化硅半导体装置，其特征在于，
在上述单元部的外侧，具备上述栅极电极的栅极衬垫(8b)，在具备该栅极衬垫的位置，上述栅极沟槽的入口侧的该栅极沟槽的侧面由上述离子注入层构成。
4.如权利要求2或3所述的碳化硅半导体装置，其特征在于，
上述离子注入层由第2导电型层构成。
5.如权利要求4所述的碳化硅半导体装置，其特征在于，
具有将上述单元部包围的外周部(RO)；
在上述外周部，也在上述基极区域之上具备由第2导电型层构成的上述离子注入层和形成在上述离子注入层之上的上述层间绝缘膜，并且还具备形成在上述层间绝缘膜之上的抽取焊盘(33)；
经由形成于上述层间绝缘膜的接触孔，上述离子注入层与上述抽取焊盘电连接。
6.如权利要求5所述的碳化硅半导体装置，其特征在于，
上述外周部具有将上述单元部的外周包围的保护环部(RG)和位于上述单元部与上述保护环部之间的相连部(RJ)，在上述保护环部中，形成有与上述单元部相比上述漂移层凹陷的凹部(20)，从而在上述衬底的厚度方向上，构成与上述保护环部相比上述单元部及上述相连部突出的岛状的凸台部(RM)；
在上述相连部的外缘部形成有上述离子注入层，在上述凸台部与上述凹部的边界位置，成为依次形成有上述离子注入层和上述基极区域及上述漂移层的构造。
7.如权利要求6所述的碳化硅半导体装置，其特征在于，
在上述相连部的整个区域形成有上述离子注入层。
8.一种碳化硅半导体装置的制造方法，该碳化硅半导体装置在单元部(RC)中具备沟槽栅构造的反型的纵型半导体元件，该碳化硅半导体装置的制造方法的特征在于，
包括以下工序：
准备具有主表面的由第1或第2导电型的碳化硅构成的衬底(1)；
在上述衬底之上，形成杂质浓度比上述衬底低的由第1导电型的碳化硅构成的漂移层(2、2a)；
在上述漂移层之上，形成由第2导电型的碳化硅构成的基极区域(3)；
在上述基极区域之上，通过外延生长，形成第1导电型杂质浓度比上述漂移层高的由第1导电型的碳化硅构成的源极区域(4)；
在形成了栅极沟槽(6)后，在上述栅极沟槽的内壁面上形成栅极绝缘膜(7)，并在上述栅极绝缘膜之上形成栅极电极(8)，从而形成上述沟槽栅构造，上述栅极沟槽(6)相比于上述基极区域而言从上述源极区域的表面形成得更深、具有以一个方向为长度方向的直线状部分且从上述单元部达到该单元部的外侧；
在上述源极区域及上述沟槽栅构造之上形成具有与上述源极区域相连的接触孔的层间绝缘膜(10)；
形成经由上述接触孔而与上述源极区域电连接的第1电极(9)；以及
在上述衬底的背面侧形成第2电极(11)；
在形成上述沟槽栅构造的工序中，在上述单元部的外侧，与上述单元部内的上述源极区域中的与上述基极区域相接的通过上述外延生长而形成的部分相比，使上述栅极沟槽的侧面相对于上述衬底的主表面的法线方向倾斜。
9.如权利要求8所述的碳化硅半导体装置的制造方法，其特征在于，
包括在形成了上述源极区域之后在上述单元部的外侧通过进行离子注入而形成离子注入层(31)的工序；
在形成上述沟槽栅构造的工序中，在上述栅极沟槽的长度方向的两端，使得上述栅极沟槽的侧面由上述离子注入层构成，通过在形成了上述栅极沟槽后进行热处理，使上述栅极沟槽的侧面中的由上述离子注入层构成的部分相对于上述衬底的主表面的法线方向倾斜。
10.如权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，
在形成上述沟槽栅构造的工序中，在上述单元部的外侧，形成上述栅极电极的栅极衬垫(8b)，在具备该栅极衬垫的位置，使得上述栅极沟槽的入口侧的该栅极沟槽的侧面由上述离子注入层构成。
11.如权利要求9或10所述的碳化硅半导体装置的制造方法，其特征在于，
在形成上述沟槽栅构造的工序中，通过进行成为上述热处理的热氧化而形成上述栅极绝缘膜。
12.如权利要求9～11中任一项所述的碳化硅半导体装置的制造方法，其特征在于，
在形成上述离子注入层的工序中，通过离子注入第2导电型杂质而形成上述离子注入层，并且使该离子注入层为第2导电型层。
13.如权利要求12所述的碳化硅半导体装置的制造方法，其特征在于，
在形成上述离子注入层的工序中，在将上述单元部的外周包围的外周部(RO)也形成上述离子注入层；
在形成上述层间绝缘膜的工序中，在上述离子注入层之上也形成上述层间绝缘膜，并且形成与上述离子注入层相连的接触孔；
包括在形成上述层间绝缘膜的工序之后在上述层间绝缘膜之上形成经由上述接触孔而与上述离子注入层电连接的抽取焊盘(33)的工序。
14.如权利要求13所述的碳化硅半导体装置的制造方法，其特征在于，
包括在上述外周部形成将上述单元部的外周包围的保护环部(RG)、并且形成位于上述单元部与上述保护环部之间的相连部(RJ)的工序；
形成上述保护环部并且形成上述相连部的工序是如下工序，即：在形成上述离子注入层的工序之后，在与上述保护环部对应的位置，形成与上述单元部相比上述漂移层凹陷的凹部(20)，从而形成上述保护环部，并且在上述衬底的厚度方向上，构成与上述保护环部相比该保护环部的内侧的部分突出的岛状的凸台部(RM)，在该凸台部中的上述单元部的外周形成上述相连部；
在形成上述离子注入层的工序中，在上述相连部的外缘部也形成上述离子注入层，从而使上述凸台部与上述凹部的边界位置成为依次形成有上述离子注入层和上述基极区域及上述漂移层的构造。
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