CN109417090B - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

在p型连接层(30)的前端连结p型扩张区域(40)。通过形成这样的p型扩张区域(40)，能够消除在p型连接层(30)与p型保护环(21)之间间隔变大的区域。因此，在台面部中，能够抑制等电位线过度隆起，能够确保耐压。

Description

碳化硅半导体装置及其制造方法
相关申请的相互引用
本申请基于2016年7月5日提出申请的日本专利申请2016-133673号，在此通过参照而组入其记载内容。
技术领域
本申请涉及具有深层以及保护环层的碳化硅(以下，称作SiC)的半导体装置及其制造方法。
背景技术
以往，作为可获得高电场破坏强度的功率器件的材料而关注SiC。作为SiC的功率器件，例如提出有MOSFET、肖特基二极管等(例如，参照专利文献1)。
在SiC的功率器件中，具备形成有MOSFET、肖特基二极管等功率元件的单元部，以及包围单元部的周围的保护环部。在单元部与保护环部之间，设置有用于将两者连接的连接部，在连接部中的半导体基板的表面侧例如具备电极焊盘。并且，在包含保护环部的外周区域中，通过设为使半导体基板的表面凹陷的凹部，而成为单元部以及连接部呈岛状突出的台面部。
现有技术文献
专利文献
专利文献1：日本特开2011-101036号公报
发明内容
如上述那样，在单元部与保护环部之间具备连接部，且在包含保护环部的外周区域中形成凹部，从而设为使单元部以及连接部呈岛状突出的台面部，在该情况下，可考虑利用外延膜构成深层、连接层等。然而，在采用这样的结构时，确认到有可能无法获得作为功率器件所要求的耐压。
本申请的目的在于，提供具备即使由外延膜构成深层、连接层等，也能够确保耐压的半导体元件的SiC半导体装置及其制造方法。
在本申请的一个观点的SiC半导体装置中，具有第1或者第2导电型的基板以及第1导电型的漂移层，该第1导电型的漂移层形成于基板的表面侧，且杂质浓度低于基板，在这样的构成中，除了单元部以外，还形成有外周部，该外周部包含包围该单元部的外周的保护环部、以及位于保护环部与单元部之间的连接部。在单元部或单元部以及连接部，设置有第2导电型层，该第2导电型层被配置在以条纹状形成于漂移层的多个线状的第1沟槽内，且由第2导电型的外延膜构成。此外，在单元部设置有与第2导电型层电连接的第1电极、以及形成于基板的背面侧的第2电极，在所述单元部设置有在第1电极与第2电极之间流过电流的垂直型的半导体元件。此外，在保护环部或在保护环部以及连接部设置有第2导电型环，该第2导电型环被配置在从漂移层的表面形成且设为包围单元部的多个框形状的线状的第2沟槽内，并由第2导电型的外延膜构成。在这样的构造中，在第2导电型层的前端设置有扩张区域，该扩张区域与第1沟槽的前端连结且仅向朝向多个第2导电型层中的相邻的第2导电型层的方向突出，并且该扩张区域配置在以与该相邻的第2导电型层分离的方式形成的线状的扩张沟槽内，并由第2导电型的外延膜构成。
这样，在第2导电型层的前端连结有扩张区域。由于形成有这样的扩张区域，因此能够消除在第2导电型层与第2导电型环之间间隔变大的区域。因此，能够抑制等电位线过度隆起。
此外，若仅仅是消除在第2导电型层与第2导电型环之间间隔变大的区域，则不设置扩张区域而是将第2导电型层直接与第2导电型环连结即可。然而，在该连结部中产生宽度变大的部分，在该部分中，第2导电型层的厚度有可能变薄。在该情况下，无法获得所希望的耐压。
因此，通过采用使扩张区域从第2导电型层的前端沿一个方向延伸配置的构造，能够使得在扩张区域与第2导电型层的连结部不产生宽度变大的部分。由此，能够抑制在连结部产生第2导电型层的厚度变薄等问题，能够确保所希望的耐压。
附图说明
图1是示意示出第1实施方式的SiC半导体装置的上表面布局的图。
图2是图1的II-II剖视图。
图3是图2中的区域R1的部分放大图。
图4A是示出第1实施方式的SiC半导体装置的制造工序的剖视图。
图4B是示出图4A后续的SiC半导体装置的制造工序的剖视图。
图4C是示出图4B后续的SiC半导体装置的制造工序的剖视图。
图4D是示出图4C后续的SiC半导体装置的制造工序的剖视图。
图4E是示出图4D后续的SiC半导体装置的制造工序的剖视图。
图4F是示出图4E后续的SiC半导体装置的制造工序的剖视图。
图4G是示出图4F后续的SiC半导体装置的制造工序的剖视图。
图4H是示出图4G后续的SiC半导体装置的制造工序的剖视图。
图5是本发明者进行了研究的SiC半导体装置的剖视图。
图6是本发明者进行了研究的SiC半导体装置的上表面布局的部分放大图。
图7是示出等电位线的隆起的情形的剖视图。
图8是示出p型深层、p型连接层的间隔与耐压的变化的关系的图。
图9A是示出作为参考例而增大连接层的宽度的情况下的制造工序中的情形的剖视图。
图9B是示出图9A后续的SiC半导体装置的制造工序的剖视图。
图9C是示出图9B后续的SiC半导体装置的制造工序的剖视图。
图9D是示出图9C后续的SiC半导体装置的制造工序的剖视图。
图10是第2实施方式的SiC半导体装置的剖视图。
图11是第3实施方式的SiC半导体装置的剖视图。
图12是示意示出第4实施方式的SiC半导体装置的上表面布局的图。
图13是图12中的IIIX-IIIX剖视图。
具体实施方式
以下，基于附图说明本申请的实施方式。另外，在以下的各实施方式彼此之间，对于彼此相同或均等的部分赋予相同的附图标记来进行说明。
(第1实施方式)
对第1实施方式进行说明。这里作为由半导体元件构成的功率元件，以形成有沟槽栅构造的反转型的MOSFET的SiC半导体装置为例进行说明。
图1所示的SiC半导体装置构成为具有形成沟槽栅构造的MOSFET的单元部、以及包围该单元部的外周部。外周部构成为具有保护环部、以及比保护环部更靠内侧、换句话说在单元部与保护环部之间配置的连接部。另外，图1虽然不是剖视图，但为了易于观察图而部分示出影线。
如图2所示，SiC半导体装置使用由SiC形成的n+型基板1而形成，在n+型基板1的主表面上依次外延生长有由SiC形成的n－型漂移层2、p型基极区域3、以及n+型源极区域4。
关于n+型基板1，例如n型杂质浓度设为1.0×1019/cm3，表面设为(0001)Si面。关于n－型漂移层2，例如n型杂质浓度设为0.5～2.0×1016/cm3。
此外，p型基极区域3是形成沟道区域的部分，p型杂质浓度例如设为2.0×1017/cm3程度，厚度构成为300nm。n+型源极区域4与n－型漂移层2相比被设为更高的杂质浓度，构成为表层部中的n型杂质浓度例如为2.5×1018～1.0×1019/cm3，厚度0.5μm程度。
在单元部中，在n+型基板1的表面侧残留有p型基极区域3以及n+型源极区域4，在保护环部中，以贯通该n+型源极区域4以及p型基极区域3并到达n－型漂移层2的方式形成有凹部20。通过采用这样的构造来构成台面构造。
此外，在单元部中，以贯通n+型源极区域4、p型基极区域3并到达n－型漂移层2的方式形成有p型深层(p-type deep layer)5。p型深层5与p型基极区域3相比p型杂质浓度较高。具体而言，p型深层5至少在n－型漂移层2中以等间隔配置多根，并设置在相互无交点地分离配置的条纹状的沟槽5a内，且由基于外延生长的p型的外延膜构成。另外，该沟槽5a相当于深沟槽，例如设为宽度为1μm以下、高宽比为2以上的深度。
例如，各p型深层5构成为p型杂质浓度例如为1.0×1017～1.0×1019/cm3、宽度0.7μm、深度2.0μm程度。如图1所示，p型深层5从单元部的一端形成至另一端。并且，与后述的p型连接层30相连，该p型连接层30将与后述的沟槽栅构造相同的方向作为长边方向来延伸配置，且比沟槽栅构造的两端更向单元部的外侧延伸配置。
p型深层5的延伸配置方向虽然是任意的，但向＜11-20＞方向延伸配置，构成沟槽5a中的长边的对置的两壁面若成为相同的(1-100)面，则埋入外延时的生长在两壁面相等。因此，能够实现均匀的膜质，且还能够获得埋入不良的抑制效果。
此外，以贯通p型基极区域3以及n+型源极区域4并到达n－型漂移层2的方式，形成有例如宽度为0.8μm、深度为1.0μm的栅极沟槽6。以与该栅极沟槽6的侧面相接的方式配置有上述的p型基极区域3以及n+型源极区域4。栅极沟槽6按将图2的纸面左右方向设为宽度方向、将纸面垂直方向设为长边方向、将纸面上下方向设为深度方向的线状的布局形成。此外，如图1所示，栅极沟槽6以多根分别夹持于p型深层5之间的方式配置，通过分别平行地以等间隔排列而设为条纹状。
将位于p型基极区域3中的栅极沟槽6的侧面的部分，作为在垂直型MOSFET工作时将n+型源极区域4与n－型漂移层2之间连接的沟道区域，在包含沟道区域的栅极沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成有由掺杂Poly-Si构成的栅电极8，利用该栅极绝缘膜7以及栅电极8填充栅极沟槽6内。
此外，在n+型源极区域4以及p型深层5的表面、栅电极8的表面，经由层间绝缘膜10形成有相当于第1电极的源极电极9、配置于电极焊盘部的栅极焊盘31。源极电极9以及栅极焊盘31由多种金属、例如Ni/Al等构成。并且，多种金属中至少与n型SiC具体而言与n+型源极区域4、n型掺杂情况下的栅电极8接触的部分由能够与n型SiC欧姆接触的金属构成。此外，多个金属中至少与p型SiC具体而言与p型深层5接触的部分由能够与p型SiC欧姆接触的金属构成。另外，该源极电极9以及栅极焊盘31通过形成在层间绝缘膜10上而电绝缘。并且，穿过形成于层间绝缘膜10的接触孔，源极电极9与n+型源极区域4以及p型深层5电接触，栅极焊盘31与栅电极8电接触。
进而，在n+型基板1的背表面侧形成有与n+型基板1电连接的相当于第2电极的漏极电极11。通过这样的构造而构成n沟道型的反转型的沟槽栅构造的MOSFET。并且，通过多单元配置这样的MOSFET来构成单元部。
另一方面，在保护环部中，如上所述，以贯穿n+型源极区域4以及p型基极区域3并到达n－型漂移层2的方式形成有凹部20。因此，在从单元部分离的位置，n+型源极区域4以及p型基极区域3被除去，从而使n－型漂移层2露出。并且，在n+型基板1的厚度方向上，与凹部20相比位于更靠内侧的单元部、连接部成为呈岛状突出的台面部。
此外，在位于凹部20的下方的n－型漂移层2的表层部以包围单元部的方式，设置有多根p型保护环21。在图1中，记载有7根p型保护环21。在本实施方式的情况下，p型保护环21设为四角被倒圆的四边形状，但也可以由圆形状等其他的框形状构成。p型保护环21配置于贯通n+型源极区域4以及p型基极区域3并到达n－型漂移层2的沟槽21a内，由基于外延生长的p型的外延膜构成。另外，该沟槽21a相当于保护环沟槽，例如设为宽度为1μm以下、高宽比为2以上的深度。
构成p型保护环21的各部设为与上述的p型深层5相同的构成。p型保护环21在上表面形状设为包围单元部以及连接部的框形状的线状这点上，与形成为直线状的p型深层5不同，但其他均相同。即，p型保护环21设为与p型深层5相同的宽度、相同的厚度、换句话说设为相同的深度。此外，关于各p型保护环21的间隔，虽然可以是等间隔，但为了在更靠内周侧、换句话说在单元部侧缓和电场集中并使等电位线更朝向外周侧，p型保护环21的间隔在单元部侧较窄，越朝向外周侧越增大。
另外，虽未图示，根据需要在p型保护环21的外周具备EQR构造，由此构成具备将单元部的包围的外周耐压构造的保护环部。
进而，将从单元部至保护环部之间作为连接部，在连接部中，在n－型漂移层2的表层部形成有多根p型连接层30。在本实施方式的情况下，如图1中的虚线影线所示，以包围单元部的方式形成有连接部，进而以包围连接部的外侧的方式形成有多根四角被倒角的四边形状的p型保护环21。p型连接层30与形成于单元部的p型深层5平行地以多根排列配置，在本实施方式中，配置为与相邻的p型深层5彼此之间的间隔相等的间隔。此外，在从单元部至p型保护环21的距离被隔开的位置，从p型深层5起延伸配置有p型连接层30，p型连接层30的前端至p型保护环21的距离变短。
各p型连接层30配置于贯通n+型源极区域4以及p型基极区域3并到达n型漂移层2的沟槽30a内，并由外延生长形成的p型的外延膜构成。在p型深层5的长边方向上的单元部与保护环部之间，p型连接层30连接于p型深层5的前端地形成。另外，该沟槽30a相当于连接沟槽，例如设为宽度为1μm以下、高宽比为2以上的深度。p型连接层30由于与p型基极区域3接触而被固定为源极电位。
构成p型连接层30的各部设为与上述的p型深层5、p型保护环21相同的构成，在p型连接层30的上表面形状为直线状这点上，与形成为框形状的p型保护环21不同，但其他均相同。即，p型连接层30设为与p型深层5、保护环21相同的宽度，相同的厚度，换句话说设为相同的深度。此外，关于各p型连接层30的间隔，在本实施方式中设为与单元部中的p型深层5彼此间的间隔相等的间隔，但也可以是不同的间隔。
形成这样的p型连接层30，并且将p型连接层30彼此之间设定为规定间隔、例如与p型深层5相等的间隔或其以下，从而能够抑制在p型连接层30之间等电位线过度隆起。由此，能够抑制在p型连接层30之间形成产生电场集中的部位，能够抑制耐压下降。
另外，在各p型连接层30中的长边方向的两端，换句话说沟槽30a的两端，p型连接层30的上表面形状设为半圆形。虽然也可以将沟槽30a的两端的上表面形状设为四边形状，但有时由于在角部先形成n型层而n型化。因此，通过将p型连接层30的两端的上表面形状设为半圆形，从而能够消除形成n型层的部分。
此外，即使在连接部中，也在n+型源极区域4的表面形成有层间绝缘膜10。上述的栅极焊盘31在连接部中，形成于层间绝缘膜10上。
这样，采用在单元部与保护环部之间具备连接部的构造，利用在窄幅的沟槽30a内埋入的多根p型连接层30构成连接部，因此不会发生p型连接层30的厚度变薄，或p型连接层30消失。相反，由于采用将p型连接层30分割为多个的构造，因此在p型连接层30之间，等电位线有可能隆起。然而，通过将p型连接层30彼此之间设为规定间隔、例如与p型深层5相等的间隔或其以下，能够抑制等电位线的过度隆起，能够抑制耐压下降。
但是，仅仅将p型连接层30设为窄幅的多根，如后述的图6所示那样，产生p型连接层J6与p型保护环J5的间隔变大的部位。因此，在本实施方式中，如图1以及图3所示，在p型连接层30的前端部连结有p型扩张区域40。
p型扩张区域40配置为，向p型连接层30的两前端与最内周侧的p型保护环21之间的间隔变大的部位的内侧突出，且不与相邻的p型连接层30连接而是分离。具体而言，如图1所示，将p型保护环21设为四角为圆弧状的四边形状，在连接部中的与p型保护环21的圆弧状部分对应的位置，产生与p型连接层30之间的间隔变大的位置。因此，在与该p型保护环2中的成为圆弧状的部分对应的位置，使p型扩张区域40与p型连接层30的前端部连结。p型扩张区域40也配置在贯通n+型源极区域4以及p型基极区域3并到达n－型漂移层2的沟槽40a内，并由基于外延生长的p型的外延膜构成。另外，该沟槽40a相当于扩张沟槽，例如设为宽度为1μm以下、高宽比为2以上的深度。
p型扩张区域40的长度，换句话说从p型连接层30前端部的突出量是任意的，但从p型扩张区域40中的与p型连接层30连结一方的相反一侧的前端(以下，将该前端的称作p型扩张区域40的前端)位置起至最近的p型连接层30为止的最接近距离，小于相邻的p型连接层30的间隔。此外，p型扩张区域40的前端至相邻的p型连接层30或p型保护环21的最接近距离，设为在无偏置时基于SiC的内建电位(Built-in potential)从p型连接层30向n－型漂移层2延伸的耗尽层的延伸量的2倍以内、具体而言1.4μm以内。
此外，p型扩张区域40设为从p型连接层30的前端位置朝向位于其相邻的p型连接层30的前端位置延伸配置的构造，在本实施方式中，设为沿着p型保护环21中的圆弧状部分的圆弧状。并且，在p型扩张区域40的长边方向前端、换句话说沟槽40a的前端，p型扩张区域40的上表面形状设为半圆形。因此，如将沟槽40a的前端的上表面形状设为四边形状时那样，能够抑制其角部n型化。
根据以上的构造而构成本实施方式的SiC半导体装置。这样构成的SiC半导体装置在将MOSFET导通时，通过控制向栅电极8施加的施加电压，从而在位于栅极沟槽6的侧面的p型基极区域3的表面部形成沟道区域。由此，经由n+型源极区域4以及n－型漂移层2，在源极电极9以及漏极电极11之间流过电流。
此外，在MOSFET截止时，即使被施加高电压，也通过形成至比沟槽栅构造更深的位置的p型深层5抑制电场向栅极沟槽底部的进入，缓和栅极沟槽底部的电场集中。由此，防止了栅极绝缘膜7的破坏。
在连接部中，等电位线的隆起被抑制，等电位线朝向保护环部侧。特别是，如上所述，由于形成有p型扩张区域40，因此能够在p型连接层30与p型保护环21之间消除间隔变大的区域，能够抑制等电位线过度隆起。
并且，在保护环部中，成为等电位线的间隔由于p型保护环21而朝向外周方向变宽且终止，在保护环部也能够获得所希望的耐压。因此，能够构成可获得所希望的耐压的SiC半导体装置。
接着，参照图4A～图4H对本实施方式的SiC半导体装置的制造方法进行说明。
〔图4A所示的工序〕
首先，准备n+型基板1作为半导体基板。然后，在该n+型基板1的主表面上依次外延生长由SiC构成的n－型漂移层2、p型基极区域3以及n+型源极区域4。
〔图4B所示的工序〕
接下来，在n+型源极区域4的表面配置未图示的掩模，并使掩模中的p型深层5、p型保护环21、p型连接层30以及p型扩张区域40的形成预定区域开口。然后，使用掩模进行RIE(Reactive IonEtching)等各向异性蚀刻，由此形成沟槽5a、21a、30a，且在不同于图4B的剖面中形成沟槽40a。
〔图4C所示的工序〕
在除去掩模后，将p型层50成膜。此时，虽然通过埋入外延而在沟槽5a、21a、30a、40a内埋入p型层50，但由于以相同的宽度形成沟槽5a、21a、30a、40a，因此能够抑制在p型层50的表面产生形状异常或产生凹凸。因此，能够在各沟槽5a、21a、30a、40a内可靠地埋入p型层50，且p型层50的表面成为凹凸较少的平坦形状。
〔图4D所示的工序〕
通过干式蚀刻、以除去形成于p型层50中的n+型源极区域4的表面的更上方的部分的方式进行蚀刻。由此，形成p型深层5、p型保护环21、p型连接层30以及p型扩张区域40。此时，如上所述，由于p型层50的表面成为凹凸较少的平坦形状，因此p型深层5、p型保护环21、p型连接层30以及p型扩张区域40的表面成为平坦的状态。因此，之后在进行用于形成沟槽栅构造的各种工序时，能够获得所希望的栅极形状。此外，由于可靠地在各沟槽5a、21a、30a、40a内埋入p型层50，因此也不会产生p型连接层30的厚度变薄等问题。
〔图4E所示的工序〕
在n+型源极区域4等之上形成未图示的掩模后，使掩模中的栅极沟槽6的形成预定区域开口。然后，使用掩模进行RIE等各向异性蚀刻，从而形成栅极沟槽6。
并且，在除去了掩模后，再次形成未图示的掩模，使掩模中的凹部20的形成预定区域开口。然后，使用掩模进行RIE等各向异性蚀刻从而形成凹部20。由此，在形成了凹部20的位置中，贯通n+型源极区域4以及p型基极区域3并使n－型漂移层2露出，构成在n－型漂移层2的表层部配置了多根p型保护环21的构造。
另外，这里将栅极沟槽6的凹部20作为使用各自的掩模的独立工序形成，但也能够使用同一掩模同时形成。
〔图4F所示的工序〕
在除去掩模后，例如通过进行热氧化，形成栅极绝缘膜7，并利用栅极绝缘膜7将栅极沟槽6的内壁面上以及n+型源极区域4的表面上覆盖。然后，在沉积掺杂了p型杂质或n型杂质的Poly-Si后，对其进行蚀刻，至少在栅极沟槽6内残留Poly-Si，由此形成栅电极8。
〔图4G所示的工序〕
以覆盖栅电极8以及栅极绝缘膜7的表面的方式，形成例如由氧化膜等构成的层间绝缘膜10。然后，在层间绝缘膜10的表面上形成未图示的掩模后，使位于掩模中的各栅电极8之间的部分、换句话说与p型深层5对应的部分及其附近开口。之后，使用掩模对层间绝缘膜10进行图案化来形成使p型深层5以及n+型源极区域4露出的接触孔。
〔图4H所示的工序〕
在层间绝缘膜10的表面上形成例如由多个金属的层叠构造构成的电极材料。然后，通过对电极材料进行图案化，来形成源极电极9以及栅极焊盘31。另外，在与本图不同的剖面中，设置有与各单元的栅电极8连接的栅极引出部。通过在该引出部中在层间绝缘膜10开设接触孔，从而进行栅极焊盘31与栅电极8的电连接。
虽未图示出此后的工序，但通过进行在n+型基板1的背面侧形成漏极电极11等的工序，来完成本实施方式的SiC半导体装置。
接着，对本实施方式的SiC半导体装置以及其制造方法的效果进行说明。
首先，在效果的说明之前，对完成本实施方式的SiC半导体装置以及其制造方法为止的本发明者们的研究等进行说明。
最初，作为在单元部与保护环部之间具备连接部、且在包含保护环部的外周区域中形成凹部、使单元部以及连接部呈岛状突出的台面部的构造，本发明者们考虑了例如图5所示的构造。
如该图所示，使用在n+型SiC基板J1上形成n－型漂移层J2的半导体基板形成单元部与保护环部，该单元部形成由MOSFET等构成的功率元件J3。在单元部中以多根条纹状形成有用于提高功率元件J3的耐压的p型深层J4，在保护环部中以框形状形成由p型层构成的p型保护环J5。并且，通过在单元部与保护环部之间具备连接部，并在连接部形成电场缓和用的p型连接层J6，从而使等电位线不在连接部中终止，以抑制电场集中。此外，在该连接部中，在形成于半导体基板的表面侧的层间绝缘膜J7上具备配置了电极焊盘J8的电极焊盘部，能够在功率元件J3的所希望位置进行例如栅电极与外部的电连接。
进而，在保护环部形成凹部J9，使n－型漂移层J2的表面露出并在其上形成层间绝缘膜J7，在n+型SiC基板J1的厚度方向上，成为凹部J9的内侧比保护环部突出的台面部。
在这样的构造中，对于p型深层J4、p型连接层J6以及p型保护环J5，能够通过对n－型漂移层J2离子注入p型杂质来形成。
然而，在SiC中离子注入的范围(注入深度)较短，难以进行离子注入至较深的位置。将这些p型深层J4、p型连接层J6以及p型保护环J5形成至较深的位置，不仅需要对其进行离子注入还需要通过基于外延生长的外延膜来构成。即，在沟槽内埋入外延膜后，通过对沟槽外的部分的外延膜进行蚀刻而去除，由此形成p型深层J4、p型连接层J6以及p型保护环J5。
另外，在使用外延膜的情况下，与p型深层J4、p型保护环J5那样的宽度较窄的情况相比，由于p型连接层J6的宽度较宽，因此发生p型连接层J6的厚度变薄或产生p型连接层J6消失的区域的问题。因此，不能获得作为功率器件所要求的耐压。
为了防止上述情况，本发明者们不将p型连接层J6设为宽幅，而是研究了通过与p型深层J4、p型保护环J5同等宽度的窄幅来构成。这样，若将p型连接层J6设为窄幅，则能够抑制p型连接层J6形成地较薄或产生p型连接层J6消失的区域。但是，若将p型连接层J6或p型深层J4与p型保护环J5连结，则在其连结部中宽度变大，或在该部分中p型层的厚度变薄。因此，不能获得作为功率器件所要求的耐压。
为此，本发明者们进一步研究了不使p型连接层J6或p型深层J4与p型保护环J5连结的构造。其结果，消除了p型连接层J6变薄等问题。但是，由于p型连接层J6或p型深层J4未与p型保护环J5连结，因此在p型连接层J6或p型深层J4与p型保护环J5的边界位置附近，如图6中虚线所示那样产生间隔变大的部位。在该区域中，如图7所示，在p型连接层J6或p型深层J4与p型保护环J5之间产生等电位线的过度隆起，不能获得所希望的耐压。根据模拟，如图8所示，p型深层J4、p型连接层J6的p层间隔L越变大则越发生耐压下降，例如为了能够获得800V以上的耐压需要采用2.4μm以下的p型层间隔。
为此，在本实施方式中，在p型连接层30的前端连结p型扩张区域40与。由于形成有这样的p型扩张区域40，因此在台面部的整个区域中，能够消除在p型连接层30与p型保护环21之间间隔变大的区域。即，能够使在台面部的整个区域中p型深层5、p型连接层30以及p型扩张区域40等被设为p型层的区域彼此之间的最接近距离，短于p型深层5的间隔。因此，在台面部的整个区域中，能够抑制等电位线过度隆起。
此外，若仅仅是消除在p型连接层30与p型保护环21之间间隔变大的区域，则不设置p型扩张区域40，而是使p型连接层30直接与p型保护环21连结即可。然而，在该连结部中产生宽度变大的部分，在该部分中，p型层的厚度有可能变薄。在该情况下，无法获得作为功率器件所要求的耐压。
因此，如本实施方式那样，通过采用使p型扩张区域40从p型连接层30的前端朝向一方向延伸设置的构造，在p型扩张区域40与p型连接层30的连结部中能够不产生宽度变大的部分。由此，能够抑制在连结部中p型层的厚度变薄等问题的产生，能够确保作为功率器件而要求的耐压。
作为参考，在使用外延膜的情况下，若使p型连接层30的宽度大于p型深层5、p型保护环21，则产生p型连接层30的厚度变薄或p型连接层30消失的区域，对此使用附图进行说明。图9A～图9D示出不使p型连接层30的宽度变窄地将单元部至保护环部之间的整个区域设为p型连接层30的情况下的制造工序。作为图9A、图9B所示的工序，进行与图4A、图4B相同的工序，但此时将沟槽30a的宽度设为相当于单元部至保护环部之间的整个区域的宽度。之后，在图9C的工序中，与图4C相同地将p型层50成膜后，由于沟槽30a的宽度较宽，因此p型层50中的构成p型连接层30的部分的厚度变薄。之后，若对p型层50进行蚀刻，则连接层30的厚度变薄，成为仅在沟槽30a内的底部残留p型层50的状态。进而，之后，若进行使用了覆盖台面部且保护环部开口的未图示的掩模的蚀刻，则在台面部的外周侧中连接层30完全消失，进一步成为被蚀刻至n－型漂移层2的状态。因此，如图9D所示，在欲构成台面部的区域中连接层30变薄，成为在台面部的外侧的区域中无连接层30的状态。因此，如本实施方式那样，通过将连接层30的宽度设置地较窄，能够消除连接层30变薄等问题。因此，能够确保作为功率器件所要求的耐压。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式而具备空穴吸取构造，关于其他方面与第1实施方式相同，故仅对与第1实施方式不同的部分进行说明。
如图10所示，在本实施方式的SiC半导体装置中，具备与在连接部形成的p型连接层30连接的载流子的吸取电极60。本实施方式的情况下，空穴为载流子。
具体而言，在层间绝缘膜10中的形成了吸取电极60的部位，形成有接触孔，穿过接触孔将吸取电极60与p型连接层30连接。此外，连接了吸取电极60的p型连接层30的间隔大于其他的部分即p型深层5、其他的p型连接层30之间的间隔。
根据这样的构成，在击穿时，在与吸取电极60连接的p型连接层30中，由于间隔大于其他的部分，因此等电位线的隆起变大，在p型连接层30的前端，优先被击穿。并且，由于在p型连接层30的正上方具备吸取电极60，因此能够不使空穴引起的击穿电流向单元部侧旋入地拉除。因此，能够抑制在击穿电流向单元部侧旋入时可能产生的截止时的负性特性，还能够防止尤其引起的单元部的破坏。
另外，在本实施方式的构造的情况下，对于p型连接层30中的与吸取电极60电连接的构造，与其他的p型层的最接近距离比p型深层5的间隔长。然而，在其以外的部分中，p型层中的最接近距离为p型深层5的间隔以下，因此在这些部分中，能够抑制等电位线的过度隆起。由此，能够使p型连接层30中的与吸取电极60电连接的构造优先产生击穿。
(第3实施方式)
对第3实施方式进行说明。本实施方式相对于第1实施方式变更了p型深层5等的构造，其他与第1实施方式相同，故仅与第1实施方式不同的部分进行说明。
如图11所示，在本实施方式中，仅在p型基极区域3的下方形成有p型深层5、p型连接层30。此外，在与图11不同的剖面中，仅在p型基极区域3的下方形成有p型扩散区域40。并且，为了将p型基极区域3与源极电极9电连接，通过对n+型源极区域4进行离子注入，来形成p+型接触部3a。由此，p+型接触部3a与源极电极9电连接，经由p型基极区域3，p型深层5、p型连接层30以及p型扩散区域40也成为源极电位。作为这样的构造，也能够获得与第1实施方式相同的效果。
另外，在这样的构造的SiC半导体装置的制造方法中，在形成n－型漂移层2后，在p型基极区域3的形成前，通过形成p型层50并进行蚀刻，从而形成p型深层5、p型连接层30、p型保护环21以及p型扩散区域40。此外，在形成n+型源极区域4后，使用未图示的掩模向n+型源极区域4中的与p型深层5对应的位置进行p型杂质的离子注入，从而进行形成p+型接触部3a的工序。对于其他的工序，与第1实施方式相同。
(第4实施方式)
对第4实施方式进行说明。本实施方式相对于第1实施方式，作为功率元件，代替垂直型MOSFET而具备结势垒肖特基二极管(以下，JBS)。其他与第1实施方式相同，故仅对与第1实施方式不同的部分进行说明。
参照图12以及图13对本实施方式的SiC半导体装置进行说明。如图13所示，在n+型基板101上形成有n－型漂移层102。然后，如图12以及图13所示，在单元部中，对n－型漂移层102形成设为条纹状的p型深层103，并在包围其周围的保护环部中形成有p型保护环104。此外，在单元部与保护环部之间中的连接部中，也形成p型连接层105。
p型深层103在多根等间隔地配置在n－型漂移层102中的条纹状的沟槽103a内配置，且由基于外延生长的p型的外延膜构成。另外，该沟槽103a相当于深沟槽，例如设为宽度为1μm以下，高宽比为2以上的深度。此外，p型深层103的前端的上表面形状被设为半圆形。
p型保护环104配置在形成于n－型漂移层102中的沟槽104a内，且由基于外延生长的p型的外延膜构成。关于各p型保护环104的间隔，虽然设为与相邻的p型深层103彼此之间的间隔相等，但也可以是越朝向外周侧间隔越宽的构造。另外，该沟槽104a相当于保护环沟槽，例如设为宽度为1μm以下，高宽比为2以上的深度。在本实施方式的情况下，将p型保护环104设为四角被倒圆的四边形状，但也可以由圆形状等其他的框形状构成。
p型连接层105配置在形成于n－型漂移层102中的沟槽105a内，且由基于外延生长形成的p型的外延膜构成。另外，该沟槽105a相当于连接沟槽，例如设为宽度为1μm以下，高宽比为2以上的深度。在本实施方式的情况下，p型连接层105为，包围形成于单元部的p型深层103的周围的框形状的构造以1根或者多根排列而成的结构。在本实施方式中，将p型连接层105设为1根，将p型连接层105与相邻的p型保护环104的间隔设为与各p型保护环104、各p型深层103彼此的间隔相等。在p型连接层105存在多个的情况下，能够以与各p型深层103彼此之间的间隔相等的间隔配置各p型连接层105彼此的间隔，或能够采用越朝向外周侧间隔越宽的构造。
在单元部以及连接部中，形成有相当于与n－型漂移层102、p型深层103以及p型连接层105的表面接触的第1电极的肖特基电极106。即，在本实施方式的情况下采用下述结构，具备多根由p型层构成的p型环，该P型层在包围单元部的线状的框形状的沟槽内由外延膜构成，并以覆盖多根p型环中的内周侧的一部分的方式配置肖特基电极106。将这样的多根p型环中的与肖特基电极106接触的部分称作p型连接层105。此外，将多根p型环中的不与肖特基电极106接触，而是位于更外侧并配置于使n－型漂移层102露出的位置的部分称作p型保护环104。并且，关于形成肖特基电极106的部分，在n+型基板101的厚度方向上，配置了肖特基电极106的单元部以及连接部的位置成为比保护环部呈岛状突出的台面部。
并且，在n+型基板101的背面侧形成有相当于第2电极的欧姆电极107。
这样，在采用具备使p型深层103与肖特基电极106接触的JBS的构成时，如图12所示，在p型深层103的前端部连结p型扩张区域108。
p型扩张区域108也在形成于n－型漂移层102的沟槽108a内配置，并由基于外延生长的p型的外延膜构成。另外，该沟槽108a相当于扩张沟槽相当，例如设为宽度为1μm以下，高宽比为2以上的深度。p型扩张区域108的基本构成与在第1实施方式中说明的p型扩张区域40相同。即，以向p型深层103的两前端与p型保护环104中的位于最内周侧的p型保护环104之间产生的间隔变大的部位的内侧突出的方式配置。此外，p型扩张区域108的前端的上表面形状也被设为半圆形。
这样，在具备JBS作为功率元件的SiC半导体装置中，也能够适用在p型深层103的前端部具备p型扩张区域108的构造。作为这样的构造，也能够获得与第1实施方式相同的效果。并且，由于能够获得这样的效果，因此在具备JBS的SiC半导体装置中，能够将肖特基电极106设为势垒高度较小的电极，能够减小导通电压且能够减小表面电场。此外，与通过离子注入形成p型深层103等的p型层的情况相比，由于较少产生缺陷，因此也能够减少反方向漏电流。
(其他实施方式)
本申请以上述的实施方式为基准进行了记叙，但不限于该实施方式，也包含各种变形例及均等范围内的变形。并且，各种组合、形态进而包含仅其中一个要素、一个以上或一个以下的其他的组合、形态也进入本申请的范畴或思想范围。
(1)例如，在上述各实施方式中，说明了p型连接层30、p型深层103或p型扩张区域40、108中的长边方向的两端设为半圆形的情况，但也可以是前端削尖的三角形状、前端设为平面的四边形状。在设为三角形状的情况下，若p型连接层30、p型深层103的延伸配置方向为＜11-20＞方向，则在SiC那样的六方晶中，构成设为三角形状的前端的2边的壁面的面取向均容易成为等效的(1-100)面。因此，在等效的面各自中的埋入外延时的生长相等，能够实现均匀的膜质且还能够获得埋入不良的抑制效果。
(2)在上述第1、第3实施方式中，将p型深层5彼此的间隔与p型连接层30的间隔设为相等，但也无需使其一定相等。
(3)在上述第3实施方式中，为了将p型基极区域3、p型连接层30与源极电极9连接，以贯通n+型源极区域4并到达p型基极区域3的方式形成了p+型接触区域3a。与此相对，也可以采用形成贯通n+型源极区域4的沟槽，源极电极9直接与p型基极区域3相接的构造。
(4)在上述各实施方式中，在p型基极区域3上将n+型源极区域4连续地进行外延生长而形成，但也可以向p型基极区域3的所希望位置离子注入n型杂质来形成n+型源极区域4。
(5)此外，也能够将具备在上述第2实施方式中说明的吸取电极60的构造适用于第3实施方式的构造。如第3实施方式那样，在从n－型漂移层2的表面形成p型深层5、p型连接层30的构造的情况下，以在连接部中的外周侧中使吸取电极60与p型连接层30电连接的方式形成与p型连接层30连接的p型接触层。这样，便能够实现可获得与第2实施方式相同的效果的构造。
(6)在上述各实施方式中，作为垂直型的功率元件举出n沟道型的反转型的沟槽栅构造的MOSFET、肖特基二极管的例子进行了说明。然而，上述各实施方式仅示出垂直型的半导体元件的一个例子，只要是在设置于半导体基板的表面侧的第1电极与设置于背面侧的第2电极之间流过电流的垂直型的半导体元件，则也可以是其他的构造或导电型的半导体元件。
例如，在上述第1实施方式等中，举出将第1导电型设为n型、第2导电型设为p型的n沟道型的MOSFET的例子进行了说明，但也可以是将各构成要素的导电型反转的p沟道型的MOSFET。此外，在上述说明中，作为半导体元件举出MOSFET为例进行了说明，但对于相同的构造的IGBT也能够适用本申请。IGBT仅对于上述各实施方式将n+型基板1的导电型由n型变更为p型，关于其他的构造、制造方法与上述各实施方式相同。并且，作为垂直型的MOSFET举出沟槽栅构造为例进行了说明，但不限于沟槽栅构造，也可以是平面(Planar)型的构造。
(7)在上述第1～第3实施方式中，将p型保护环21设为具有圆弧状部分的框形状，将p型连接层30设为条纹状进行了说明。然而，在连接部中的外周位置，也可以具备由具有圆弧状部分的框形状构成的p型连接层30。在该情况下，成为在条纹状的p型连接层30的前端部与设为具有圆弧状部分的框形状的p型连接层30之间，具备p型扩张区域40。即，被称作p型保护环21的是，构成通过在框形状的沟槽内形成外延膜而由环状的p型层构成的p型环的部分中的配置于比台面部更靠外侧的部分。关于p型环中的配置于台面部的部分，构成配置于连接部的连接层的一部分。如第4实施方式那样，对于具备JBS的SiC半导体装置也可以是相同的情况。
因此，在上述各实施方式中，深沟槽、连接沟槽中的设为构成为条纹状的多个线状的部分相当于第1沟槽，保护环沟槽、连接沟槽中的设为框形状的线状的部分相当于第2沟槽。此外，这里所说的p型环相当于2导电型环。
(8)另外，在表示结晶的取向的情况下，原本应当在所希望的数字之上附加横线(-)，但由于在电子申请的表现上存在限制，因此在本说明书中，在所希望的数字前方附加横线。

Claims (13)

1.一种碳化硅半导体装置，具有单元部和外周部，该外周部包含包围所述单元部的外周的保护环部、以及位于该保护环部与所述单元部之间的连接部，所述碳化硅半导体装置的特征在于，
所述碳化硅半导体装置具有第1或者第2导电型的基板(1，101)以及第1导电型的漂移层(2，102)，该第1导电型的漂移层(2，102)形成于所述基板的表面侧，且杂质浓度低于所述基板，
在所述单元部或在所述单元部以及所述连接部，设置有第2导电型层(5，30，103)，该第2导电型层(5，30，103)被配置在以条纹状形成于所述漂移层中的多个线状的第1沟槽(5a，30a，103a)内，且由第2导电型的外延膜构成，
在所述单元部中具有：
深层(5、103)，由所述第2导电型层的至少一部分构成；
与所述深层电连接的第1电极(9，106)；以及
形成在所述基板的背面侧的第2电极(11，107)，
在所述单元部设置有在所述第1电极与所述第2电极之间流过电流的垂直型的半导体元件，
在所述保护环部或在所述保护环部以及所述连接部，设置有第2导电型环(21，104，105)，该第2导电型环(21，104，105)被配置在从所述漂移层的表面形成且设为包围所述单元部的多个框形状的线状的第2沟槽(21a，104a，105a)内，且由第2导电型的外延膜构成，
在所述第2导电型层的前端设置有扩张区域(40，108)，该扩张区域(40，108)与所述第1沟槽的前端连结且仅向朝向多个所述第2导电型层中的相邻的第2导电型层的方向突出，并且所述扩张区域(40，108)被配置在以与该相邻的第2导电型层分离的方式形成的线状的扩张沟槽(40a，108a)内，并由第2导电型的外延膜构成，
由包括所述深层的所述第2导电型层和所述扩张区域以及所述第2导电型环，抑制所述漂移层内的等电位线的隆起。
2.如权利要求1所述的碳化硅半导体装置，其中，
所述第2导电型环具有圆弧状的部分，
所述扩张区域形成在与所述第2导电型环的成为圆弧状的部分对应的位置处的所述第2导电型层的前端。
3.如权利要求2所述的碳化硅半导体装置，其中，
所述扩张区域是沿着所述第2导电型环的圆弧状的形状。
4.如权利要求1所述的碳化硅半导体装置，其中，
所述扩张区域的长边方向的前端在从所述基板的上方观察时的上表面形状被设为半圆形。
5.如权利要求1所述的碳化硅半导体装置，其中，
从所述扩张区域的长边方向的前端至所述第2导电型环为止的最接近距离被设为，在所述半导体元件截止时从所述扩张区域向所述漂移层延伸的耗尽层的延伸量的2倍以内。
6.如权利要求1所述的碳化硅半导体装置，其中，
将所述第2导电型环中的至少配置有相对于所述单元部而言位于外周侧的一部分所述第2导电型环的部分设为所述保护环部，并将位于所述单元部与所述保护环部之间的部分设为所述连接部的至少一部分，
在所述基板的厚度方向上，所述单元部以及所述连接部被设为比所述保护环部突出的岛状的台面部，在该台面部的整个区域中，所述第2导电型层与所述扩张区域及所述第2导电型环的最接近距离为多个所述深层的间隔以下。
7.如权利要求6所述的碳化硅半导体装置，其中，
具备吸取电极(60)，该吸取电极(60)与所述第2导电型层以及所述第2导电型环中的位于所述连接部的部分电连接，在击穿时进行载流子的吸取。
8.如权利要求7所述的碳化硅半导体装置，其中，
所述第2导电型层及所述第2导电型环中的与所述吸取电极电连接的部分彼此的间隔，大于配置在所述单元部的所述第2导电型层彼此的间隔。
9.如权利要求1～8中任一项所述的碳化硅半导体装置，其中，
在所述单元部形成有垂直型的半导体元件，所述垂直型的半导体元件具备：
第2导电型的基极区域(3)，形成于所述漂移层(2)之上；
第1导电型的源极区域(4)，形成于所述基极区域之上，且杂质浓度高于所述漂移层；
沟槽栅构造，具有栅极绝缘膜(7)以及形成于所述栅极绝缘膜之上的栅电极(8)，所述栅极绝缘膜(7)形成在从所述源极区域的表面形成至比所述基极区域更深的位置的栅极沟槽(6)内，且形成于该栅极沟槽的内壁面；
深层(5)，构成所述第2导电型层的至少一部分，形成至所述漂移层中的比所述栅极沟槽更深的位置，被配置在作为所述第1沟槽的至少一部分而包含的深沟槽(5a)内；
源极电极(9)，构成与所述源极区域以及所述基极区域电连接的所述第1电极；以及
漏极电极(11)，构成形成于所述基板的背面侧的所述第2电极。
10.如权利要求1～6中任一项所述的碳化硅半导体装置，其中，
所述基板(101)为第1导电型，
在所述单元部形成有垂直型的肖特基二极管，所述垂直型的肖特基二极管具备：
深层(103)，构成所述第2导电型层的至少一部分，被配置在作为所述第1沟槽的至少一部分而包含的深沟槽(103a)内；
肖特基电极(106)，构成与所述漂移层(102)以及所述深层(103)接触的所述第1电极；以及
欧姆电极(107)，构成配置于所述基板的背面侧的所述第2电极。
11.一种碳化硅半导体装置的制造方法，该碳化硅半导体装置具有单元部以及包围该单元部的外周的外周部，所述碳化硅半导体装置的制造方法的特征在于，包括以下工序：
准备第1或者第2导电型的基板(1)；
在所述基板的表面侧形成杂质浓度比所述基板低的第1导电型的漂移层(2)；
在所述漂移层之上形成第2导电型的基极区域(3)；
在所述基极区域之上形成杂质浓度比所述漂移层高的第1导电型的源极区域(4)；
通过从所述源极区域的表面进行各向异性蚀刻来形成沟槽，该沟槽包括单元部的深沟槽(5a)、包围所述单元部的外周的保护环部的保护环沟槽(21a)、位于所述单元部与所述保护环部之间的连接部的连接沟槽(30a)、以及与所述连接沟槽连接的扩张沟槽(40a)；
通过外延生长第2导电型层(50)，使该第2导电型层(50)埋入所述深沟槽、所述保护环沟槽、所述连接沟槽以及所述扩张沟槽；
通过蚀刻除去所述第2导电型层中的形成于所述源极区域之上的部分，由此形成用于抑制所述漂移层内的等电位线的隆起的、由所述第2导电型层的至少一部分构成的所述深沟槽内的深层(5)、所述保护环沟槽内的保护环(21)、所述连接沟槽内的连接层(30)以及所述扩张沟槽内的扩张区域(40)；
在所述单元部形成沟槽栅构造，该沟槽栅构造构成为具有从所述源极区域的表面形成得比所述基极区域更深的栅极沟槽(6)、形成于该栅极沟槽的内壁面的栅极绝缘膜(7)、以及形成于所述栅极绝缘膜之上的栅电极(8)；
形成与所述源极区域以及所述基极区域电连接的源极电极(9)；以及
在所述基板的背面侧形成漏极电极(11)，
在形成所述沟槽的工序中，
将所述深沟槽形成为条纹状的多个线状，将所述保护环沟槽以包围所述单元部的多个框形状的线状形成，将所述连接沟槽形成为条纹状的多个线状，将所述扩张沟槽设为与所述连接沟槽连结的线状，且仅向朝向多个所述连接沟槽中的相邻的连接沟槽的方向突出，并且形成至与该相邻的连接沟槽分离的位置为止。
12.一种碳化硅半导体装置的制造方法，该碳化硅半导体装置具有单元部以及包围该单元部的外周的外周部，所述碳化硅半导体装置的制造方法的特征在于，包括以下工序：
准备第1或者第2导电型的基板(1)；
在所述基板的表面侧形成杂质浓度比所述基板低的第1导电型的漂移层(2)；
通过从所述漂移层的表面进行各向异性蚀刻来形成沟槽，该沟槽包括单元部的深沟槽(5a)、包围所述单元部的外周的保护环部的保护环沟槽(21a)、位于所述单元部与所述保护环部之间的连接部的连接沟槽(30a)、以及与所述连接沟槽连接的扩张沟槽(40a)；
通过外延生长第2导电型层(50)，使该第2导电型层(50)埋入所述深沟槽、所述保护环沟槽、所述连接沟槽以及所述扩张沟槽；
通过蚀刻除去所述第2导电型层中的形成于所述漂移层之上的部分，由此形成用于抑制所述漂移层内的等电位线的隆起的、由所述第2导电型层的至少一部分构成的所述深沟槽内的深层(5)、所述保护环沟槽内的保护环(21)、所述连接沟槽内的连接层(30)以及所述扩张沟槽内的扩张区域(40)；
在所述深层、所述保护环、所述连接层以及所述扩张区域之上和所述漂移层之上，形成第2导电型的基极区域(3)；
在所述基极区域之上，形成杂质浓度比所述漂移层高的第1导电型的源极区域(4)；
在所述单元部形成沟槽栅构造，该沟槽栅构造构成为具有从所述源极区域的表面形成得比所述基极区域更深的栅极沟槽(6)、形成于该栅极沟槽的内壁面的栅极绝缘膜(7)、以及形成于所述栅极绝缘膜之上的栅电极(8)；
形成与所述源极区域以及所述基极区域电连接的源极电极(9)；以及
在所述基板的背面侧形成漏极电极(11)，
在形成所述沟槽的工序中，
将所述深沟槽形成为条纹状的多个线状，将所述保护环沟槽以包围所述单元部的多个框形状的线状形成，将所述连接沟槽形成为条纹状的多个线状，将所述扩张沟槽设为与所述连接沟槽连结的线状，且仅向朝向多个所述连接沟槽中的相邻的连接沟槽的方向突出，并且形成至与该相邻的连接沟槽分离的位置为止。
13.一种碳化硅半导体装置的制造方法，该碳化硅半导体装置具有单元部以及包围该单元部的外周的外周部，所述碳化硅半导体装置的制造方法的特征在于，包括以下工序：
准备第1导电型的基板(101)；
在所述基板的表面侧形成杂质浓度比所述基板低的第1导电型的漂移层(102)；
通过从所述漂移层的表面进行各向异性蚀刻来形成沟槽，该沟槽包括单元部的深沟槽(103a)、包围所述单元部的外周的保护环部的保护环沟槽(104a)、位于所述单元部与所述保护环部之间的连接部的连接沟槽(105a)、以及与所述深沟槽连接的扩张沟槽(108a)；
通过外延生长第2导电型层，使该第2导电型层埋入所述深沟槽、所述保护环沟槽、所述连接沟槽以及所述扩张沟槽；
通过蚀刻除去所述第2导电型层中的形成于所述漂移层之上的部分，由此形成用于抑制所述漂移层内的等电位线的隆起的、由所述第2导电型层的至少一部分构成的所述深沟槽内的深层(103)、所述保护环沟槽内的保护环(104)、所述连接沟槽内的连接层(105)以及所述扩张沟槽内的扩张区域(108)；
在所述单元部以及所述连接部，形成与所述漂移层、所述深层以及所述连接层接触的肖特基电极(106)；以及
在所述基板的背面侧形成欧姆电极(107)，
在形成所述沟槽的工序中，
将所述深沟槽形成为条纹状的多个线状，将所述保护环沟槽以及所述连接沟槽以包围所述单元部的多个框形状的线状形成，将所述扩张沟槽设为与所述深沟槽连结的线状，且仅向朝向多个所述深沟槽中的相邻的深沟槽的方向突出，并且形成至与该相邻的深沟槽分离的位置为止。
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