CN109417087B - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

Info

Publication number
CN109417087B
CN109417087B CN201780041004.6A CN201780041004A CN109417087B CN 109417087 B CN109417087 B CN 109417087B CN 201780041004 A CN201780041004 A CN 201780041004A CN 109417087 B CN109417087 B CN 109417087B
Authority
CN
China
Prior art keywords
trench
layer
type
conductivity type
guard ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780041004.6A
Other languages
English (en)
Other versions
CN109417087A (zh
Inventor
竹内有一
铃木克己
渡边行彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Publication of CN109417087A publication Critical patent/CN109417087A/zh
Application granted granted Critical
Publication of CN109417087B publication Critical patent/CN109417087B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

使相邻的p型保护环(21)彼此的间隔全部达到p型深层(5)彼此的间隔以下。由此，p型保护环(21)的间隔增大、即沟槽(21a)变稀疏，由此能够抑制在使外延生长p型层(50)时在保护环部形成得较厚。因此，如果在回蚀时将单元部的p型层(50)去除，则能够在保护环部不留残渣地去除p型层(50)。因此，在对p型层(50)进行回蚀来形成p型深层(5)或p型保护环(21)及p型连接层(30)时，能够抑制p型层(50)的残渣残留在保护环部。

Description

碳化硅半导体装置及其制造方法
对相关申请的交叉引用
本申请以在2016年7月5日提出申请的第2016－133675号日本专利申请为基础，并且该原专利申请的记载内容通过引用被包含于此。
技术领域
本公开涉及具有深层及保护环层的碳化硅(下面称为SiC)半导体装置及其制造方法。
背景技术
以往，作为可以得到较高的击穿电场强度的功率器件的素材，SiC正受到关注。作为SiC的功率器件，例如已提出了MOSFET或肖特基二极管等(例如参照专利文献1)。
在SiC的功率器件中具有：单元部，形成有MOSFET或肖特基二极管等功率元件；以及保护环部，包围单元部的周围。在单元部和保护环部之间设有用于连接它们之间的连接部。并且，在包括保护环部的外周区域中，通过设为使半导体基板的表面凹陷的凹部，在基板的厚度方向上，形成为单元部及连接部呈岛状突出的台面部。
现有技术文献
专利文献
专利文献1：日本特开2011－101036号公报
发明内容
发明概要
在按照以上所述在单元部和保护环部之间设置连接部，并且在包括保护环部的外周区域中形成凹部，并设为使单元部及连接部呈岛状突出的台面部的情况下，确认到将有可能得不到作为功率器件所要求的耐压。
本发明的目的是，提供一种具有能够确保耐压的半导体元件的SiC半导体装置及其制造方法。
在本发明的一个方面的SiC半导体装置中，具有第1或者第2导电型的基板、以及形成于基板的表面侧且被设为比基板低的杂质浓度的第1导电型的漂移层，在这种结构中，除单元部以外，还形成有包括包围该单元部的外周的保护环部及位于保护环部和单元部之间的连接部的外周部。在单元部或者在单元部及连接部设有第2导电型层，该第2导电型层被配置于在漂移层形成为条状的多个线状的第1沟槽内，由第2导电型的外延膜构成。并且，在单元部具有与第2导电型层电连接的第1电极和形成于基板的背面侧的第2电极，在第1电极和第2电极之间设有流过电流的纵型的半导体元件。在保护环部或者在保护环部及连接部设有第2导电型环，该第2导电型环被配置在多个被设为框形状的线状的第2沟槽内，由第2导电型的外延膜构成，该第2沟槽从漂移层的表面形成并且包围单元部。并且，将第2导电型环中位于外周侧的至少一部分作为保护环部具有的保护环，相邻的保护环彼此的间隔越朝向单元部的外周越大，并且相邻的保护环彼此的间隔中最大的间隔被设为相邻的深层彼此的间隔以下。
这样，相邻的保护环彼此的间隔全部达到第2导电型层彼此的间隔以下。因此，保护环的间隔增大、即沟槽变稀疏，由此能够抑制在保护环部形成较厚的第2导电型层。因此，如果在回蚀时将单元部的第2导电型层去除，则能够在保护环部不留残渣地去除第2导电型层。因此，在对第2导电型层进行回蚀时，能够抑制第2导电型层的残渣残留在保护环部。由此，能够实现具有可以确保耐压的半导体元件的SiC半导体装置。
附图说明
图1是示意地表示第1实施方式的SiC半导体装置的上表面布局的图。
图2是沿图1中的II-II线的剖面图。
图3A是表示第1实施方式的SiC半导体装置的制造工序的剖面图。
图3B是表示承接图3A的SiC半导体装置的制造工序的剖面图。
图3C是表示承接图3B的SiC半导体装置的制造工序的剖面图。
图3D是表示承接图3C的SiC半导体装置的制造工序的剖面图。
图3E是表示承接图3D的SiC半导体装置的制造工序的剖面图。
图3F是表示承接图3E的SiC半导体装置的制造工序的剖面图。
图3G是表示承接图3F的SiC半导体装置的制造工序的剖面图。
图3H是表示承接图3G的SiC半导体装置的制造工序的剖面图。
图4是本发明人们进行研究的SiC半导体装置的剖面图。
图5A是本发明人们进行研究的SiC半导体装置的制造工序的剖面图。
图5B是表示承接图5A的SiC半导体装置的制造工序的剖面图。
图5C是表示承接图5B的SiC半导体装置的制造工序的剖面图。
图5D是表示承接图5C的SiC半导体装置的制造工序的剖面图。
图6A是表示作为参考例将连接层的宽度增大时的制造工序的状态的剖面图。
图6B是表示承接图6A的SiC半导体装置的制造工序的剖面图。
图6C是表示承接图6B的SiC半导体装置的制造工序的剖面图。
图6D是表示承接图6C的SiC半导体装置的制造工序的剖面图。
图7A是表示第2实施方式的SiC半导体装置的制造工序的剖面图。
图7B是表示承接图7A的SiC半导体装置的制造工序的剖面图。
图8是第3实施方式的SiC半导体装置的剖面图。
图9是示意地表示第4实施方式的SiC半导体装置的上表面布局的图。
图10是沿图9中的X-X线的剖面图。
具体实施方式
下面，根据附图说明本公开的实施方式。另外，在下面的各实施方式中，对相互彼此相同或者均等的部分标注相同的符号进行说明。
(第1实施方式)
对第1实施方式进行说明。在此，作为由半导体元件构成的功率元件，以形成有沟槽栅极构造的反转型的MOSFET的SiC半导体装置为例进行说明。
图1所示的SiC半导体装置构成为具有形成有沟槽栅极构造的MOSFET的单元部、和包围该单元部的外周部。外周部构成为具有保护环部、和比保护环部靠内侧即在单元部和保护环部之间配置的连接部。另外，图1虽然不是剖面图，但为了容易阅读附图而部分地示出了阴影。
如图2所示，SiC半导体装置是使用由SiC构成的n+型基板1形成的，在n+型基板1的主表面上依次外延生长由SiC构成的n-型漂移层2和p型基极区域3及n+型源极区域4。
n+型基板1例如n型杂质浓度为1.0×1019/cm3，表面被设为(0001)Si面。n-型漂移层2例如n型杂质浓度为0.5～2.0×1016/cm3。
并且，p型基极区域3是形成有沟道区域的部分，p型杂质浓度例如约为2.0×1017/cm3，厚度构成为300nm。n+型源极区域4被设为比n-型漂移层2高的杂质浓度，表层部中的n型杂质浓度例如为2.5×1018/cm3～1.0×1019/cm3，厚度构成为约0.5μm。
在单元部中，在n+型基板1的表面侧残留有p型基极区域3及n+型源极区域4，在保护环部中形成有凹部20，凹部20贯通这些n+型源极区域4及p型基极区域3而到达n-型漂移层2。通过设为这种构造来构成台面构造。
并且，在单元部中形成有p型深层5，p型深层5贯通n+型源极区域4或p型基极区域3而到达n-型漂移层2。p型深层5的p型杂质浓度比p型基极区域3提高。具体地，p型深层5至少在n-型漂移层2以相等间隔配置了多条，按照图1所示设于相互无交点地分开配置的条状的沟槽5a内，由基于外延生长的p型的外延膜构成。另外，该沟槽5a相当于深沟槽，例如宽度为1μm以下、纵横尺寸比为2以上的深度。另外，关于图1所示的p型深层5或后述的沟槽栅极构造及连接层30等，实际上设置了图示的数量以上的条数，但为了简化而减少记述了条数来记载。
例如，各p型深层5构成为p型杂质浓度例如为1.0×1017/cm3～1.0×1019/cm3，宽度0.7μm、深度约2.0μm。p型深层5按照图1所示从单元部的一端一直形成到另一端。并且，将与后述的沟槽栅极构造相同的方向延设为长度方向，并与比沟槽栅极构造的两端更靠单元部的外侧地延伸设置的后述的p型连接层30连接。
关于p型深层5的延设方向是任意的，但在沿<11-20>方向延设、沟槽5a中构成长边的对置的两个壁面成为相同(1-100)面时，埋置外延时的生长在两个壁面中相等。因此，能够形成为均匀的膜质，并且还能够得到对埋置不良的抑制效果。
并且，以贯通p型基极区域3及n+型源极区域4而到达n-型漂移层2的方式，形成例如宽度0.8μm、深1.0μm的栅极沟槽6。以与该栅极沟槽6的侧面接触的方式，配置上述的p型基极区域3及n+型源极区域4。栅极沟槽6是以线状的布局形成的，以图2的纸面左右方向为宽度方向，以纸面垂直方向为长度方向，以纸面上下方向为深度方向。并且，如图1所示，将多条栅极沟槽6分别夹在p型深层5之间进行配置，并分别以相等间隔平行排列，由此形成为条状。
将p型基极区域3中位于栅极沟槽6的侧面的部位，作为在纵型MOSFET动作时连接n+型源极区域4和n-型漂移层2之间的沟道区域，在包括沟道区域的栅极沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成有由掺杂Poly-Si构成的栅极电极8，栅极沟槽6内被这些栅极绝缘膜7及栅极电极8填满。
并且，在n+型源极区域4及p型深层5的表面或栅极电极8的表面，隔着层间绝缘膜10形成有与第1电极相当的源极电极9或被配置于电极焊盘部的栅极焊盘40。源极电极9及栅极焊盘40由多种金属例如Ni/Al等构成。并且，多种金属中至少n型Sic具体是n+型源极区域4或n型掺杂时的与栅极电极8接触的部分，由能够与n型Sic欧姆接触的金属构成。并且，多种金属中至少p型Sic具体是与p型深层5接触的部分，由能够与p型Sic欧姆接触的金属构成。另外，这些源极电极9及栅极焊盘40形成于层间绝缘膜10上，由此被电气绝缘。并且，通过形成于层间绝缘膜10的接触孔，源极电极9与n+型源极区域4及p型深层5电接触，栅极焊盘40与栅极电极8电接触。
另外，在n+型基板1的背面侧形成有与n+型基板1电连接的相当于第2电极的漏极电极11。根据这种构造构成n沟道式的反转型的沟槽栅极构造的MOSFET。并且，通过将这种MOSFET配置多个单元，构成单元部。
另一方面，在保护环部，如上所述形成有凹部20，凹部20贯通n+型源极区域4及p型基极区域3而到达n-型漂移层2。因此，在自单元部较远的位置将n+型源极区域4及p型基极区域3去除，使n-型漂移层2露出。并且，在n+型基板1的厚度方向上成为位于比凹部20靠内侧的位置的单元部或连接部呈岛状突出的台面部。
并且，在位于凹部20的下方的n-型漂移层2的表层部，设有包围单元部的多条p型保护环21。在图1中记述了7条p型保护环21。在本实施方式中，将p型保护环21设为四角被倒圆的四方形，但也可以形成为圆形等其它的框形状。p型保护环21配置在贯通n+型源极区域4及p型基极区域3而到达n-型漂移层2的沟槽21a内，由基于外延生长的p型的外延膜构成。另外，该沟槽21a相当于保护环沟槽，例如形成为宽度1μm以下、纵横尺寸比为2以上的深度。
p型保护环21在本实施方式中被设为四角被倒圆的四方形。构成p型保护环21的各部分是与上述的p型深层5相同的结构。p型保护环21的上表面形状形成为包围单元部及连接部的框形状的线状，这一点与形成为直线状的p型深层5不同，其它相同。即，p型保护环21形成为与p型深层5相同的宽度、相同的厚度即相同的深度。并且，关于各p型保护环21的间隔，也可以是相等间隔，p型保护环21的间隔在单元部侧较狭窄，越朝向外周侧越大，以便在更内周侧即单元部侧缓和电场集中，使等电位线朝向更外周侧。并且，相邻的p型保护环21彼此的间隔全部被设定为p型深层5彼此的间隔以下。即，p型保护环21中最外周侧的p型保护环21与其紧内侧的一个p型保护环21的间隔，被设定为p型深层5彼此的间隔以下，比紧内侧的p型保护环21更靠内侧的p型保护环21彼此的间隔被设定为小于p型深层5彼此的间隔。
另外，虽然没有图示，但根据需要比p型保护环21靠外周地设有EQR构造，由此构成具有包围单元部的外周耐压构造的保护环部。
另外，如图1中的虚线阴影所示，将从单元部到保护环部之间作为连接部，在连接部中，在n-型漂移层2的表层部形成有p型连接层30。在本实施方式中，如图1所示形成有包围单元部的连接部，还形成有多条包围连接部的外侧的p型保护环21。
p型连接层30构成为具有：直线状部31，与形成于单元部的p型深层5平行地排列多条并配置成条状；框状部32，以包围p型深层5及直线状部31的方式形成为一条或者排列多条。直线状部31形成于单元部和框状部32之间，使得在单元部和框状部32之间的区域中，不会因在n-型漂移层2内未形成p型层而产生等电位线过度地向上突起的部位。在与p型深层5的长度方向垂直的方向上的单元部和框状部32之间，与p型深层5并行地排列配置了多条直线状部31。在p型深层5的长度方向上的单元部和框状部32之间，直线状部31是与p型深层5的末端连接地形成的。这样，直线状部31被配置在单元部和框状部32之间，直线状部31和框状部32之间的距离与p型深层5彼此的间隔相同或者比其小。
各p型连接层30配置在贯通n+型源极区域4及p型基极区域3而到达n-型漂移层2的沟槽30a内，由基于外延生长的p型的外延膜构成。另外，该沟槽30a相当于连接沟槽，例如形成为宽度1μm以下、纵横尺寸比为2以上的深度。p型连接层30与p型基极区域3接触，因而被固定为源极电位。
在本实施方式中，关于p型连接层30中的直线状部31，设为与p型深层5相同的宽度，将直线状部31彼此的间隔设为与p型深层5彼此的间隔相同。关于框状部32，设为与p型深层5相同的宽度。并且，将框状部32和p型保护环21之间的间隔设为p型深层5彼此的间隔以下。在图1中仅示出了一条框状部32，但也可以具有多条。在这种情况下，将各框状部32彼此间的间隔设为p型深层5彼此的间隔以下。
另外，在此将框状部32与p型保护环21区分进行了说明，但可以说由框状部32和p型保护环21构成被设为同心状的多个框形状的p型环。即，可以说由p型环中比凹部20靠内周侧配置的部分构成框状部32，由在凹部20内形成的部分构成p型保护环21。在这种情况下，将p型环彼此的间隔全部设为p型深层5彼此的间隔以下。例如，能够设为使相邻的p型环彼此的间隔随着从内周侧朝向外周侧而增大的布局，即使是这种情况下，也将最外周侧的p型环与其紧内侧的一个p型环的间隔设为p型深层5彼此的间隔以下。
通过形成这样的p型连接层30，而且将p型连接层30彼此之间设定为规定的间隔，例如设定为比p型深层5狭窄的间隔或者相等间隔，能够抑制在p型连接层30之间等电位线过度地向上突起。由此，能够抑制在p型连接层30之间形成产生电场集中的部位，抑制耐压降低。
另外，在各直线状部31的长度方向的两端即形成有直线状部31的沟槽30a的两端，将直线状部31的上表面形状设为半圆形。也可以将沟槽30a的两端的上表面形状设为四方形，但有时通过在角部先形成n型层使n型化。由此，通过将各直线状部31的两端的上表面形状设为半圆形，能够消除形成有n型层的部分。
并且，在连接部中，也在n+型源极区域4的表面形成有层间绝缘膜10。上述的栅极焊盘40在连接部中形成于层间绝缘膜10上。
这样设为在单元部和保护环部之间具有连接部的构造，由在宽度较窄的沟槽30a内埋置的多条p型连接层30构成连接部，因而p型连接层30的厚度变薄，p型连接层30不会消失。其另一方面，由于设为将p型连接层30分割成多个的构造，因而等电位线有可能在p型连接层30之间向上突起。但是，通过将p型连接层30彼此的间隔设为上述的间隔、例如与p型深层5彼此的间隔相等的间隔或者比其小的间隔，能够抑制等电位线的过度的向上突起，抑制耐压降低。
根据如上所述的构造构成本实施方式的SiC半导体装置。这样构成的SiC半导体装置在将MOSFET导通时，控制对栅极电极8的施加电压，由此在位于栅极沟槽6的侧面的p型基极区域3的表面部形成沟道区域。由此，通过n+型源极区域4及n-型漂移层2，在源极电极9及漏极电极11之间流过电流。
并且，在MOSFET的截止时，即使是被施加高电压时，也能够通过一直形成到比沟槽栅极构造深的位置的p型深层5抑制电场进入栅极沟槽底部，缓和在栅极沟槽底部的电场集中。由此，防止栅极绝缘膜7的击穿。
在连接部中抑制等电位线的向上突起，使等电位线朝向保护环部侧。
另外，在保护环部中，通过p型保护环21使等电位线的间隔一面朝向外周方向扩大一面被终结，即使是在保护环部也能够得到期望的耐压。因此，能够形成可以得到期望的耐压的SiC半导体装置。
下面，关于本实施方式的SiC半导体装置的制造方法，参照图3A～图3H进行说明。
[图3A所示的工序]
首先，准备n+型基板1作为半导体基板。并且，在该n+型基板1的主表面上依次外延生长由SiC构成的n-型漂移层2、p型基极区域3及n+型源极区域4。
[图3B所示的工序]
然后，在n+型源极区域4的表面配置未图示的掩膜，使掩膜中的p型深层5、p型保护环21及p型连接层30的预计形成区域开口。并且，使用掩膜进行RIE(Reactive IonEthicng)等各向异性蚀刻，由此形成沟槽5a、21a、30a。由此，分别以期望的间隔形成沟槽5a、21a、30a。
[图3C所示的工序]
将掩膜去除，然后成膜p型层50。此时，通过埋置外延在沟槽5a、21a、30a内埋置p型层50，由于以相同宽度形成沟槽5a、21a、30a，因而能够可靠地将p型层50埋置在各沟槽5a、21a、30a内。
另外，在分别形成有沟槽5a、21a、30a的位置，每单位面积的沟槽形成面积不同，因而在n+型源极区域4上p型层50的厚度不同，成为在p型层50的表面形成有凹凸的状态。具体地，在以比较大的间隔形成有沟槽5a的单元部中，p型层50较厚，从以比较小的间隔形成有21a、30a的连接部一直到保护环部，p型层50变薄。在如本实施方式这样使连接部的沟槽30a彼此的间隔与单元部的沟槽5a彼此的间隔相等的情况下，在单元部及连接部中，p型层50的表面成为平坦状。并且，在形成有被设定为沟槽5a彼此的间隔以下的沟槽21a的保护环部，与单元部相比，p型层50变薄。
[图3D所示的工序]
通过干式蚀刻进行回蚀，以便将p型层50中形成于比n+型源极区域4的表面靠上方的部分去除。由此，形成有p型深层5、p型保护环21及p型连接层30。
在此，如上所述，相邻的p型保护环21彼此的间隔全部达到p型深层5彼此的间隔以下。因此，p型保护环21彼此的间隔增大，即沟槽21a变稀疏，由此抑制在保护环部形成较厚的p型层50。因此，p型层50的厚度在单元部中最厚，在保护环部或连接部中成为单元部以下的厚度，如果在回蚀时将单元部的p型层50去除，则能够在保护环部不留残渣地去除p型层50。因此，在对p型层50进行回蚀来形成p型深层5、p型保护环21及p型连接层30时，能够抑制p型层50作为残渣而残留在保护环部。
[图3E所示的工序]
在n+型源极区域4等上形成未图示的掩膜，然后使掩膜中的栅极沟槽6的预计形成区域开口。并且，使用掩膜进行RIE等各向异性蚀刻，由此形成栅极沟槽6。
另外，在去除掩膜后，再次形成未图示的掩膜，使掩膜中的凹部20的预计形成区域开口。并且，使用掩膜进行RIE等各向异性蚀刻，由此形成凹部20。由此，在形成有凹部20的位置，贯通n+型源极区域4及p型基极区域3使n-型漂移层2露出，构成在n-型漂移层2的表层部配置有多条的p型保护环21的构造。
另外，在此使用不同的掩膜并在不同的工序中形成栅极沟槽6的凹部20，但也可以使用相同的掩膜同时形成。并且，实际上凹部20的底面的高度还因沟槽21a彼此的间隔而不同，但在此省略了图示。
[图3F所示的工序]
在去除掩膜后，例如进行热氧化，由此形成栅极绝缘膜7，并通过栅极绝缘膜7覆盖在栅极沟槽6的内壁面上及n+型源极区域4的表面上。并且，在使掺杂了p型杂质或者n型杂质的Poly-Si沉积后，对其进行回蚀，至少在栅极沟槽6内残留Poly-Si，由此形成栅极电极8。
[图3G所示的工序]
以覆盖栅极电极8及栅极绝缘膜7的表面的方式，形成例如由氧化膜等构成的层间绝缘膜10。并且，在层间绝缘膜10的表面上形成未图示的掩膜，然后使掩膜中位于各栅极电极8之间的部分即与p型深层5对应的部分及其附近开口。然后，使用掩膜对层间绝缘膜10进行图案加工，由此形成使p型深层5及n+型源极区域4露出的接触孔。
[图3H所示的工序]
在层间绝缘膜10的表面上形成例如由多种金属的层叠构造构成的电极材料。并且，通过对电极材料进行图案加工，形成源极电极9及栅极焊盘40。另外，在与本图不同的截面中设有与各单元的栅极电极8连接的栅极引出部。在该引出部中，在层间绝缘膜10开设有接触孔，由此进行栅极焊盘40和栅极电极8的电连接。
关于以后的工序没有图示，通过进行在n+型基板1的背面侧形成漏极电极11等工序，完成本实施方式的SiC半导体装置。
下面，对本实施方式的SiC半导体装置及其制造方法的效果进行说明。
首先，在说明效果之前，对本发明人们关于本实施方式的SiC半导体装置及其制造方法的研究等进行说明。
首先，本发明人们关于作为台面部的构造，即在单元部和保护环部之间设置连接部，在包括保护环部的外周区域中形成凹部，使单元部及连接部呈岛状突出，研究了例如图4所示的构造。
如该图所示，使用在n+型SiC基板J1上形成n-型漂移层J2的半导体基板，形成单元部和保护环部，在单元部形成有由MOSFET等构成的功率元件J3。在单元部中，将功率元件J3的提高耐压用的p型深层J4形成为多条的条状，在保护环部形成由p型层构成的框形状的p型保护环J5。并且，在单元部和保护环部之间具有连接部，在连接部形成电场缓和用的p型连接层J6，由此抑制电场集中，使得等电位线不在连接部终结。并且，在该连接部中具有在层间绝缘膜J7上配置了电极焊盘J8的电极焊盘部，层间绝缘膜J7形成于半导体基板的表面侧，使能够进行功率元件J3的期望部位例如栅极电极和外部的电连接。
另外，在保护环部形成凹部J9，使n-型漂移层J2的表面露出，在其上形成层间绝缘膜J7，从而形成在n+型SiC基板J1的厚度方向上凹部J9的内侧比保护环部突出的台面部。
在这种构造中，关于p型深层J4或p型连接层J6及p型保护环J5，能够通过对n-型漂移层J2离子注入p型杂质来形成。
但是，在SiC中基于离子注入的射程较短，离子注入难以进行到较深的位置。为了使这些p型深层J4或p型连接层J6及p型保护环J5形成到较深的位置，需要利用基于外延生长的外延膜来构成这些p型深层J4或p型连接层J6及p型保护环J5，而不是离子注入。即，在将外延膜埋置在沟槽内后，对沟槽外的部分的外延膜进行回蚀将其去除，由此形成p型深层J4或p型连接层J6及p型保护环J5。
然而，在使用外延膜的情况下，与如p型深层J4或p型保护环J5那样宽度较窄的情况相比，p型连接层J6的宽度较大，因而p型连接层J6的厚度变薄，产生了出现p型连接层J6消失的区域的问题。因此，不能获得作为功率器件所要求的耐压。
为了防止这些，本发明人们研究了不将p型连接层J6设为宽幅，而设为与p型深层J4或p型保护环J5相同宽度的窄幅。这样，在将p型连接层J6设为窄幅时，能够向用于构成p型连接层J6的沟槽内良好地进行外延膜的埋置。但是，在保护环部中，优选使p型保护环J5的间隔随着朝向外周而增大，以便缓和电场集中，使等电位线更朝向单元部的外周侧。并且，关于p型连接层J6，优选使p型连接层J6的间隔比p型深层J4的间隔或p型保护环J5的间隔狭窄，以便更可靠地发挥电场缓和的作用。
但是，在进行这样的间隔设计的情况下，确认到在为了形成p型深层J4或p型连接层J6及p型保护环J5而成膜外延膜时，膜厚产生偏差。
具体地，首先如图5A所示，针对n-型漂移层J2形成沟槽J10。然后，当在沟槽J10内埋置外延膜后进行回蚀，形成p型深层J4或p型连接层J6及p型保护环J5。此时，理想地是如图5B所示，优选n-型漂移层J2、以及p型深层J4或p型连接层J6及p型保护环J5的表面成为同一个平面。
然而，在保护环部中，在设为使p型保护环J5的间隔随着朝向外周而缓慢增大的构造时，如图5C所示，在保护环部中沟槽J10变稀疏，外延膜J11的膜厚大于其它部分。因此，如图5D所示，在进行回蚀时，在保护环部中，外延膜J11有时作为残渣而残留。因此，将不能发挥作为保护环部的作用，不能进行电场缓和，使元件耐压降低。虽然增加回蚀量也能够去除残渣，但在这种情况下，在单元部或连接部中n-型漂移层J2或p型深层J4及p型连接层J6变薄，导致耐压降低。因此，有可能不能获得作为功率器件所要求的耐压。
并且，在使p型连接层J6的间隔比p型深层J4或p型保护环J5的间隔狭窄的情况下，在连接部中沟槽J10变稠密，外延膜J11的膜厚小于其它部分。因此，在进行回蚀时，从表面被去除相同的蚀刻量，所以连接部成为凹陷的形状。在这种情况下，在为了去除保护环部中的残渣而增加回蚀量时，在连接部中n-型漂移层J2或p型连接层J6进一步变薄，有可能进一步导致耐压降低。
因此，在本实施方式中设为使相邻的p型保护环21彼此的间隔全部达到p型深层5彼此的间隔以下。因此，通过增大p型保护环21的间隔，即沟槽21a变稀疏，能够抑制在保护环部中形成较厚的p型层50。因此，如果在回蚀时将单元部的p型层50去除，则能够在保护环部不留残渣地去除p型层50。因此，在对p型层50进行回蚀来形成p型深层5或p型保护环21及p型连接层30时，能够抑制p型层50的残渣残留在保护环部。
由此，即使是由外延膜构成p型深层5或p型保护环21及p型连接层30时，也能够实现具有可以确保耐压的半导体元件的SiC半导体装置。
另外，在如本实施方式这样使相邻的p型保护环21彼此的间隔比p型深层5彼此的间隔狭窄的情况下，与以往的SiC半导体装置相比，能够增加p型保护环21的条数。在这种情况下，保护环部的面积增加，能够抑制元件耐压的降低。
作为参考，使用附图说明在使用外延膜的情况下，在使p型连接层30的宽度大于p型深层5或p型保护环21时，p型连接层30的厚度变薄、或产生p型连接层30消失的区域的情况。图6A～图6D是表示不使p型连接层30的宽度变窄，而将从单元部一直到保护环部之间的整个区域作为p型连接层30时的制造工序的图。作为图6A、图6B所示的工序是进行与图3A、图3B相同的工序，但此时将沟槽30a的宽度设为与从单元部一直到保护环部之间的整个区域相当的宽度。然后，在图6C的工序中，在与图3C一样地成膜p型层50时，沟槽30a的宽度较大，因而p型层50中构成p型连接层30的部分的厚度变薄。然后，在对p型层50进行回蚀时，连接层30的厚度变薄，成为仅在沟槽30a内的底部残留有p型层50的状态。另外，然后在使用覆盖台面部而将保护环部开口的未图示的掩膜进行蚀刻时，比台面部靠外周侧的连接层30完全消失，成为一直被蚀刻到n-型漂移层2的状态。因此，成为如图6D所示的状态，即在构成台面部的区域中连接层30变薄，在比台面部靠外侧的区域中连接层30消失。因此，通过如本实施方式这样使连接层30取狭窄的宽度，能够消除连接层30变薄等问题。因此，能够确保作为功率元件所要求的耐压。
(第2实施方式)
对第2实施方式进行说明。本实施方式是针对第1实施方式变更了凹部20的形成工序的方式，其它方面与第1实施方式相同，因而仅对与第1实施方式不同的部分进行说明。
在本实施方式中，针对上述的第1实施方式，利用图3D所示的工序形成凹部20a。
具体地，通过图3D所示的p型层50的回蚀来形成凹部20a。即，如图7A所示，p型层50的厚度在单元部中最厚，在保护环部中比单元部或连接层变薄。此时，p型层50的厚度差至少大于p型基极区域3的厚度，优选将各沟槽5a、21a、30a的间隔设定成达到p型基极区域3和n+型源极区域4的厚度之合计厚度以上。例如，通过使沟槽21a中最外周侧的沟槽21a与其紧内侧的一个沟槽21a的间隔比沟槽5a彼此的间隔狭窄，能够将p型层50设定为如上所述的厚度。并且，图7B所示，在回蚀时，在保护环部中将p型基极区域3及n+型源极区域4去除，使n-型漂移层2露出。这样，能够在台面部中残留p型基极区域3及n+型源极区域4，在保护环部中通过自对准来形成与台面部的阶梯差部平缓地倾斜的凹部20a。并且，由于成为阶梯差部平缓地倾斜的状态，因而还能够使形成于其上的层间绝缘膜10的膜厚均匀，提高可靠性。
这样，通过p型层50的回蚀，能够形成p型深层5、p型保护环21及p型连接层30，并且还同时形成凹部20a。因此，能够实现制造工序的简化。
(第3实施方式)
对第3实施方式进行说明。本实施方式是针对第1实施方式变更了p型深层5等的构造的方式，其它方面与第1实施方式相同，因而仅对与第1实施方式不同的部分进行说明。
如图8所示，在本实施方式中，关于p型深层5或p型连接层30及p型保护环21的宽度或各部分的间隔，设为与第1实施方式相同，但仅在p型基极区域3的下方形成p型深层5或p型连接层30。并且，为了将p型基极区域3和源极电极9电连接，通过对n+型源极区域4进行离子注入而形成p+型接触部3a。由此，p+型接触部3a与源极电极9电连接，通过p型基极区域3，p型深层5或p型连接层30也成为源极电位。即使是这样的构造，也能够得到与第1实施方式相同的效果。
另外，在这种构造的SiC半导体装置的制造方法中，在形成n-型漂移层2后，在形成p型基极区域3之前，形成p型层50并进行回蚀，由此形成p型深层5或p型连接层30及p型保护环21。此时，在对p型层50进行回蚀时，根据p型层50的表面的凹凸，在保护环部或连接部的一部分中成为n-型漂移层2的表面凹陷的状态，但即使在其上形成p型基极区域3或n+型源极区域4也没有问题。并且，在形成n+型源极区域4后进行如下工序，即，使用未图示的掩膜对n+型源极区域4中与p型深层5对应的位置进行p型杂质的离子注入，由此形成p+型接触部3a。关于其它的工序与第1实施方式相同。
(第4实施方式)
对第4实施方式进行说明。本实施方式是针对第1实施方式，设置结型势垒肖特基二极管(下面称为JBS)替代纵型MOSFET作为功率元件的方式。其它方面与第1实施方式相同，因而仅对与第1实施方式不同的部分进行说明。
参照图9及图10对本实施方式的SiC半导体装置进行说明。如图10所示，在n+型基板101上形成有n-型漂移层102。并且，如图9及图10所示，在单元部形成有相对于n-型漂移层102被设为条状的p型深层103，在包围其周围的保护环部形成有p型保护环104。并且，在单元部和保护环部之间的连接部还形成有p型连接层105。
p型深层103配置于在n-型漂移层102以相等间隔配置了多条的条状的沟槽103a内，由基于外延生长的p型的外延膜构成。另外，该沟槽103a相当于深沟槽，例如设为宽度1μm以上、纵横尺寸比为2以上的深度。并且，p型深层103的末端被设为顶面形状呈半圆形。
p型保护环104配置于在n-型漂移层102形成的沟槽104a内，由基于外延生长的p型的外延膜构成。另外，该沟槽104a相当于保护环沟槽，例如设为宽度1μm以上、纵横尺寸比为2以上的深度。在本实施方式中，将p型保护环104设为四角被倒圆的四方形，但也可以构成为圆形等其它的框形状。
p型连接层105配置于在n-型漂移层102形成的沟槽105a内，由基于外延生长的p型的外延膜构成。另外，该沟槽105a相当于连接沟槽，例如设为宽度1μm以上、纵横尺寸比为2以上的深度。在本实施方式中，p型连接层105是将包围在单元部形成的p型深层103的框形状的部分排列多条而构成的，在本实施方式中被配置成比相邻的p型保护环21彼此之间的间隔狭窄。
在单元部及连接部中形成有与第1电极相当的肖特基电极106，以便与n-型漂移层102或p型深层103及p型连接层105的表面接触。即，在本实施方式中构成为具有由p型层构成的多条p型环，并以覆盖其中内周侧的一部分的方式配置肖特基电极106，p型层是在包围单元部的线状的框形状的沟槽内配置外延膜构成的。将这样的多条p型环中与肖特基电极106接触的p型环称为p型连接层105。并且，将多条p型环中不与肖特基电极106接触且位于比其靠外侧的位置、并配置在使n-型漂移层102露出的位置的p型环称为p型保护环104。并且，形成有肖特基电极106的部分成为在n+型基板101的厚度方向上、使配置有肖特基电极106的单元部及连接部的位置相比保护环部呈岛状突出的台面部。
另外，在n+型基板101的背面侧形成有与第2电极相当的欧姆电极107。
这样，在具有JBS作为功率元件的SiC半导体装置中，能够适用使p型保护环104的间隔达到p型深层103的间隔以下的构造，使得在形成有p型保护环104的位置不残留残渣。即使是这样的构造，也能够得到与第1实施方式相同的效果。并且，由于可以得到这样的效果，因而在具有JBS的SiC半导体装置中，能够将肖特基电极106设为势垒高度较小的电极，能够减小导通电压，并且减小表面电场。并且，与通过离子注入来形成p型深层103等p型层的情况相比，缺陷的产生较少，因而还能够降低反向泄露。
(其它的实施方式)
本发明是按照上述的实施方式进行记述的，但不限于该实施方式，还包括各种的变形例或均等范围内的变形。另外，各种的组合或方式、进而是在这些组合或方式中仅包括一个因素、包括其以上或者其以下的要素构成的其它的组合或方式，都应纳入在本发明的范畴或思想范围中。
(1)例如，在上述各实施方式中说明了将p型连接层30的直线状部31或p型深层103中长度方向的两端设为半圆形的情况，但也可以是末端尖尖的三角形、末端为平面的四方形。在设为三角形的情况下，在直线状部31或p型深层103的延设方向是<11-20>方向时，在如SiC那样的六方晶中，构成被设为三角形的末端的两条边的壁面的面方位容易成为都等价(1-100)的面。因此，在等价的面中各自的埋置外延时的生长相同，使形成均匀的膜质，并且还能够得到对埋置不良的抑制效果。
另外，还可以是p型深层5或者直线状部31的末端与框状部32接触的构造。但是，在这种情况下，在p型深层5或者直线状部31的末端与框状部32接触的部分中，沟槽宽度增大，p型层50的表面容易凹陷。因此，在p型深层5或者直线状部31的末端和框状部32接触的部分中，优选使p型深层5或者直线状部31的末端的宽度或框状部32的宽度比其它部分狭窄。
(2)在上述第3实施方式中，为了使p型基极区域3与源极电极9连接，形成了使贯通n+型源极区域4而到达p型基极区域3的p+型接触部3a。与此相对，还可以是形成贯通n+型源极区域4的沟槽，使源极电极9直接与p型基极区域3接触的构造。
(3)在上述各实施方式中，n+型源极区域4是在p型基极区域3上连续地进行外延生长而形成的，但也可以在p型基极区域3的期望位置离子注入n型杂质来形成n+型源极区域4。
(4)在上述各实施方式中，作为纵型的功率元件，以n沟道式的反转型的沟槽栅极构造的MOSFET或肖特基二极管为例进行了说明。但是，上述各实施方式只不过示出了纵型的半导体元件的一例，只要是在被设于半导体基板的表面侧的第1电极和被设于背面侧的第2电极之间流过电流的纵型的半导体元件，则还可以是其它的构造或者导电型的构造。
例如，在上述第1实施方式等中，以第1导电型为n型、第2导电型为p型的n沟道式的MOSFET为例进行了说明，但还可以是使各构成要素导电型反转的p沟道式的MOSFET。并且，在上述说明中，作为半导体元件以MOSFET为例进行了说明，但本发明还能够适用于相同构造的IGBT。IGBT相对于上述各实施方式仅仅将n+型基板1的导电型由n型变更为p型，关于其它的构造或制造方法，与上述各实施方式相同。另外，作为纵型的MOSFET，以沟槽栅极构造的MOSFET为例进行了说明，但不限于沟槽栅极构造的MOSFET，也可以是平面型的MOSFET。
(5)在上述第1、第2实施方式中，在连接部中的外周侧以及保护环部具有形成为框形状的框状部32或p型保护环21，在单元部及连接部的一部分具有被设为条状的线状的p型深层5或直线状部31。但是，这只不过示出一个例子，例如还可以设为与第4实施方式相同的如下构造，即，仅由框状部32构成连接部，使其内侧整个区域成为单元部，并配置有被设为条状的线状的p型深层5。
另外，在上述各实施方式中，构成被设为条状的线状的第2导电型层的沟槽相当于第1沟槽，构成框形状的第2导电型环的沟槽相当于第2沟槽。即，在第1、第2实施方式中，沟槽5a及沟槽30a中具有直线状部31的部分相当于第1沟槽，沟槽30a中具有框状部32的部分以及沟槽21a相当于第2沟槽。并且，在第4实施方式中，沟槽103a相当于第1沟槽，沟槽104a、105a相当于第2沟槽。
(6)在上述第1实施方式中是通过形成凹部20来设置台面部的构造，但不一定需要具有台面部。例如，如第3实施方式所示由n-型漂移层2的表面形成p型深层5等。然后，在想要形成p型基极区域3或n+型源极区域4的区域形成沟槽，在该沟槽内有选择地外延生长p型层或n+型层，由此形成p型基极区域3或n+型源极区域4。或者，在想要形成p型基极区域3或n+型源极区域4的区域有选择地离子注入p型杂质或n型杂质，由此形成p型基极区域3或n+型源极区域4。这样，还能够形成没有台面部的构造的SiC半导体装置。在这种情况下，如果将连接部或保护环部的构造设为与第1实施方式相同的构造，则能够得到与第1实施方式相同的效果。
(7)另外，在表示出结晶的方位的情况下，本来应该在期望的数字上标注横杠(-)，但由于存在基于电子申请的表述上的限制，因而在本说明书中是在期望的数字的前面标注横杠(-)。

Claims (9)

1.一种碳化硅半导体装置，其是具有单元部和外周部的半导体装置，该外周部包括包围所述单元部的外周的保护环部、以及位于该保护环部和所述单元部之间的连接部，
所述碳化硅半导体装置具有第1或者第2导电型的基板(1、101)、以及第1导电型的漂移层(2、102)，该漂移层形成于所述基板的表面侧，被设为杂质浓度比所述基板的杂质浓度低，
在所述单元部或者在所述单元部及所述连接部设有第2导电型层(5、31、103)，该第2导电型层被配置于在所述漂移层形成为条状的多个线状的第1沟槽内(5a、30a、103a)，由第2导电型的外延膜构成，
在所述单元部具有与所述第2导电型层电连接的第1电极(9、106)和形成于所述基板的背面侧的第2电极(11、107)，
在所述第1电极和所述第2电极之间设有流过电流的纵型的半导体元件，
在所述保护环部或者在所述保护环部及所述连接部设有第2导电型环(21、104、105)，该第2导电型环被配置在线状的第2沟槽(21a、104a、105a)内，由第2导电型的外延膜构成，该第2沟槽从所述漂移层的表面形成，并且形成为包围所述单元部的多个框形状，
将所述第2导电型环中位于外周侧的至少一部分作为所述保护环部具有的保护环(21、104)，相邻的所述保护环彼此的间隔越朝向所述单元部的外周越大，并且相邻的所述保护环彼此的间隔中最大的间隔被设为相邻的所述第2导电型层彼此的间隔以下。
2.根据权利要求1所述的碳化硅半导体装置，
所述保护环中最外周侧的保护环和与其紧接着的内侧的一个保护环的间隔，被设为相邻的所述第2导电型层彼此的间隔。
3.根据权利要求1所述的碳化硅半导体装置，
所述保护环中最外周侧的保护环和与其紧接着的内侧的一个保护环的间隔，小于相邻的所述第2导电型层彼此的间隔。
4.根据权利要求1～3中任意一项所述的碳化硅半导体装置，
在所述单元部形成有纵型的半导体元件，该半导体元件具有：
第2导电型的基极区域(3)，形成于所述漂移层(2)之上；
第1导电型的源极区域(4)，形成于所述基极区域之上，被设为杂质浓度比所述漂移层的杂质浓度高；
沟槽栅极构造，形成于栅极沟槽(6)内，具有在该栅极沟槽的内壁面形成的栅极绝缘膜(7)和在所述栅极绝缘膜上形成的栅极电极(8)，所述栅极沟槽从所述源极区域的表面一直形成到比所述基极区域深的位置；
深层(5)，一直形成到所述漂移层中比所述栅极沟槽深的位置，构成被配置在作为所述第1沟槽的至少一部分而含有的深沟槽(5a)内的、所述第2导电型层的至少一部分；
源极电极(9)，构成与所述源极区域及所述基极区域电连接的所述第1电极；
漏极电极(11)，构成在所述基板的背面侧形成的所述第2电极。
5.根据权利要求1～3中任意一项所述的碳化硅半导体装置，
所述基板(101)是第1导电型，
在所述单元部形成有纵型的肖特基二极管，该肖特基二极管具有：
深层(103)，构成被配置在作为所述第1沟槽的至少一部分而含有的深层沟槽(103a)内的、所述第2导电型层的至少一部分；
肖特基电极(106)，构成与所述漂移层(102)及所述深层(103)接触的所述第1电极；
欧姆电极(107)，构成在所述基板的背面侧形成的所述第2电极。
6.一种碳化硅半导体装置的制造方法，所述半导体装置具有单元部和包围该单元部的外周的外周部，所述碳化硅半导体装置的制造方法包括：
准备第1或者第2导电型的基板(1)，
在所述基板的表面侧形成被设为杂质浓度比所述基板的杂质浓度低的第1导电型的漂移层(2)，
在所述漂移层上形成第2导电型的基极区域(3)，
在所述基极区域上形成被设为杂质浓度比所述漂移层的杂质浓度高的第1导电型的源极区域(4)，
通过从所述源极区域的表面进行各向异性蚀刻来形成沟槽，该沟槽包括：单元部的深层沟槽(5a)；保护环部的保护环沟槽(21a)，该保护环部包围所述单元部的外周；以及连接部的连接沟槽(30a)，该连接部位于所述单元部和所述保护环部之间，
通过使第2导电型层(5)外延生长，埋置所述深层沟槽、所述保护环沟槽及所述连接沟槽，
对所述第2导电型层中形成于所述源极区域之上的部分进行回蚀而将其去除，形成所述深层沟槽内的深层(5)、所述保护环沟槽的保护环(21)及所述连接沟槽内的连接层(30)，
在所述单元部形成具有如下部分而构成的沟槽栅极构造：栅极沟槽(6)，从所述源极区域的表面形成至比所述基极区域深；栅极绝缘膜(7)，形成于该栅极沟槽的内壁面；栅极电极(8)，形成于所述栅极绝缘膜之上，
形成与所述源极区域及所述基极区域电连接的源极电极(9)，
在所述基板的背面侧形成漏极电极(11)，
在形成所述沟槽时，
使所述深层沟槽形成为条状的多个线状，使所述保护环沟槽形成为包围所述单元部的多个框形状的线状，使所述连接沟槽形成为条状的多个线状和包围所述单元部的多个框形状的线状中的至少一方，使相邻的所述保护环沟槽彼此的间隔越朝向所述单元部的外周越大，并且将相邻的所述保护环彼此的间隔中最大的间隔设为相邻的所述深层彼此的间隔以下。
7.根据权利要求6所述的碳化硅半导体装置的制造方法，
在通过所述回蚀进行去除来形成时包括如下步骤：
通过所述回蚀，在所述保护环部中将所述源极区域及所述基极区域去除，同时也形成使所述漂移层及所述保护环露出的凹部(20a)，由此在所述基板的厚度方向上，形成使所述单元部及所述连接部比所述保护环部突出的岛状的台面部。
8.一种碳化硅半导体装置的制造方法，所述半导体装置具有单元部和包围该单元部的外周的外周部，所述碳化硅半导体装置的制造方法包括：
准备第1或者第2导电型的基板(1)，
在所述基板的表面侧形成被设为杂质浓度比所述基板的杂质浓度低的第1导电型的漂移层(2)，
通过从所述漂移层的表面进行各向异性蚀刻来形成沟槽，该沟槽包括：单元部的深层沟槽(5a)；保护环部的保护环沟槽(21a)，该保护环部包围所述单元部的外周；以及连接部的连接沟槽(30a)，该连接部位于所述单元部和所述保护环部之间，
通过使第2导电型层(5)外延生长，埋置所述深层沟槽、所述保护环沟槽及所述连接沟槽，
对所述第2导电型层中形成于所述漂移层之上的部分进行回蚀而将其去除，形成所述深层沟槽内的深层(5)、所述保护环沟槽内的保护环(21)及所述连接沟槽内的连接层(30)，
在所述深层、所述保护环及所述连接层上和所述漂移层之上形成第2导电型层的基极区域(3)，
在所述基极区域上形成被设为杂质浓度比所述漂移层的杂质浓度高的第1导电型的源极区域(4)，
在所述单元部形成具有如下部分而构成的沟槽栅极构造：栅极沟槽(6)，从所述源极区域的表面形成至比所述基极区域深；栅极绝缘膜(7)，形成于该栅极沟槽的内壁面；栅极电极(8)，形成于所述栅极绝缘膜之上，
形成与所述源极区域及所述基极区域电连接的源极电极(9)，
在所述基板的背面侧形成漏极电极(11)，
在形成所述沟槽时，
使所述深层沟槽形成为条状的多个线状，使所述保护环沟槽形成为包围所述单元部的多个框形状的线状，使所述连接沟槽形成为条状的多个线状和包围所述单元部的多个框形状的线状中的至少一方，使相邻的所述保护环沟槽彼此的间隔越朝向所述单元部的外周越大，并且将相邻的所述保护环彼此的间隔中最大的间隔设为相邻的所述深层彼此的间隔以下。
9.一种碳化硅半导体装置的制造方法，所述半导体装置具有单元部和包围该单元部的外周的外周部，所述碳化硅半导体装置的制造方法包括：
准备第1导电型的基板(101)，
在所述基板的表面侧形成被设为杂质浓度比所述基板的杂质浓度低的第1导电型的漂移层(102)，
通过从所述漂移层的表面进行各向异性蚀刻来形成沟槽，该沟槽包括：单元部的深层沟槽(103a)；保护环部的保护环沟槽(104a)，该保护环部包围所述单元部的外周；以及连接部的连接沟槽(105a)，该连接部位于所述单元部和所述保护环部之间，
通过使第2导电型层外延生长，埋置所述深层沟槽、所述保护环沟槽及所述连接沟槽，
通过回蚀将所述第2导电型层中形成于所述漂移层上的部分去除，形成所述深层沟槽内的深层(103)、所述保护环沟槽内的保护环(104)及所述连接沟槽内的连接层(105)，
在所述单元部及所述连接部形成与所述漂移层和所述深层及所述连接层接触的肖特基电极(106)，
在所述基板的背面侧形成欧姆电极(107)，
在形成所述沟槽时，
使所述深层沟槽形成为条状的多个线状，使所述保护环沟槽及所述连接沟槽形成为包围所述单元部的多个框形状的线状，使相邻的所述保护环沟槽彼此的间隔越朝向所述单元部的外周越大，并且将相邻的所述保护环彼此的间隔中最大的间隔设为相邻的所述深层彼此的间隔以下。
CN201780041004.6A 2016-07-05 2017-06-29 碳化硅半导体装置及其制造方法 Active CN109417087B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016133675A JP6740759B2 (ja) 2016-07-05 2016-07-05 炭化珪素半導体装置およびその製造方法
JP2016-133675 2016-07-05
PCT/JP2017/023988 WO2018008527A1 (ja) 2016-07-05 2017-06-29 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN109417087A CN109417087A (zh) 2019-03-01
CN109417087B true CN109417087B (zh) 2021-07-23

Family

ID=60912146

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780041004.6A Active CN109417087B (zh) 2016-07-05 2017-06-29 碳化硅半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US10734515B2 (zh)
JP (1) JP6740759B2 (zh)
CN (1) CN109417087B (zh)
WO (1) WO2018008527A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6696329B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6696328B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6914624B2 (ja) 2016-07-05 2021-08-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6673174B2 (ja) 2016-12-12 2020-03-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6870546B2 (ja) * 2017-09-14 2021-05-12 株式会社デンソー 半導体装置およびその製造方法
JP2019057534A (ja) * 2017-09-19 2019-04-11 株式会社東芝 半導体装置及び制御システム
JP6946219B2 (ja) * 2018-03-23 2021-10-06 株式会社東芝 半導体装置
DE212019000104U1 (de) * 2018-08-07 2020-02-19 Rohm Co., Ltd. SiC-Halbleitervorrichtung
JP2022002290A (ja) * 2020-06-19 2022-01-06 国立研究開発法人産業技術総合研究所 半導体装置
JP2022106161A (ja) 2021-01-06 2022-07-19 国立研究開発法人産業技術総合研究所 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1445860A (zh) * 2002-03-18 2003-10-01 株式会社东芝 半导体器件及其制造方法
CN1950948A (zh) * 2004-05-12 2007-04-18 丰田自动车株式会社 绝缘栅半导体器件
WO2013021636A1 (ja) * 2011-08-10 2013-02-14 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2013046908A1 (ja) * 2011-09-28 2013-04-04 三菱電機株式会社 半導体装置
CN105489639A (zh) * 2016-01-13 2016-04-13 桑德斯微电子器件（南京）有限公司 一种渐变电场限制环高压快恢复二极管芯片及其生产工艺

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005023891B4 (de) * 2004-05-24 2009-08-27 DENSO CORPORATION, Kariya-shi Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2008010506A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP5691259B2 (ja) 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
JP6009731B2 (ja) * 2010-10-21 2016-10-19 富士電機株式会社 半導体装置
TWI407568B (zh) 2010-11-22 2013-09-01 Sinopower Semiconductor Inc 半導體元件
JP5512581B2 (ja) * 2011-03-24 2014-06-04 株式会社東芝 半導体装置
JP5812029B2 (ja) 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5751213B2 (ja) * 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6048317B2 (ja) 2013-06-05 2016-12-21 株式会社デンソー 炭化珪素半導体装置
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6696329B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6696328B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6914624B2 (ja) 2016-07-05 2021-08-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1445860A (zh) * 2002-03-18 2003-10-01 株式会社东芝 半导体器件及其制造方法
CN1950948A (zh) * 2004-05-12 2007-04-18 丰田自动车株式会社 绝缘栅半导体器件
WO2013021636A1 (ja) * 2011-08-10 2013-02-14 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2013046908A1 (ja) * 2011-09-28 2013-04-04 三菱電機株式会社 半導体装置
CN105489639A (zh) * 2016-01-13 2016-04-13 桑德斯微电子器件（南京）有限公司 一种渐变电场限制环高压快恢复二极管芯片及其生产工艺

Also Published As

Publication number Publication date
JP2018006630A (ja) 2018-01-11
US10734515B2 (en) 2020-08-04
WO2018008527A1 (ja) 2018-01-11
JP6740759B2 (ja) 2020-08-19
CN109417087A (zh) 2019-03-01
US20190386131A1 (en) 2019-12-19

Similar Documents

Publication Publication Date Title
CN109417087B (zh) 碳化硅半导体装置及其制造方法
US10720493B2 (en) Silicon carbide semiconductor device and manufacturing method therefor
US20220005928A1 (en) Silicon carbide semiconductor device, and manufacturing method of the same
US8421148B2 (en) Grid-UMOSFET with electric field shielding of gate oxide
CN109417090B (zh) 碳化硅半导体装置及其制造方法
JP6870546B2 (ja) 半導体装置およびその製造方法
CN109417089B (zh) 碳化硅半导体装置及其制造方法
CN108550618B (zh) 半导体装置
US10714611B2 (en) Silicon carbide semiconductor device
US20220059657A1 (en) Silicon carbide semiconductor device and method for manufacturing the same
JP2008091749A (ja) 半導体装置
JP2023035249A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant