TW591805B - Manufacturing method for compound semiconductor device - Google Patents

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TW591805B
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compound semiconductor
semiconductor device
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TW91110607A
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Tetsuro Asano
Mikito Sakakibara
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Sanyo Electric Co
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Description

591805 五、發明說明（1) 【發明所屬技術領域】 本發明係關於一種化合物半導體裝置之製造方法，特 別係有關一種採用GaAs基板的化合物半導體裝置之製造方 法。 【習知技術】 在行動電話等移動體用通信機器中，大多使用GHz帶 的微波，而在天線切換電路或傳送接收切換電路等方面， 則大多採用供切換該等高頻信號用的切換元件（例如日本 專利特開平9- 1 8 1 642號）。此元件因為處理高頻的緣故， 因此大多使用採用嫁、坤（GaAs)的場效電晶體（以下稱 「FET」），從而有將上述切換電路本身予以積體化的單晶 微波積體電路（Monolithic Microwave Integrated Circuit，MMIC)之開發。 第1 1圖（a)係表示GaAs FET的剖視圖。在無摻雜的 GaAs基板31之表面部分上，摻雜n型雜質以形成η型通道區 域32，並配置與η型通道區域32表面作蕭特基接觸 (Schottky Contact)的閘極33，在閘極33之二側配置與 GaAs表面作歐姆接觸的源極、汲極34, 35。此電晶體係利 用閘極33的電位，在正下方的η型通道區域32内形成耗盡 層，藉此控制源極3 4與汲極3 5間之通道電流者。 如第11圖（b)係表示採用GaAs FET之通稱SPDT(Single Pole Double Throw)的化合物半導體切換電路裝置的原理 之電路圖。 第一與第二FET1、FET2的源極（或汲極）係連接於共通
313690.ptd 第5頁 591805 五、發明說明（2) 輪入端子IN上，各FET1、FET2的閘極，透過電阻Rl、R2而 連接於第一與第二控制端子ctl —丨、ctl-2上，而各FET的 及極（或源極）則連接於第一與第二輸出端子〇UT1、〇UT2 上。、施加於第一與第二控制端子C1^ — 1、ctl —2上的信號係 屬於互補信號，施加有Η位準信號的FET呈0N，而將施加於 輸入端子IN上的信號，傳達至任一方的輸出端子上。電阻 R1、R2係為了防止高頻信號相對於作為交流接地的控制端 子C11 - 1、c 11 - 2之直流電位而經由閘極漏出之目的而設置 者。 ^ =合物半導體切換電路裝置的FET、焊墊（pad)及配 線之，仏方法，如第12圖至第20圖所示。 第12圖係表示在基板丨表面上形成通道層2。 .J句利用約1〇(^厚度的貫穿離子（through 1〇n)植入用氬化矽膜3覆蓋基板1整面。其次，對預定 道層2上面的夯Μ1^ 野預疋之通 ^ . 九Ρ層4施仃選擇性開窗的微影處理。麸德， 將此光阻層4作為遮罩，為了針 …、复 層，施行供應ρ-型雜質二：1預疋之通道層2選擇動作 植入。其及供應η型雜質的離子 在该Ρ-型區域5上之η型通道層2。 匕战5以及 在第13圖中，於美 形成源極區域6與汲極\域、接通道層2之二端而 ，前一步驟所用的光阻層4 源極區域6與汲極區域 于”、、傻重新對預定之 的微影處理。接著域以的先阻層8,施行選擇性開窗 接者，以此光阻層8為遮罩，對預定之源極
313690.ptd 第6頁 591805 五、發明說明（3) -- 區域6與汲極區域7，施行供應n型雜質的離子植入，而形 成η +型源極區域6與沒極區域7。 第14圖中，在源極區域6與汲極區域7上，附著作為第 一層電極的歐姆金屬層丨〇，並形成第一源極丨丨及第一汲極
對預定形成第一源極1 1與第一汲極丨2的部分，施行選 擇性開窗的微影處理。然後將預定之第一源極丨丨與第一汲 極12上的氮化矽膜3，利用CF4電漿而予以去除之後，再依 序真空蒸鍍層積作為歐姆金屬層10之三層。 然後’在去除光阻層1 3之後，利用浮離（i i f t 〇 f f )在源極 ，域6與汲極區域7上，殘留第一源極n與第一汲極12。接 著’利用合金化熱處理形成第一源極丨丨與源極區域6、及 第一汲極12與汲極區域7的歐姆接合。 第1 5圖係表示對預定之閘極丨6的部分施行選擇性開窗 的微影處理。 第1 6圖係將所露出的氮化矽膜3施行乾式蝕刻處理之 後’依序真空蒸鍍層積作為閘極金屬層之三 層。然後，去除光阻層1 4，並利用浮離（1 i f t 〇 f f )形成接 觸於通道層2上的閘極長0.5/zm之閘極16及第一焊墊電極 17 〇 在第17圖中，形成鈍化膜19之後，再形成第二源極與 沒極2 3，2 4、及配線層2 5。 形成閘極1 6之後，為保護閘極1 6週邊的通道層2，利 用由氮化矽膜所構成的鈍化膜19來覆蓋基板1表面。在此
313690.ptd 第7頁 591805 五、發明說明（4)
純化膜1 9上施打微影處理，俾對其與第一源極與汲極 U ’ 1 2接觸的部分’及與閘極1 6接觸的部分施行選擇性的 光阻開窗’並對此部份的鈍化膜1 9施行乾式蝕刻處理。炒 後，去除光阻層。 然後’形成第二源極及汲極23, 24以及配線層25。 步驟係對基板1整面重新施行微影處理，俾使第一源極 π、第一汲極1 2部分， 以及預定之配線層25上的鈍化膜i 2序予以覆蓋。❹’整面 二 曰積作為第三層電極之配線金屬層21的 成1盘繁一=層。由於直接以光阻層2〇作為遮罩，因而形 此二 極11、第一汲極12接觸的第二源極23、第二沒 極2 4，以及配線層2 5 由於配線金屬層2 1的其他部分附著 乂、阻層2 0上，因此去除光阻層2 〇並利用浮離去除其他部 刀而僅殘留第二源極2 3、第二汲極2 4及配線層2 5。另 夕、’由於其中一部分的配線部分採用此配線金屬層2 1而 成因此此配線部分的配線金屬層2 1當然會殘留。 形 在第1 8圖中，形成層間絕緣膜用的氮化膜2 6，並形 電鍍用電極2 7。 為了多層配線化，因此基板i表面係利用由氮化矽膜 所構成的層間絕緣膜2 6所覆蓋。對層間絕緣膜2 6上施行微 影處理’俾對其與第二源極與汲極23, 24接觸的部分，以 及與配線層25接觸的部分施行選擇性的光阻開窗，並對此 郤分的層間絕緣膜2 6施行乾式钕刻處理。然後再去除光阻 層0
313690.ptd 第8頁 591805 五、發明說明（5) 然後，形成電鍍用電極27。在整面上依序真空蒸鍍層 積作為電鑛用電極27的Ti/Pt/Au等三層。由於在第:源極 與汲極23, 24、及配線層25的預定部分設置有接觸孔，因 此電鍍用電極27可與該等接觸。 在第19圖中施行鍍金，形成第三源極及汲極28,29以 及供接合線（bonding wire)固著於其上之焊墊電極31。 此一步驟係對基板1施行微影處理，俾使預定之第三 源極2 8、第三汲極2 9及預定之焊墊電極3丨部分的電鍍用電 極27露出，而其他部分則利用光阻層3〇覆蓋之後，再施行 電解鍍金。此時光阻層30形成遮罩，僅露出電鍍用電極& 的部分附著有鍍金。亦即，形成與第二源極23、第二汲極 24接觸的第三源極28與第三汲極29以及供接合線固著於复 上之焊墊電極31。 在第20圖中，形成最終的焊墊電極31，並於豆上面 接接合線40。 ’、 此一步驟係去除光阻層3 〇之後，再去除整面上所露出 之不要的電鍍用電極27。除了經施行鍍金之第三源極28、 第三汲極29及焊墊電極31以外的電鍍用電極均屬不要部 分。若施行Ar電漿的離子研磨的話，未施行鍍金之部分的 電鍍用電極會被磨削，而露出層間絕緣膜2 6。鍍金部分雖 亦或多或少被磨削，但因為為2至3 # m左右的厚度，因此 不致造成問題。又，因為一部分的配線部分可用此鍍金而 形成，因此此配線部分的電鍍用電極2 7及鍍金當然可留 下。 …
313690.ptd 第9頁 591805 五、發明說明（6) ' -- 化合物半導體切換電路裝置係在完成前工序之後，便 移往執行組裝的後工序。對晶圓狀的半導體晶片施行a 切割處理，而分離出個別的半導體晶片，然後將此半^ 晶片固接於導線架（未圖示）之後，利用接合線4〇連接 1體晶片的焊墊電極31與預定的導腳（未圖示）。接合 採用金細線，並利用週知的球焊進行連接。然後I經轉移 模塑（transfer mold)而施行樹脂封褒。 【發明欲解決之課題】 依照上述化合物半導體裝置之製造方法，藉由 基板施行離子植入而形成通道層。再者，除此之 GaAs基板上設置由用以防止洩漏的埃 、 (eP1taxial)層，並使η型磊晶層成長。依昭此 由於將η型磊晶層利用作為通道層， ’、 仏方法 性的優點=τ的通道區域以外，為離子植入ΪΓ雜質 而形成絕緣化的區域。 、 將硼等植入於GaAs基板、或通道 緣化的區域（以下稱之為「絕緣化層 ' 猫日日層中而絕 性，若在此等區域上直接設置打線n乃屬料絕緣 的焊墊電極層的話，將仍然存在相鄰二Wlre bondlng)用 用。例如因絕緣度較弱而產生靜電摘亟間^電性相互作 而導致絕緣惡化等特性上的諸多問墩，或高頻信號洩漏 法中，係在配線層或焊墊電極層下费，，在習知製造方 但是，目為氮化膜較堅硬，因 蓋氮化膜。 部分產生龜裂。為抑制此種情形而採時的壓力而使焊墊 私取在氮化膜上的焊接
313690.ptd 591805 五、發明說明（Ό 電極上施行鍍金的對策’但是鍍金步驟除了增加步驟數之 外，亦增加成本。
此外’在習知化合物半導體裝置中，當接觸半絕緣性 G a A s基板或絕緣化層而形成焊塾或配線層之時，為確保絕 緣而在相鄰之圖案間設置2 〇 # m以上的間隔距離。此雖尚 缺乏理論上的支持，但就前面提到的半絕緣性GaAs基板或 絕緣化層為絕緣基板的觀點來看，其耐壓應為無限大。但 是當實際測定時’得知耐壓其實是有限的。因此在半絕緣 性GaAs基板或絕緣化層中延伸耗盡層，隨著對應高頻信號 的耗盡層距離之變化’當耗盡層到達相鄰之圖案時，將產 生面頻信號洩漏的現象。因此，焊墊電極層與配線層等係 配置成具有20//ιη以上的間隔距離。 “ 但疋’在上述化合物半導體裝置中，5個焊墊佔據了 半導體曰曰片近半部分，成為無法縮小晶片尺寸的主要原因
現今亦著眼於提昇矽半導體晶片的性能，並提高在高 ::矛」用的可能性。以往’碎晶片難以利用於高頻帶，而 用賈之化合物半導體“，但若提高石夕半導體之可利 去力体°舌晶圓單價較高的化合物半導體晶片將當然會失 必纨‘格t :競爭力。㈤此縮小晶片尺寸並壓抑成本乃屬 “、、性’晶片尺寸的縮小亦無法避免。 【解決課題之手段】
五、發明說明（8) 下面的氮化膜， 響，旅於焊墊電 使用之閘極金屬 電極、配線電極 墊構造，且不欵 亦即，具備 一導電型蠢晶層 炎設置鄰接該通 道區域，同時在 衫成高濃度區域 珍域之外，整面 该域上，附著作 游極與第一汲極 >，附著作為第 /焊墊電極及配 及上述第一焊墊 廣，而形成第二 0及在上述第二 【發明之實施形 以下，針對 進行說明。 本發明係由 詹41與一導電型 变}蠢晶層42而形 並抑制 杨下 下方 的間隔 増加製 有以下 ’利用 道層的 預定之 的步驟 形成絕 為第~ 的步驟 二層電 線層的 電極上 源極、 焊墊電 態】 本發明 下述步 蟲晶層 成的通 敦 受打 置高 置高 5巨離 造配 步騍 上述 源、極 •’除 緣化 層電 ;在 極的 步驟 ，附 第二 極上 線接合時之 破度區域， 》畏度區域， ’俾實現可 線電極構造 ··在GaAs基 一導電型磊 與汲極區域 區域下方與 了上述通道 層的步驟； 極的歐姆金 上述通道層 閘極金屬層 :在上述第 者作為第三 汲極及第二 壓接焊接線 壓力所造成的影 且藉由在當作配線 而縮小鄰接之焊塾 縮小晶片尺寸的焊 的步驟數。 板上層積緩衝層與 晶層形成通道層， ，而形成FET的通 預定之配線層下方 區域與上述高濃度 在上述源極及汲極 屬層，而形成第一 與上述高濃度區域 ’而形成閘極、第 一源極、第一汲極 層電極 焊墊電 的步驟 的焊墊金屬 極的步驟； 之實施形態，參照第1圖至第丨〇圖 驟構 42， 道層 成·在GaAs基板51上層積緩衝 並設置鄰接於利用上述一導電 52之源極與汲極區域56, 57，
591805 五、發明說明（9)
而形成FET的通道區域44，同時在預定之焊墊區域下方與 預定之配線層下方，形成高濃度區域60, 61的步驟；除了 上述通道區域44與上述高濃度區域60, 61之外，整面形成 絕緣化層4 5的步驟；在上述源極及汲極區域5 6，5 7上，附 著作為第一層電極的歐姆金屬層64，並形成第一源極與第 一汲極65, 66的步驟；在上述通道層52與上述高濃度區域 60, 61上，附著作為第二層電極的閘極金屬層68，並形成 閘極69、第一焊墊電極70及配線層62的步驟；在上述第一 源極與第一汲極6 5，6 6及上述第一焊墊電極7 0上，附著作 為第三層電極的焊墊金屬層74，並形成第二源極與第二汲 極75, 76及第二焊墊電極77的步驟；以及在上述第二焊墊 電極77上壓接接合線80的步驟。 本發明之第一步驟係如第1圖所示，在無摻雜的GaAs 基板51上層積緩衝層41與一導電型磊晶層42，並設置鄰接 於利用一導電型磊晶層42而形成的通道層52之源極與汲極 區域56, 57，而形成FET的通道區域44，同時在預定之焊墊 區域下方與預定之配線層下方，形成高濃度區域60, 61。
本步驟係構成本發明第一特徵的步驟。換句話說，如 第1圖（a)所示，在由GaAs等所形成之無掺雜之化合物半導 體基板5 1上，設置6 0 0 0 A程度之用以抑制洩漏的緩衝層 41。此緩衝層41係無換雜或導入雜質的蠢晶層。在其上面 使η型磊晶層42(2x 1017cnr3、1100A )成長。然後，利用厚 度約100A至200A的貫穿離子植入用氮化矽臈53將整面予 以覆蓋。
313690.ptd 第13頁 591805 五、發明說明（ίο) 於整面上設置光阻層54，並對預定之源極區域56、汲 極區域57、及預定之配線層62與焊墊區域7〇上面的光阻層 5 4施行選擇性開窗的微影處理。接著，以此光阻層54為遮 罩，對預定之源極區域56、汲極區域57、及預定之配線層 62與焊塾電極70下方的η型蠢晶層42表面，執行供應n型雜 質（29Si+)的離子植入。藉此形成n +型之源極區域56與汲極 £域57 ’同時在預定之焊塾電極區域70與配線層β2下方的 η型磊晶層42表面上，形成高濃度區域60, 61。 源極區域56與沒極區域57係鄰接於利用η型蠢晶層42 而形成的通道層52而設置。在第1圖中，雖僅顯示1組的源 極、汲極區域56, 57、及通道層52，但是實際上源極區域 56或汲極區域57為共通且複數鄰接而形成FET的通道區域 44 〇 當將η型磊晶層42利用作為通道層52時，相較於藉由 離子植入而形成FET通道層的情況，具有頗大的優點。 亦即，藉由離子植入而形成通道層時，通道層中的雜 質濃度之分布將形成山形，而使η型蠢晶層成長的話，通 道層的濃度將呈均勻。例如同一夾斷（pinch of f)電壓、 同一閘極寬度的話，具有由η型磊晶層所構成的通道層之 FET’其idss會增加。此外，同一 Idss、同一閘極寬度的 話’具有由η型磊晶層所構成通道層的FET，可降低夾斷電 壓。例如在使用於切換電路的FET中，其最大線性輸入功 率係在送訊端（ON端）FET中，Idss越大的話功率越大，而 在收訊端（OFF端）FET中，夾斷電壓越小的話，將形成可承
591805 五、發明說明（11) 受較大功率的FET。 換句話說’與其利用離子植入而形成，不如利用η型 磊晶層形成通道層，如此使用於切換電路中的FET，可使 最大線性輸入功率增加。 ’ 再者，若同一夾斷電壓、同一 IdSS的話，因為閘極寬 度可變小’因此可減低寄生電容，並抑制高頻作 漏，可提升絕緣性。 η ^ % /¾ 再者，並不僅限於切換用途，即使例如使用於放大器 中的FET，夾斷電壓較小者亦具有放大特性較佳的優點。σ 此處較重要者乃高濃度區域6〇，6丨係以突箱^ 焊墊電極70與配線層62的方式，去除光阻層54。 利用後序步驟所形成的焊墊電極7〇與配線層6 :， 大於該等區域的高濃度區域η。 y 因為基板表面屬於η型蠢晶a ，u 44盥立他F祕八雜％队\ 因此必須將通道區域 於後；刀： 道區域“以外的基板表面則 ΓΛ日Λ 緣化層45°此絕緣化層45因為屬於在 ::電曰曰Λ Λ子植入蝴等雜質的愚晶層，因此並非屬於 Ϊ;柽、f ί 耐壓有限。即，若在其上面直接設置焊 線層的話’隨著對應高頻信號的耗盡層距離之 锢二耗盡層到達鄰接之電極或配線層_，可能在此產 生网頻“號的洩漏。 許¥但疋丄若在焊墊電極70與配線層62下方的Ga As表面上 ^ n +型鬲濃度區域6〇,61的話，雜質濃度將變高（離子種 9SP ’濃度！至5χ丨〇8cm-3)。藉此，由於配線層62及焊
313690.ptd 第15頁 Η 5918〇5 五、發明說明（12) 塾電極7 0會與絕緣化層4 5分離，且耗盡層並未延伸至絕緣 化層4 5，因此相鄰之焊墊電極7 0、配線層6 2可設置成將相 1間的間隔距離大幅接近的狀態。 具體而言’若將間隔距離設定為4 # m的話，則可充分 地確保2 0 d B以上的絕緣。此外，即使在電磁場模擬中，若 設置4/zin左右之間隔距離的話，在2.4GHz下，亦可獲得 4 〇 d B左右的絕緣。 、亦即’在焊塾電極70與配線層62下，藉由以超出該等 區域的方式設置高濃度區域6 〇，6丨，由於可充分確保絕
緣，因此可去除以往為安全起見而設置的氮化膜。 若不需要氮化膜的話，由於在打線接合之壓接時，不 屬考量氮化膜的龜裂，因此可省去習知所必要的鍍金步 雜三鍛金步驟因屬於步驟數較多且亦較耗成本的步驟，因 此右可省略此步驟的話，將有助於製造步驟的簡化及成本 之削減。 再者’相鄰之焊墊電極70或配線層62的間隔距離即偾 v m ’亦可充分確保20dBm的絕緣。例如在5個焊卷 佔據半導體晶H ^ 卞守瓶曰曰片近半的化合物半導體裝置中，可將晶片尺 寸大幅縮小，^ 並可實現低價格化的化合物半導體裝置。 】石，外’如第1圖（b)所示，在作為FET部的通道層52之0 μ aa層表面上’亦可層積約1 0 00 A左右的無摻雜磊晶層 43。如後所謀；+、 w π斤迷’當利用閘極形成步驟埋藏閘極時，藉由 ^閑極埋入至無摻雜磊晶層4 3之下端附近，可形成經抑制 間極。其中，無摻雜磊晶層43可為GaAs，亦可
591805 五、發明說明（13) 為 I nGaP 〇 本發明之第二步驟係如第2圖所示，在除了上述通道 區域44與上述高濃度區域60, 61之外的整面上，形成絕緣 化層45。 如上所述，由於在η型蠢晶層42上選擇地設置n +型南 濃度區域，而設置通道區域44及高濃度區域60, 61，因此 必須將該等分離。亦即，在整面上設置新的光阻層5 8，並 對FET的通道區域44與配線層下方、焊墊電極下方之高濃 度區域60, 61上方的光阻層58，施行選擇性開窗的微影處 理。接著，以此光阻層58為遮罩，以摻雜量lx 1 013cnr2、 加速電壓lOOKeV程度，對GaAs表面施行雜質（B +或H + )的離 子植入。然後，去除光阻層5 8而執行活性化退火處理。藉 此，源極與汲極區域5 6，5 7、及高濃度區域6 0，6 1會被活性 化，而形成將通道區域44與高濃度區域60, 61分離的絕緣 化層45。如前所述，此絕緣化層45並非電性絕緣層，而是 經離子植入雜質的蠢晶層。 本發明之第三步驟如第3圖所示，在上述源極區域56 與沒極區域57上，附著作為第一層電極的歐姆金屬層64, 而形成第一源極65與第一汲極66。 首先，對預定形成第一源極6 5與第一汲極6 6的部分， 施行選擇性開窗的微影處理。將在預定之第一源極6 5與第 一没極66上的氮化矽膜53，利用CF4電漿予以去除之後， 再依序真空蒸鍍層積作為歐姆金屬層等三 層。然後’在去除光阻層6 3之後，利用浮離（1 i f t 〇 f f )殘
313690.ptd 第17頁 591805 五、發明說明（14) " " 留接觸於源極區域56與汲極區域57之第一源極65與第一汲 極66。接著，利用合金化熱處理形成第一源極“與源極區 域56、及第一汲極66與汲極區域57的歐姆接合。 本發明之第四步驟如第4圖至第6圖所示，在上述通道 層52與上述尚濃度區域6〇, 61上，附著作為第二層電極的 閘極金屬層68，而形成閘極6g、第一焊墊電極及配線層 62 ^ 本步驟係本發明之第二特徵的步驟。第一實施例為首 先如第4圖所示，對預定形成閘極69、焊塾電極7〇及配線 層62的部分，施行選擇性開窗的微影處理。對從預定形成 閘極69、焊墊電極70及配線層62的部分露出的氮化矽膜53 施行乾式蝕刻處理，而露出預定之閘極6 9部分的通道層 52，並使預定之配線層62與預定之焊墊電極70部分的 露出。 將預定之閘極6 9部分的開口部設定為〇 · 5 // m，即可形 成細微化的閘極6 9。如在第一步驟中所述，藉由設置高# 度區域6 0，6 1而可去除以往用以確保絕緣所需的氮化膜， 因此不致產生因打線接合之壓接時的衝擊而造成氮化膜與 基板龜裂的現象。 在第5圖中，於通道層52與所露出的GaAs上，附著作 為第二層電極的閘極金屬層6 8，並形成閘極6 9、配線層6 2 及第一焊墊電極70。 換句話說，在GaAs上依序真空蒸鍍層積作為第二層電 極之閘極金屬層68的Ti/Pt/Au等三層。然後，去除光卩且層
313690.ptd 第18頁 591805 五、發明說明（15) 6 7，並利用浮離（1 i f t 〇 f f )形成接觸於通道層5 2上的閘極 長度之閘極69、第一焊塾電極70及配線層62。 再者，本步驟的第二實施形態係如第6圖所示，將間 極6 9的其中一部分埋入於通道層52中。在此情況下，依序 真空蒸鍍層積作為閘極金屬層68的Pt/Ti/Pt/Au等四層。 然後，藉由浮離（lift off)形成閘極69、第一焊墊電極7〇 及配線層62之後，施行埋入Pt的熱處理。藉此如第6圖（a) 所示，閘極69會在與GaAs保持蕭特基接合的狀態下，部分 埋設於通道層52中。在此，此時通道層52之深度，在第一 步驟進行η型磊晶層4 2之層積時，考量此閘極6 9的埋入部 分，依可獲得所希望之FET特性的方式形成較深之深度。 通道層52表面（例如從表面起500Α至1000Α程度）會 產生自然耗盡層’且在結晶不均勻區域等造成電流不流 通，而無法構成有效的通道。藉由將閘極69的其中一部分 埋設於通道層5 2中，閘極6 9正下方的電流所流通之部分， 將從通道層52表面下降。由於通道層52係以獲得預先所希 望的FΕΤ特性之方式，考量閘極6 9的埋設部分而形成較深 之深度’因此可有效地作為通道來利用。具體而言，具有 大幅改善電流密度、通道電阻、高頻失真特性的優點。 再者，如本發明第一步驟中所述，係如第6圖（b)所 示，亦可在η型磊晶層42上層積GaAs或InGaP的無摻雜蠢晶 層43。實際上作為FET而動作的部分由於屬於閘極69與通 道層5 2所接觸的部分，因此當埋設閘極6 9時，其侧壁將形 成寄生電谷之增加部分。因此藉由没置無換雜蠢晶層43曰
313690-Ptd 第19頁 591805 五、發明說明（16) ~~--- 將閘極6 9埋設至jl下端附折，7知 、 /、卜細W近 了抑制閘極6 9側壁的寄生電 谷’並可更加發揮埋設閘極β g的效果。 不娜何種情況，因為均可去除焊墊電極7〇與配線層62 下的氮化膜’故不致產生龜裂。料，以往雖必須防止靜 電破壞或為確保絕緣，但是藉由在焊墊電極7〇下方及配線 層62下方設置高濃度區域6〇61，即可抑制耗盡層的擴 展，並可確保預定的絕緣。
如此，若不需要氮化膜的話，由於不再需要用以抑制 其龜裂而設置的鍍金步驟，因此可大幅削減成本，並簡化 製造步驟。 本發明之第五步驟係如第7圖與第8圖所示，在上述第 一源極65、第一及極ββ、及上述第一焊塾電極7Q上，附著 作為第三層電極的焊墊金屬層74，以形成第二源極與第二 汲極75, 76及第二焊墊電極77。 在第7圖中’於第一源極65、第一没極66及第一焊塾 電極70上面的鈍化膜72上形成接觸孔。
在形成閘極69、配線層62及第一焊塾電極70之後，為 了保護閘極6 9週邊的通道層5 2，因此基板5 1表面係利用由 氮化矽膜所構成的鈍化膜7 2所覆蓋。在此鈍化膜7 2上施行 微影處理，俾對與第一源極65、第一汲極66及第一焊墊電 極7 0接觸的部分，施行選擇性的光阻開窗，並將此部份的 鈍化膜7 2施行乾式蝕刻處理。然後，去除光阻層7 1。 在第8圖中，於第一源極65、第一汲極66、及第一焊 墊電極70上面附著作為第三層電極的焊墊金屬層74，以形
591805 五、發明說明（17) 成第二源極75、第二汲極76及第二焊墊電極77。 對基板51整面重新塗布光阻層73並施行微影處理，以 對預定形成第二源極75、第二汲極76及第二焊墊電極77上 面的光阻，施行選擇性開窗的微影處理。接著，依序真空 蒸鍍層積作為第三層電極之焊墊金屬層74等三 層，以形成與第一源極65、第一汲極66及第一焊墊電極7〇 接觸的第二源極75、第二汲極76及第二焊墊電極了了。由於 焊墊金屬層74的其他部分係附著於光阻層73上，因此去除 光阻層73並利用洋離去除其他部分，而僅殘留第二源極 75、第二汲極76及第二焊墊電極77。另外，由於苴中一部 分的配線部分係採用此焊墊金屬層74而形成，因^此配線 部分的焊墊金屬層74當然會殘留。 本發明之第六步驟係如第9圖所示，在上述第二焊墊 電極77上壓接接合線80。第9圖（&)係表示本發明之第一實 施形態的情況，而第9圖（b )、（ c )係表示本發明之第二實 施形態的情況。 在本步驟中’如前所述，藉由高濃度區域60, 61而可 去除第一焊塾電極70與第二焊塾電極77下方的氣化膜，因 此可防止打線接合壓接時產生龜裂現象。 化合物半導體切換電路裝置係在完成前工序之後，移 彺執灯組裝的後工序。對晶圓狀的半導體晶片施行晶片切 割處理，而分離出個別的半導體晶片，然後將此半導體晶 片固接於導線架（未圖不）之後，利用焊接線8〇連接半導體 晶片的第二焊墊電極77與預定導腳（未圖示）。接合線8〇係
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第21頁 591805 五、發明說明（18) 採用金細線，並利用週知的球焊進行連接。然後’經轉移 模塑後而施行樹脂封裝。 此外，高濃度區域係如第1 0圖（a )、（ b )所示’亦可利 用微影處理而對光阻施行選擇性的開窗處理’並設計成其 中一部分突出於預定之配線層62的周端部下方’及預定之 焊墊電極70的周端部下方。在此情況下，雖焊墊電極70與 配線層6 2正下方形成絕緣化層4 5，但是可防止藉由高濃度 區域60, 61而施加於焊墊的高頻信號，透過絕緣化層45傳 達至配線層6 2。
第1 0圖（c )中係表示高濃度區域6 0，6 1的配置例。高濃 度區域60, 61亦可設計為包圍焊墊電極70與配線層62之周 圍的方式，亦可設計為如第10圖（c)所示之方式。亦即， 焊墊電極70 a係除了上邊之外，其餘三邊均設有高濃度區 域60，而焊墊電極70b係除了 GaAs基板的角落部分之外， 沿著變化的五角形的四邊設置呈C字狀的高濃度區域6 0。 未設置高濃度區域60的部分均屬於朝向GaAs基板的周端的 部分’即使耗盡層擴展，相鄰之焊墊與配線間仍具有充分 的間隔距離，不致產生洩漏的問題。
再者’高濃度區域6 1係選擇性地設置於靠近焊墊電極 70a、70b端的配線層62下方。 該等配置例僅係其中一例，只要具有可防止施加於焊 塾電極70上的高頻信號，透過絕緣化層45傳達至配線層62 之作用即可。又’在第1〇圖中雖省略其圖示，但亦可如本 發明第二實施形態般，將閘極6 9埋設於通道層5 2表面中。
591805 五、發明說明（19) 【發明之效果】 如以上所詳述，依照本發明的話可獲得以下的效果。 第一、藉由在基板中設置之高濃度區域，焊墊電極及 配線層可與基板或絕緣化層之間形成分離狀態，因此可去 除以往用以確保絕緣而設置的氮化膜。若不需要氮化膜的 話，即可省去用以防止打線接合時氮化膜龜裂的鍍金步 驟。由於鍍金步驟的步驟數較多，且成本亦較高，因此若 省去此步驟的話，即可達成低成本且流程簡化的化合物半 導體裝置之製造方法。 第二，藉由高濃度區域，可將絕緣化層分離，且可防 止絕緣破壞與干涉，因此可大幅縮小相鄰之間隔距離。具 體而言，在確保20dBm絕緣的情況下，可靠近配置至4 // m，而有助於晶片尺寸的縮小。亦即，可製造低成本且高 品質的化合物半導體裝置。 第三，閘極金屬層係採用Pt/Ti/Au，藉由熱處理而將 閘極的一部分埋設於通道區域中，可使閘極正下方的電流 所流通之部分，從通道區域表面處下降。通道表面係屬於 因自然耗盡層而無法有效當作通道的區域，藉由埋設閘極 即可有效活用通道，因此可提供大幅改善電流密度、通道 電阻與高頻失真特性的化合物半導體裝置之製造方法。 第四、藉由利用η型磊晶層形成FET的通道層，可減小 I d s s之增加與降低夾斷電壓。藉此，例如使用於切換電路 中的FET，可藉由最大線性輸出功率的增加、與閘極寬度 之縮小而提昇絕緣。另外，不限於切換用途，即使在使用
313690.ptd 第23頁 591805 五、發明說明（20) 於放大器的情況下，只要能降低夾斷電壓的話，即可提升 放大器特性。 第五、藉由將通道層之埋設有閘極的部分設定為由無 掺雜磊晶層的二段式磊晶層所構成之通道層，當埋設有閘 極之情況時，可抑制在側面產生之寄生電容。亦即，可提 供一種能提升FET之特性的化合物半導體裝置之製造方 法0
313690.ptd 第24頁 591805 圖式簡單說明 【圖式簡單說明】 第1圖（a)及（b )係用以說明本發明的剖視圖。 第2圖係用以說明本發明的剖視圖。 第3圖係用以說明本發明的剖視圖。 第4圖係用以說明本發明的剖視圖。 第5圖係用以說明本發明的剖視圖。 第6圖（a)及（b )係用以說明本發明的剖視圖。 第7圖係用以說明本發明的剖視圖。 第8圖係用以說明本發明的剖視圖。 第9圖（a)至（c )係用以說明本發明的剖視圖。 第1 0圖係用以說明本發明的（a )剖視圖，（b )剖視圖， (c )俯視圖。 第1 1圖係用以說明習知例的（a)剖視圖，（b)電路圖。 第1 2圖係用以說明習知例的剖視圖。 第1 3圖係用以說明習知例的剖視圖。 第1 4圖係用以說明習知例的剖視圖。 第1 5圖係用以說明習知例的剖視圖。 第1 6圖係用以說明習知例的剖視圖。 第1 7圖係用以說明習知例的剖視圖。 第1 8圖係用以說明習知例的剖視圖。 第1 9圖係用以說明習知例的剖視圖。 第2 0圖係用以說明習知例的剖視圖。 【元件符號說明】 1、51 基板 2 η型通道層
313690.ptd 第25頁 591805 圖式簡單說明 3、 53 氮 化 矽 膜 4、 8^13 14 > 20 > 30 54、 58 > 63 > 67 Λ 71 73光阻層 5 > 55 P- 型 區 域 6、 56 源 極 區 域 Ί、 57 汲 極 區 域 10 、64 歐 姆 金 屬 層 11 '65 第 一一 源 極 12 >66 第 一一 汲 極 16 > 33 > 69 閘 極 17 第- -焊 墊 電 極 18 '68、 74 閘 極金屬 層 19 > 72 鈍 化 膜 21 配線 金 屬 層 23 > 24 第 二 源 極 與 沒極 25 >62 配 線 層 26 氮化膜 27 電鍍 用 電 極 28 '29 第 二 源 極 與 沒極 31 、70 ' 70 a ’ .70b 焊 墊 電極 32 η型通道區域 34 源 極 35 汲 極 40、 80 接 合線 41 緩 衝 層 42 η型蟲晶層 43 無 掺 雜 晶 層 44 通 道 區 域 45 絕 緣 化 層 52 通 道 層 60 ^ 61 高 濃 度 區 域 75 第 二 源 極 76 第 二 汲 極 77 第 二 焊 墊電 極 Ct 1- 1 第 _1一 控 制 端 子 Ct 1- 2 第 —— 控钿 端 子 IN 輸 入 端 子 OUT1 第 _ — 輸出 端 子 OUT2 第 二 輸 出 端 子 R1、 R2 電 阻
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Claims (1)

  1. 59180^2 2丄工 I 年以； 'U 1 紐91110607_%年：L月^曰 修正_ 六、申請專利範圍 1 . 一種化合物半導體裝置的製造方法，係具備有： 在一導電型之磊晶層上附著用以形成閘極之閘極 金屬層的步驟之前，在預定之焊墊區域下方的磊晶層 表面上形成'一導電型南濃度區域的步驟， 形成鄰接前述高濃度區域之絕緣化層的步驟； 在前述附著閘極金屬層的步驟中，亦在前述高濃 度區域上附著前述閘極金屬層，而形成第一焊墊電極 的步驟； 在前述第一焊墊電極上附著焊塾金屬層’而形成 第二焊墊電極的步驟；以及 在前述第二焊墊電極上壓接接合線的步驟。 2. —種化合物半導體裝置的製造方法，係具備有： 在一導電型之磊晶層上附著用以形成閘極之閘極 金屬層的步驟之前，在預定之焊墊區域下方與預定之 配線層下方的蠢晶層表面上形成一導電型南》農度區域 的步驟； 在相鄰的前述高濃度區域之間形成絕緣化層的步 驟·’ 在前述附著閘極金屬層的步驟中，亦在前述高濃 度區域上附著前述閘極金屬層，而形成第一焊墊電極 與配線層的步驟； 在前述第一焊墊電極上附著焊墊金屬層，而形成 第二焊墊電極的步驟；以及 在前述第二焊墊電極上壓接接合線的步驟。
    313690(修正版）.ptc 第27頁 591805 _案號91110607_^年之月2曰 修正_ 六、申請專利範圍 3. —種化合物半導體裝置的製造方法，係具備有： 在G a A s基板上層積緩衝層與一導電型磊晶層，並 設置鄰接於利用前述一導電型磊晶層而形成之通道層 的源極與汲極區域，俾形成FET的通道區域，同時在預 定之焊墊區域下方形成高濃度區域的步驟； 除了前述通道區域與前述高濃度區域之外，於整 面形成絕緣化層的步驟； 在前述源極及汲極區域上，附著作為第一層電極 的歐姆金屬層，而形成第一源極與第一汲極的步驟； 在前述通道層與前述高濃度區域上附著作為第二 層電極的閘極金屬層，而形成閘極與第一焊墊電極的 步驟； 在前述第一源極、第一汲極及前述第一焊墊電極 上，附著作為第三層電極的焊墊金屬層，而形成第二 源極、第二汲極及第二焊墊電極的步驟；以及 在前述第二焊墊電極上壓接接合線的步驟。 4. 一種化合物半導體裝置的製造方法，係具備有： 在GaAs基板上層積緩衝層與一導電型蠢晶層，並 設置鄰接於利用前述一導電型磊晶層而形成之通道層 的源極與汲極區域，俾形成FET的通道區域，同時在預 定之焊墊區域下方及預定之配線層下方形成高濃度區 域的步驟； 除了前述該通道區域與前述高濃度區域之外，於 整面形成絕緣化層的步驟；
    313690(修正版）.ptc 第28頁 591805 _案號91110607_屯年2月 2日 修正_ 六、申請專利範圍 在前述源極及汲極區域上，附著作為第一層電極 的歐姆金屬層，而形成第一源極與第一汲極的步驟； 在前述通道層與前述高濃度區域上附著作為第二 層電極的閘極金屬層，而形成閘極、第一焊墊電極及 配線層的步驟； 在前述第一源極、第一沒極及前述第一焊塾電極 上，附著作為第三層電極的焊墊金屬層，而形成第二 源極、第二汲極及第二焊墊電極的步驟；以及 在前述第二焊墊電極上壓接接合線的步驟。 5. 如申請專利範圍第3項或第4項之化合物半導體裝置的 製造方法，其中，前述緩衝層係藉由蠢晶成長而形 成。 6. 如申請專利範圍第1項或第3項之化合物半導體裝置的 製造方法，其中，前述高濃度區域係設置成超出前述 焊墊電極的狀態。 7. 如申請專利範圍第2項或第4項之化合物半導體裝置的 製造方法，其中，前述高濃度區域係設置成超出前述 焊塾電極與前述配線層的狀態。 8. 如申請專利範圍第1項或第3項之化合物半導體裝置的 製造方法，其中，前述高濃度區域係設置在前述焊墊 電極周端部下方，且其一部分超出前述焊墊電極。 9. 如申請專利範圍第2項或第4項之化合物半導體裝置的 製造方法，其中，前述高濃度區域係設置在前述焊墊 電極周端部與前述配線層周端部的下方，且其一部分
    31369(3(修正版）.ptc 第29頁 591805 _案號91110607_%年 > 月么日 修正_ 六、申請專利範圍 超出前述焊墊電極與前述配線層。 1 0 .如申請專利範圍第1項至第4項中任一項之化合物半導 體裝置的製造方法，其中，前述絕緣化層係藉由離子 植入而設置。 1 1.如申請專利範圍第1項至第4項中任一項之化合物半導 體裝置的製造方法，其中具備有··在蒸鍍最下層為鉑 (P t)之金屬多層膜而形成前述閘極金屬膜後，經熱處 理而使前述閘極的一部分埋入前述一導電型蟲晶層表 面的步驟。 1 2.如申請專利範圍第1 1項之化合物半導體裝置的製造方 法，其中，在前述一導電型蠢晶層表面上層積無摻雜 蠢晶層，而使前述閘極埋入至前述無摻雜蠢晶層下端 附近。 1 3 .如申請專利範圍第1 2項之化合物半導體裝置的製造方 法，其中，前述無摻雜磊晶層係由InGaP所形成。 1 4 .如申請專利範圍第1項至第4項中任一項之化合物半導 體裝置的製造方法，其中，前述高濃度區域係藉由離 子植入而設置。
    313690(修正版）.ptc 第30頁
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