JPH0745695A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0745695A JPH0745695A JP15860193A JP15860193A JPH0745695A JP H0745695 A JPH0745695 A JP H0745695A JP 15860193 A JP15860193 A JP 15860193A JP 15860193 A JP15860193 A JP 15860193A JP H0745695 A JPH0745695 A JP H0745695A
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- JP
- Japan
- Prior art keywords
- layer
- type
- compound semiconductor
- type gaas
- electrode
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- Pending
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Abstract
(57)【要約】
【目的】より簡素化された工程で製造可能で、バックゲ
ート効果を抑制できる電界効果トランジスタを提供する
こと。 【構成】Ｐ型化合物半導体基板の主表面上に形成される
Ｐ-型化合物半導体層と、Ｐ-型化合物半導体層上に形成
されるＮ型化合物半導体層と、Ｎ型化合物半導体層上に
形成されるソース電極及びドレイン電極と、ソース電極
とドレイン電極の間のＮ型化合物半導体層に接触してシ
ョットキー障壁を形成するゲート電極と、Ｐ型化合物半
導体基板の裏面に形成され、Ｐ型化合物半導体基板に電
位を与えるガード電極と、を有することを特徴とする。
ート効果を抑制できる電界効果トランジスタを提供する
こと。 【構成】Ｐ型化合物半導体基板の主表面上に形成される
Ｐ-型化合物半導体層と、Ｐ-型化合物半導体層上に形成
されるＮ型化合物半導体層と、Ｎ型化合物半導体層上に
形成されるソース電極及びドレイン電極と、ソース電極
とドレイン電極の間のＮ型化合物半導体層に接触してシ
ョットキー障壁を形成するゲート電極と、Ｐ型化合物半
導体基板の裏面に形成され、Ｐ型化合物半導体基板に電
位を与えるガード電極と、を有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
メタルセミコンダクタ型の電界効果トランジスタ（ＭＥ
ＳＦＥＴ）に係わり、特にその素子構造の改善に関する
ものである。
メタルセミコンダクタ型の電界効果トランジスタ（ＭＥ
ＳＦＥＴ）に係わり、特にその素子構造の改善に関する
ものである。
【０００２】
【従来の技術】本願出願人は、特願平３−３０４８８８
において、例えば温度変化や光照射によってドレイン電
流が変動する、等のバックゲート効果を抑制する技術を
提案しているが、この技術を用いたＭＥＳＦＥＴの一例
を従来例として、以下、図２に示し説明する。
において、例えば温度変化や光照射によってドレイン電
流が変動する、等のバックゲート効果を抑制する技術を
提案しているが、この技術を用いたＭＥＳＦＥＴの一例
を従来例として、以下、図２に示し説明する。
【０００３】図２は従来のＭＥＳＦＥＴの縦断面図であ
る。図２において、ＭＥＳＦＥＴは、半絶縁性ＧａＡｓ
基板１１と、ガード層としてのＰ-型ＧａＡｓ層２０
と、このＰ-型ＧａＡｓ層２０の取り出し層としてのＰ +
型ＧａＡｓ層２１と、動作層としてのＮ型ＧａＡｓ層３
０と、ガード層の取り出し電極としてのガード電極８１
と、ノンアロイオーミック接触層としてのＮ+型ＩｎＧ
ａＡｓ層４０と、オーミック電極としてのソース電極５
０及びドレイン電極６０と、ショットキー障壁としての
ゲート電極７０とで構成されている。
る。図２において、ＭＥＳＦＥＴは、半絶縁性ＧａＡｓ
基板１１と、ガード層としてのＰ-型ＧａＡｓ層２０
と、このＰ-型ＧａＡｓ層２０の取り出し層としてのＰ +
型ＧａＡｓ層２１と、動作層としてのＮ型ＧａＡｓ層３
０と、ガード層の取り出し電極としてのガード電極８１
と、ノンアロイオーミック接触層としてのＮ+型ＩｎＧ
ａＡｓ層４０と、オーミック電極としてのソース電極５
０及びドレイン電極６０と、ショットキー障壁としての
ゲート電極７０とで構成されている。
【０００４】Ｐ+型ＧａＡｓ層２１、Ｐ-型ＧａＡｓ層２
０、Ｎ型ＧａＡｓ層３０、Ｎ+型ＩｎＧａＡｓ層４０
は、半絶縁性ＧａＡｓ基板１１上に順次積層され、例え
ばＡｕＧｅ／ＷＳｉ／Ａｕからなるソース電極５０及び
ドレイン電極６０はＮ+型ＩｎＧａＡｓ層４０上に形成
され、Ｎ型ＧａＡｓ層３０に対してオーミック性を有し
ている。
０、Ｎ型ＧａＡｓ層３０、Ｎ+型ＩｎＧａＡｓ層４０
は、半絶縁性ＧａＡｓ基板１１上に順次積層され、例え
ばＡｕＧｅ／ＷＳｉ／Ａｕからなるソース電極５０及び
ドレイン電極６０はＮ+型ＩｎＧａＡｓ層４０上に形成
され、Ｎ型ＧａＡｓ層３０に対してオーミック性を有し
ている。
【０００５】また、第一溝部４１がソース電極５０とド
レイン電極６０の間のＮ+型ＩｎＧａＡｓ層４０をエッ
チングすることによって形成され、例えばＰｔからなる
ゲート電極７０は第一溝部４１の底面に表出したＮ型Ｇ
ａＡｓ層３０上に形成されて、Ｎ型ＧａＡｓ層３０との
間にショットキー障壁を形成している。
レイン電極６０の間のＮ+型ＩｎＧａＡｓ層４０をエッ
チングすることによって形成され、例えばＰｔからなる
ゲート電極７０は第一溝部４１の底面に表出したＮ型Ｇ
ａＡｓ層３０上に形成されて、Ｎ型ＧａＡｓ層３０との
間にショットキー障壁を形成している。
【０００６】そして、第二溝部４２がＮ+型ＩｎＧａＡ
ｓ層４０と、Ｎ型ＧａＡｓ層３０と、Ｐ-型ＧａＡｓ層
２０とをエッチングすることによって形成され、例えば
ＺｎＳｉ／ＷＳｉ／Ａｕからなるガード電極８１は第二
溝部４２の底面に表出したＰ +型ＧａＡｓ層２１上に形
成されて、Ｐ-型ＧａＡｓ層２０に外部から電位を与え
ることを可能にしている。
ｓ層４０と、Ｎ型ＧａＡｓ層３０と、Ｐ-型ＧａＡｓ層
２０とをエッチングすることによって形成され、例えば
ＺｎＳｉ／ＷＳｉ／Ａｕからなるガード電極８１は第二
溝部４２の底面に表出したＰ +型ＧａＡｓ層２１上に形
成されて、Ｐ-型ＧａＡｓ層２０に外部から電位を与え
ることを可能にしている。
【０００７】そして、Ｐ-型ＧａＡｓ層２０は、その電
位が固定された場合、半絶縁性ＧａＡｓ基板１１からの
リーク電流、深い準位、少数キャリア、等の影響からＮ
型ＧａＡｓ層３０をシールドし、バックゲート効果を抑
制する。
位が固定された場合、半絶縁性ＧａＡｓ基板１１からの
リーク電流、深い準位、少数キャリア、等の影響からＮ
型ＧａＡｓ層３０をシールドし、バックゲート効果を抑
制する。
【０００８】また、このようなＭＥＳＦＥＴの素子分離
を行う方法には、素子間にプロトンを選択的にイオン注
入して、半絶縁性ＧａＡｓ基板１１に達する注入層を形
成する方法と、素子の外側を基板１１に達するまで掘り
下げてエッチングするメサ分離の方法が一般的である。
を行う方法には、素子間にプロトンを選択的にイオン注
入して、半絶縁性ＧａＡｓ基板１１に達する注入層を形
成する方法と、素子の外側を基板１１に達するまで掘り
下げてエッチングするメサ分離の方法が一般的である。
【０００９】
【発明が解決しようとする課題】このようなＭＥＳＦＥ
Ｔにおいては、半絶縁性ＧａＡｓ基板１１に形成される
複数のＭＥＳＦＥＴに対し、個別にガード電位を設定す
ることが可能であるが、個々のＦＥＴのガード電位を同
電位にする場合にも、Ｎ+型ＩｎＧａＡｓ層４０と、Ｎ
型ＧａＡｓ層３０と、Ｐ-型ＧａＡｓ層２０とを３層に
渡って表面から深くエッチングを行い第二溝部を形成し
なければならず、その工程が複雑になるという問題点が
あった。
Ｔにおいては、半絶縁性ＧａＡｓ基板１１に形成される
複数のＭＥＳＦＥＴに対し、個別にガード電位を設定す
ることが可能であるが、個々のＦＥＴのガード電位を同
電位にする場合にも、Ｎ+型ＩｎＧａＡｓ層４０と、Ｎ
型ＧａＡｓ層３０と、Ｐ-型ＧａＡｓ層２０とを３層に
渡って表面から深くエッチングを行い第二溝部を形成し
なければならず、その工程が複雑になるという問題点が
あった。
【００１０】本発明は、従来の有するこのような問題点
に鑑みてなされたものであり、その目的とするところ
は、より簡素化された工程で製造可能で、バックゲート
効果を抑制できる電界効果トランジスタを提供すること
である。
に鑑みてなされたものであり、その目的とするところ
は、より簡素化された工程で製造可能で、バックゲート
効果を抑制できる電界効果トランジスタを提供すること
である。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ｐ型化合物半導体基板の主表面上に形成
されるＰ-型化合物半導体層と、前記Ｐ-型化合物半導体
層上に形成されるＮ型化合物半導体層と、前記Ｎ型化合
物半導体層上に形成されるソース電極と、前記Ｎ型化合
物半導体層上に形成されるドレイン電極と、前記ソース
電極とドレイン電極との間に介在し前記Ｎ型化合物半導
体層に接触してショットキー障壁を形成するゲート電極
と、前記Ｐ型化合物半導体基板の裏面に形成され、前記
Ｐ型化合物半導体基板に電位を与えるガード電極と、を
有することを特徴とする電界効果トランジスタである。
に、本発明は、Ｐ型化合物半導体基板の主表面上に形成
されるＰ-型化合物半導体層と、前記Ｐ-型化合物半導体
層上に形成されるＮ型化合物半導体層と、前記Ｎ型化合
物半導体層上に形成されるソース電極と、前記Ｎ型化合
物半導体層上に形成されるドレイン電極と、前記ソース
電極とドレイン電極との間に介在し前記Ｎ型化合物半導
体層に接触してショットキー障壁を形成するゲート電極
と、前記Ｐ型化合物半導体基板の裏面に形成され、前記
Ｐ型化合物半導体基板に電位を与えるガード電極と、を
有することを特徴とする電界効果トランジスタである。
【００１２】
【作用】このような本発明では、Ｐ-型化合物半導体層
はＰ型化合物半導体基板上に形成され、そのＰ-型化合
物半導体層に電位を与えるガード電極はこのＰ型化合物
半導体基板の裏面に形成されるので、Ｐ型化合物半導体
基板の主表面上に積層される複数の化合物半導体層をエ
ッチングする必要がなくなり、製造工程が簡素化され
る。そして、ガード電極によってＰ-型化合物半導体層
の電位を固定することによりＭＥＳＦＥＴのバックゲー
ト効果が抑制される。
はＰ型化合物半導体基板上に形成され、そのＰ-型化合
物半導体層に電位を与えるガード電極はこのＰ型化合物
半導体基板の裏面に形成されるので、Ｐ型化合物半導体
基板の主表面上に積層される複数の化合物半導体層をエ
ッチングする必要がなくなり、製造工程が簡素化され
る。そして、ガード電極によってＰ-型化合物半導体層
の電位を固定することによりＭＥＳＦＥＴのバックゲー
ト効果が抑制される。
【００１３】
【実施例】次に、本発明の実施例について図面を用いて
説明する。尚、以下の図面において、図２と重複する部
分は同一番号を付してその説明は適宜に省略する。
説明する。尚、以下の図面において、図２と重複する部
分は同一番号を付してその説明は適宜に省略する。
【００１４】図１は本発明の一実施例を示す縦断面図で
ある。図１において、ＭＥＳＦＥＴは、Ｐ型化合物半導
体基板として例えばＰ型ＧａＡｓ基板１０と、Ｐ-型化
合物半導体層としてのＰ-型ＧａＡｓ層２０と、Ｎ型化
合物半導体層としてのＮ型ＧａＡｓ層３０と、ノンアロ
イオーミック接触層としてのＮ+型ＩｎＧａＡｓ層４０
と、オーミック電極としてのソース電極５０及びドレイ
ン電極６０と、ショットキー障壁としてのゲート電極７
０と、ガード電極８０と、で構成されている。
ある。図１において、ＭＥＳＦＥＴは、Ｐ型化合物半導
体基板として例えばＰ型ＧａＡｓ基板１０と、Ｐ-型化
合物半導体層としてのＰ-型ＧａＡｓ層２０と、Ｎ型化
合物半導体層としてのＮ型ＧａＡｓ層３０と、ノンアロ
イオーミック接触層としてのＮ+型ＩｎＧａＡｓ層４０
と、オーミック電極としてのソース電極５０及びドレイ
ン電極６０と、ショットキー障壁としてのゲート電極７
０と、ガード電極８０と、で構成されている。
【００１５】Ｐ-型ＧａＡｓ層２０、Ｎ型ＧａＡｓ層３
０、Ｎ+型ＩｎＧａＡｓ層４０は、Ｐ型ＧａＡｓ基板１
０上に順次積層され、ソース電極５０及びドレイン電極
６０はＮ+型ＩｎＧａＡｓ層４０上に形成され、Ｎ型Ｇ
ａＡｓ層３０に対してオーミック性を有している。
０、Ｎ+型ＩｎＧａＡｓ層４０は、Ｐ型ＧａＡｓ基板１
０上に順次積層され、ソース電極５０及びドレイン電極
６０はＮ+型ＩｎＧａＡｓ層４０上に形成され、Ｎ型Ｇ
ａＡｓ層３０に対してオーミック性を有している。
【００１６】また、第一溝部４１がソース電極５０とド
レイン電極６０の間のＮ+型ＩｎＧａＡｓ層４０をフォ
トエッチングすることによって形成され、ゲート電極７
０は第一溝部４１の底面に表出したＮ型ＧａＡｓ層３０
上に形成されて、Ｎ型ＧａＡｓ層３０との間にショット
キー障壁を形成している。そして、ガード電極８０はＰ
型ＧａＡｓ基板１０の裏面に形成されている。
レイン電極６０の間のＮ+型ＩｎＧａＡｓ層４０をフォ
トエッチングすることによって形成され、ゲート電極７
０は第一溝部４１の底面に表出したＮ型ＧａＡｓ層３０
上に形成されて、Ｎ型ＧａＡｓ層３０との間にショット
キー障壁を形成している。そして、ガード電極８０はＰ
型ＧａＡｓ基板１０の裏面に形成されている。
【００１７】そして、ガード電極８０に電位が与えら
れ、Ｐ-型ＧａＡｓ層２０の電位が固定された場合、Ｎ
型ＧａＡｓ層３０とＰ-型ＧａＡｓ層２０との接合によ
りＰ-型ＧａＡｓ層２０に形成される空乏層内で発生す
るキャリアは即座にその電界方向に移動し、Ｎ型ＧａＡ
ｓ層３０内のキャリアの輸送現象に悪影響が及ぼされる
ことはなくなる、即ちバックゲート効果が抑制されるこ
ととなる。
れ、Ｐ-型ＧａＡｓ層２０の電位が固定された場合、Ｎ
型ＧａＡｓ層３０とＰ-型ＧａＡｓ層２０との接合によ
りＰ-型ＧａＡｓ層２０に形成される空乏層内で発生す
るキャリアは即座にその電界方向に移動し、Ｎ型ＧａＡ
ｓ層３０内のキャリアの輸送現象に悪影響が及ぼされる
ことはなくなる、即ちバックゲート効果が抑制されるこ
ととなる。
【００１８】このようなＭＥＳＦＥＴでは、ガード電極
８０を形成する場合に、従来のようにＮ+型ＩｎＧａＡ
ｓ層４０、Ｎ型ＧａＡｓ層３０、Ｐ-型ＧａＡｓ層２
０、をフォトエッチングにより掘りこんで溝部を形成す
る必要がない為、フォトリソ工程を必要とせず、製造工
程を従来に比べて簡素化することができる。
８０を形成する場合に、従来のようにＮ+型ＩｎＧａＡ
ｓ層４０、Ｎ型ＧａＡｓ層３０、Ｐ-型ＧａＡｓ層２
０、をフォトエッチングにより掘りこんで溝部を形成す
る必要がない為、フォトリソ工程を必要とせず、製造工
程を従来に比べて簡素化することができる。
【００１９】また、Ｐ型ＧａＡｓ基板１０が複数のＭＥ
ＳＦＥＴに共通となっているのでＰ型ＧａＡｓ基板１０
の裏面に形成されたガード電極８０によって、容易に複
数のＭＥＳＦＥＴのＰ-型ＧａＡｓ層２０に同電位を与
えることができる。
ＳＦＥＴに共通となっているのでＰ型ＧａＡｓ基板１０
の裏面に形成されたガード電極８０によって、容易に複
数のＭＥＳＦＥＴのＰ-型ＧａＡｓ層２０に同電位を与
えることができる。
【００２０】また、このようなＭＥＳＦＥＴを素子分離
する場合、素子間にプロトンをＰ-型ＧａＡｓ層２０の
途中まで選択的に注入させれば良く、イオン注入の性能
限界によるＰ-型ＧａＡｓ層２０の厚さの制限を無くす
ことができ、より大きな素子設計上の自由度を得ること
ができる。
する場合、素子間にプロトンをＰ-型ＧａＡｓ層２０の
途中まで選択的に注入させれば良く、イオン注入の性能
限界によるＰ-型ＧａＡｓ層２０の厚さの制限を無くす
ことができ、より大きな素子設計上の自由度を得ること
ができる。
【００２１】また、本発明においては、Ｐ-型ＧａＡｓ
層２０とＮ型ＧａＡｓ層３０とのＰＮ接合電位によって
Ｐ-型ＧａＡｓ層２０が完全に空乏化されるように、Ｐ-
型ＧａＡｓ層２０の濃度と厚さを最適化させると共に、
できるだけＰ-型ＧａＡｓ層２０を低濃度化してその厚
さを厚くすることにより、ゲート容量等の寄生容量を小
さくすることができ、結果として素子の高速動作を可能
にすることができる。
層２０とＮ型ＧａＡｓ層３０とのＰＮ接合電位によって
Ｐ-型ＧａＡｓ層２０が完全に空乏化されるように、Ｐ-
型ＧａＡｓ層２０の濃度と厚さを最適化させると共に、
できるだけＰ-型ＧａＡｓ層２０を低濃度化してその厚
さを厚くすることにより、ゲート容量等の寄生容量を小
さくすることができ、結果として素子の高速動作を可能
にすることができる。
【００２２】また、本発明においては、Ｎ+型ＩｎＧａ
Ａｓ層４０を介してソース電極５０及びドレイン電極６
０を形成したが、熱処理を加えることによりＮ+型Ｉｎ
ＧａＡｓ層４０を介さずに直接Ｎ型ＧａＡｓ層３０上に
ソース電極５０及びドレイン電極６０を形成することも
できる。
Ａｓ層４０を介してソース電極５０及びドレイン電極６
０を形成したが、熱処理を加えることによりＮ+型Ｉｎ
ＧａＡｓ層４０を介さずに直接Ｎ型ＧａＡｓ層３０上に
ソース電極５０及びドレイン電極６０を形成することも
できる。
【００２３】
【発明の効果】本発明は、以上説明したように、バック
ゲート効果を抑制するＰ-型化合物半導体層に電位を与
えるガード電極をＰ型化合物半導体基板の裏面に形成す
るように構成されているので、より簡素化された工程で
製造可能で、バックゲート効果を抑制できる電界効果ト
ランジスタを提供することができる。
ゲート効果を抑制するＰ-型化合物半導体層に電位を与
えるガード電極をＰ型化合物半導体基板の裏面に形成す
るように構成されているので、より簡素化された工程で
製造可能で、バックゲート効果を抑制できる電界効果ト
ランジスタを提供することができる。
【図１】本発明の一実施例を示す縦断面図である。
【図２】従来のＭＥＳＦＥＴの縦断面図である。
１０ Ｐ型ＧａＡｓ基板 ２０ Ｐ-型ＧａＡｓ層 ３０ Ｎ型ＧａＡｓ層 ４０ Ｎ+型ＩｎＧａＡｓ層 ５０ ソース電極 ６０ ドレイン電極 ７０ ゲート電極 ８０ ガード電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 忠重 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内
Claims (1)
- 【請求項１】Ｐ型化合物半導体基板の主表面上に形成さ
れるＰ-型化合物半導体層と、 前記Ｐ-型化合物半導体層上に形成されるＮ型化合物半
導体層と、 前記Ｎ型化合物半導体層上に形成されるソース電極と、 前記Ｎ型化合物半導体層上に形成されるドレイン電極
と、 前記ソース電極とドレイン電極との間に介在し前記Ｎ型
化合物半導体層に接触してショットキー障壁を形成する
ゲート電極と、 前記Ｐ型化合物半導体基板の裏面に形成され、前記Ｐ型
化合物半導体基板に電位を与えるガード電極と、 を有することを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15860193A JPH0745695A (ja) | 1993-06-29 | 1993-06-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15860193A JPH0745695A (ja) | 1993-06-29 | 1993-06-29 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745695A true JPH0745695A (ja) | 1995-02-14 |
Family
ID=15675266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15860193A Pending JPH0745695A (ja) | 1993-06-29 | 1993-06-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507683A (ja) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。 |
-
1993
- 1993-06-29 JP JP15860193A patent/JPH0745695A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507683A (ja) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。 |
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