WO2011040273A1 - 半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置 - Google Patents

半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置 Download PDF

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WO2011040273A1
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semiconductor region
contact hole
thin film
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PCT/JP2010/066205
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広志 松木薗
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シャープ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1365—Active matrix addressed cells in which the switching element is a two-electrode device

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a display device including the semiconductor device.
  • TFT type liquid crystal display device having a TFT (Thin Film Transistor) for each pixel is widely used in televisions and the like.
  • TFT substrate a substrate on which a TFT is formed
  • Patent Documents 1 and 2 a display device in which an image sensor using a thin film diode (TFD) is integrally formed on a TFT substrate has been proposed (for example, Patent Documents 1 and 2).
  • a display device with an optical touch sensor can be configured by providing a TFD for each pixel.
  • Patent Document 1 in a TFD having a p + region / p ⁇ region (or n ⁇ region) / n + region, the length of the p ⁇ region (or n ⁇ region) in the horizontal direction of the substrate is defined as the p + region and the n + region. It is described that a sufficient photocurrent can be obtained by making it longer than the + region.
  • the p + region and the n + region may be collectively referred to as a “high concentration region”.
  • the p ⁇ region (or n ⁇ region) may be referred to as a low concentration region (or intrinsic region, i region).
  • the photocurrent of TFD has a characteristic that the photocurrent increases as the length of the low concentration region increases. Therefore, the photocurrent decreases as the length of the low concentration region decreases. Further, when the length of the low concentration region varies, the magnitude of the photocurrent varies. These problems become more prominent as TFD is smaller.
  • the present invention has been made to solve the above-mentioned problems, and its main object is to provide a semiconductor device including a TFD that can obtain a sufficient photocurrent even if it is reduced in size, a manufacturing method thereof, and such a device.
  • An object of the present invention is to provide a display device provided with a semiconductor device.
  • the semiconductor device of the present invention is a semiconductor device comprising an insulating substrate and a plurality of thin film diodes supported by the insulating substrate, wherein each of the plurality of thin film diodes is formed on the insulating substrate.
  • a semiconductor layer having second and third semiconductor regions, an insulating layer formed on the semiconductor layer, first and second contact holes penetrating the insulating layer, and formed on the insulating layer, A first electrode connected to the first semiconductor region in the first contact hole; and a second electrode formed on the insulating layer and connected to the second semiconductor region in the second contact hole.
  • the first semiconductor region contains a first conductivity type impurity at a first concentration
  • the second semiconductor region contains a second conductivity type impurity different from the first conductivity type at a second concentration
  • the third semiconductor region is The first conductivity type impurity is contained at a third concentration lower than the first concentration, or the second conductivity type impurity is contained at a third concentration lower than the second concentration,
  • One semiconductor region is aligned with the first contact hole, or the second semiconductor region is aligned with the second contact hole.
  • the outer edge of the first semiconductor region is substantially defined by the first contact hole when viewed from the normal direction of the insulating substrate, or the outer edge of the second semiconductor region is the It is substantially defined by the second contact hole.
  • the first semiconductor region is aligned with the first contact hole, and the second semiconductor region is aligned with the second contact hole.
  • the plurality of thin film diodes are arranged in a matrix having rows and columns, and one of the first and second semiconductor regions of the plurality of thin film diodes arranged in the row direction is connected to each other. ing.
  • the semiconductor device of an embodiment further includes a plurality of thin film transistors supported on the insulating substrate.
  • the display device of the present invention includes any of the semiconductor devices described above.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device comprising an insulating substrate and a plurality of thin film diodes supported by the insulating substrate, comprising: a step of preparing an insulating substrate; and Forming a semiconductor layer on the semiconductor layer; c forming an insulating layer on the semiconductor layer; d forming a first and second contact holes penetrating the insulating layer; A step of forming first, second and third semiconductor regions by implanting first and second conductivity type impurities, wherein the first semiconductor region contains the first conductivity type impurities at a first concentration; The second semiconductor region contains a second conductivity type impurity different from the first conductivity type at a second concentration, and the third semiconductor region contains the first conductivity type impurity lower than the first concentration.
  • Step f includes connecting the first semiconductor region to the first contact hole. Forming the second semiconductor region in a self-aligned manner with respect to the second contact hole.
  • the step f includes forming the first semiconductor region in a self-aligned manner with respect to the first contact hole, and forming the second semiconductor region in a self-aligned manner with respect to the second contact hole. Forming step.
  • a semiconductor device including a TFD that can obtain a sufficient photocurrent even when downsized, a manufacturing method thereof, and a display device including such a semiconductor device are provided.
  • (A) is typical sectional drawing which shows the structure of thin film diode 10A which semiconductor device 100A of embodiment by this invention has, (b) is typical top view of semiconductor device 100A of embodiment by this invention. is there.
  • (A) is a typical top view which shows the structure of the display apparatus which has 100 A of semiconductor devices,
  • (b) is a circuit diagram which showed a part of display area 13 of (a).
  • (A)-(e) is typical sectional drawing for demonstrating the manufacturing method of 10 A of thin film diodes.
  • (A)-(d) is typical sectional drawing for demonstrating the manufacturing method of 10 A of thin film diodes.
  • FIG. 1 is typical sectional drawing which shows the structure of the thin film diode 10B which the semiconductor device 100B of other embodiment has, (b) is a typical top view of the semiconductor device 100B of embodiment by this invention. .
  • (A) is a typical top view of semiconductor device 100C of other embodiments, (b) is a typical top view of semiconductor device 100D of other embodiments.
  • (A)-(e) is typical sectional drawing for demonstrating the manufacturing method of the thin film diode 10B.
  • (A)-(d) is typical sectional drawing for demonstrating the manufacturing method of the thin film diode 10B.
  • a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.
  • a TFT substrate having a thin film diode for each pixel used in a liquid crystal display device as a semiconductor device will be exemplified, but the present invention is not limited to this.
  • FIGS. 1-10 A structure of a semiconductor device 100A according to an embodiment of the present invention and a method for manufacturing the same will be described with reference to FIGS.
  • FIG. 1A and 1B show the structure of the semiconductor device 100A.
  • FIG. 1A is a schematic cross-sectional view showing a structure of a thin film diode 10A included in the semiconductor device 100A
  • FIG. 1B is a schematic plan view of the semiconductor device 100A.
  • the semiconductor device 100A is a TFT substrate used in a liquid crystal display device, and has a thin film diode 10A shown in FIG. 1A for each pixel.
  • the semiconductor device 100A includes an insulating substrate (for example, a glass substrate) 11A (not shown), a thin film diode 10A and a thin film transistor M2A supported by the insulating substrate 11A.
  • a Cs line 72A1, a gate bus line 72A2, a read signal line (RWS) 74A1, and a reset signal line (RST) 74A2 extending in the column direction and a source bus line 73A extending in the column direction are formed in a grid pattern.
  • Each group of lattices corresponds to a pixel 50.
  • the pixels 50 are arranged in a matrix, and the thin film diode 10A, the follower thin film transistor M1A, and the storage capacitor C1A are arranged for each pixel 50.
  • the thin film transistor M2A, the pixel capacitor C2A, and the pixel electrode 75A are also arranged for each pixel 50, and the thin film transistor M2A is connected to the gate bus line 72A2 and the source bus line 73A.
  • the thin-film diode 10A includes a semiconductor layer 30A formed on the insulating substrate 11A and insulating layers 22A and 23A formed on the semiconductor layer 30A.
  • the semiconductor layer 30A has a first semiconductor region 34A, a second semiconductor region 35A, and a third semiconductor region 33A.
  • the thin film diode 10A is further formed on the insulating layer 23A and the first contact hole 42A1 and the second contact hole 42A2 that penetrate the insulating layers 22A and 23A, and is connected to the first semiconductor region 34A within the first contact hole 42A1.
  • the first semiconductor region 34A contains a first conductivity type impurity (eg, p-type impurity) at a first concentration
  • the second semiconductor region 35A contains a second conductivity type impurity (eg, n-type impurity) different from the first conductivity type
  • the third semiconductor region 33A contains the first conductivity type impurity at a third concentration lower than the first concentration, or the third semiconductor region 33A contains the second conductivity type impurity lower than the second concentration. Contains at a third concentration. That is, the first semiconductor region 34A is a p + region, the second semiconductor region 35A is an n + region, and the third semiconductor region 33A is a p ⁇ region or an n ⁇ region (i region).
  • the first semiconductor region 34A is aligned with the first contact hole 42A1
  • the second semiconductor region 35A is aligned with the second contact hole 42A2. That is, the two high concentration regions are aligned with the corresponding contact holes.
  • the phrase “the high concentration region is aligned with the contact hole” means that the high concentration region is formed in a self-aligned manner with respect to the contact hole in the manufacturing process of the thin film diode 10A. Therefore, the two-dimensional extent of the high concentration region when viewed from the substrate normal direction is substantially defined by the contact hole.
  • the semiconductor region 33A has the advantage that the photocurrent increases and the photo-current conversion efficiency is improved.
  • first semiconductor region 34A and the second semiconductor region 35A in alignment with the corresponding contact holes (42A1, 42A2), electrodes corresponding to the respective semiconductor regions (first electrode 71A1, second electrode).
  • 71A2) has the advantage that the misalignment with 71A2) is reduced.
  • FIG. 2A is a schematic plan view showing a configuration of a display device having the semiconductor device 100A.
  • the display device of FIG. 2A includes an image capturing function (image sensor), and includes an insulating substrate 11 ⁇ / b> A and a semiconductor substrate 18.
  • the display area 13 having the gate bus line 72A2 and the source bus line 73A, the source driver 14 for driving the source bus line 73A in the peripheral area, and the gate driver 15 for driving the gate bus line 72A2
  • a sensor readout driver 17 that captures and outputs an image and a sensor scanning driver 16 that drives the image sensor are provided.
  • a logic IC 19 that performs display control and image capture control is provided on the semiconductor substrate 18.
  • the logic IC 19 may be mounted on the insulating substrate 11A, or may be connected to the insulating substrate 11A from the outside via, for example, an FPC. Note that display devices including semiconductor devices 100B, 100C, and 100D, which will be described later, also have the same configuration.
  • TV is a timing control signal and power supply voltage
  • SD is a sensor data signal
  • ID is an image data signal.
  • FIG. 2B is a circuit diagram showing a part of the display area 13.
  • the display area 13 in FIG. 2B includes a thin film transistor M2A formed near each intersection of the source bus line and the gate bus line, a liquid crystal capacitor CLC and a pixel connected between one end of the thin film transistor M2A and the Cs line 72A1.
  • a capacitor C2A, a thin film diode 10A, a follower thin film transistor M1A, and a storage capacitor C1A are included.
  • a display device having semiconductor devices 100B, 100C, and 100D, which will be described later, is also shown in a similar circuit diagram.
  • a high level reset signal is supplied to the reset signal line (RST) 74A2.
  • RST reset signal line
  • the potential of the reset signal line (RST) 74A2 is set to low level. This starts the photocurrent integration period. During this integration period, a photocurrent proportional to the amount of light incident on the thin film diode 10A flows out of the storage capacitor C1A, and the storage capacitor C1A is discharged. Even during this integration period, the potential of the gate electrode of the follower thin film transistor M1A is lower than the threshold voltage of the follower thin film transistor M1A, so that the follower thin film transistor M1A remains non-conductive.
  • a high level read signal is supplied to the read signal line (RWS) 74A1.
  • the integration period ends and the readout period starts.
  • the read signal charges are accumulated and injected into the storage capacitor C1A, and the potential of the gate electrode of the follower thin film transistor M1A becomes higher than the threshold voltage of the follower thin film transistor M1A.
  • the follower thin film transistor M1A becomes conductive, and the output voltage (VPIX) is read from the follower thin film transistor M1A via the source bus line 73A.
  • VPIX is proportional to the integral value of the photocurrent of the thin-film diode 10A during the integration period.
  • the potential of the readout signal line (RWS) 74A1 is lowered to a low level, and the readout period ends.
  • the operation principle of the image sensor included in the semiconductor device 100A has been described, the operation principle of the image sensor included in the semiconductor devices 100B, 100C, and 100D described later is the same.
  • a base coat layer 21A containing, for example, SiN x (silicon nitride) or SiO x (silicon oxide) is formed on a glass substrate 11A by a CVD (Chemical Vapor Deposition) method.
  • a CVD Chemical Vapor Deposition
  • a-Si layer 31A is formed on the base coat layer 21A by CVD or sputtering.
  • the amorphous silicon layer 31A is thermally annealed to dehydrogenate the amorphous silicon layer 31A, and then irradiated with an excimer laser to crystallize the amorphous silicon layer 31A. To form a polycrystalline silicon layer 32A.
  • the polycrystalline silicon layer 32A is patterned into an island shape by a known method.
  • a first insulating layer 22A containing SiO x or the like is formed on the island-shaped polycrystalline silicon layer 32A by a CVD method or the like.
  • low-concentration boron ions are implanted into the polycrystalline silicon layer 32A using a photoresist (not shown) as a mask to form a p ⁇ region 33A.
  • the entire polycrystalline silicon layer implanted with boron may be referred to as a polycrystalline silicon layer 33A.
  • a second insulating layer 23A formed by laminating, for example, SiN x or SiO x by a known method is formed on the first insulating layer 22A.
  • the structure of the second insulating layer 23A is not limited to the stacked structure.
  • contact holes 42A1 and 42A2 reaching the polycrystalline silicon layer 33A are formed in the first insulating layer 22A and the second insulating layer 23A by a photolithography process or the like.
  • a portion to be a p + region described later is masked with a resist 61A or the like, and phosphorus ions are implanted into a part of the p ⁇ region 33A to form an n + region 34A.
  • the n + region 34A is masked with a resist 61A or the like, and high-concentration boron ions are implanted into a part of the p ⁇ region 33A to form a p + region 35A.
  • a thermal annealing process is performed.
  • the insulating substrate 11A is heated to activate the dopants in the n + region 34A and the p + region 35A, and at the same time, the polycrystalline silicon layer 33A is hydrogenated by diffusion of hydrogen contained in the second insulating layer 23A.
  • the resist 61A is removed and, for example, by using ITO (Indium Thin Oxide), IZO (Indium Zinc Oxide) or the like, for example, by sputtering, the n + region 34A is formed on the second insulating layer 23A in the contact hole 42A1.
  • electrode 71A2 connected to p + region 35A are formed in contact hole 42A2.
  • the electrodes 71A1 and 71A2 are preferably made of a transparent electrode material so as not to prevent light from entering the joint portion.
  • the electrode 71A1 and 71A2 are not necessarily transparent, and an opaque metal material can also be used.
  • the n + region 34A and the p + region 35A are formed in a self-aligned manner with respect to the contact holes 42A1 and 42A2. That is, in the n + region 34A and the p + region 35A, an impurity (for example, phosphorus ion or boron ion) is implanted into the semiconductor layer exposed by the contact hole described above, and a desired semiconductor region (high concentration) is implanted in the region into which the impurity is implanted. Region) is formed. Note that the impurity diffuses during the heat treatment (activation heat treatment) after the impurity is implanted, but it can be said that the final range of the high concentration region is substantially defined by the contact hole.
  • an impurity for example, phosphorus ion or boron ion
  • the high concentration region in a self-aligned manner with respect to the contact hole, there is no variation in the length of the p ⁇ region 33A of the finally obtained thin film diode 10A.
  • the advantage of reducing the variation of. This is particularly effective when the length of the p ⁇ region 33A is designed to be large in order to reduce the incidence of stray light on the thin film diode and increase the optical S / N (Signal / Noise) ratio.
  • the n + region 34A and the p + region 35A can be reduced, and the length of the p ⁇ region 33A can be increased correspondingly, and a larger photocurrent can be obtained. The more advantageous it becomes.
  • the dose can be set arbitrarily, so that the electrode and contact resistance described later can be minimized.
  • a high dose can be employed, and as a result, a large photocurrent can be obtained.
  • doping for forming the high concentration region can be processed without passing through the first insulating layer 22A and the second insulating layer 23A, and thus has an advantage that it can be processed at a low acceleration voltage. As a result, damage to the semiconductor layer due to doping can be reduced, and a good P-I and I-N interface can be obtained. As a result, a PIN diode having excellent characteristics can be manufactured.
  • FIG. 5A and 5B show the structure of a semiconductor device 100B according to another embodiment of the present invention.
  • FIG. 5A is a schematic cross-sectional view showing the structure of the thin film diode 10B included in the semiconductor device 100B
  • FIG. 5B is a schematic plan view of the semiconductor device 100B
  • FIG. 6A is a schematic plan view of the semiconductor device 100C
  • FIG. 6B is a schematic plan view of the semiconductor device 100D.
  • the semiconductor device 100B is a TFT substrate used in a liquid crystal display device, and has a thin film diode 10B shown in FIG. 5A for each pixel.
  • the semiconductor device 100B includes an unillustrated insulating substrate (for example, a glass substrate) 11B, and a thin film diode 10B and a thin film transistor M2B supported by the insulating substrate 11B.
  • Cs lines 72B1, gate bus lines 72B2, read signal lines (RWS) 74B1 and reset signal lines (RST) 74B2 extending in the column direction and source bus lines 73B extending in the column direction are formed in a grid pattern.
  • Each group of lattices corresponds to a pixel 50.
  • the pixels 50 are arranged in a matrix, and the thin film diode 10B, the follower thin film transistor M1B, and the storage capacitor C1B are arranged for each pixel 50.
  • the thin film transistor M2B, the pixel capacitor C2B, and the pixel electrode 75B are also arranged for each pixel, and are connected to the gate bus line 72B2 and the source bus line 73B.
  • the thin-film diode 10B has a semiconductor layer 30B formed on the insulating substrate 11B and insulating layers 22B and 23B formed on the semiconductor layer 30B.
  • the semiconductor layer 30B has a first semiconductor region 34B, a second semiconductor region 35B, and a third semiconductor region 33B.
  • the thin film diode 10B is further formed on the insulating layer 23B and the first contact hole 42B1 and the second contact hole 42B2 penetrating the insulating layers 22B and 23B, and is connected to the first semiconductor region 34B in the first contact hole 42B1.
  • the first electrode 71B1 and the second electrode 71B2 formed on the insulating layer 23B and connected to the second semiconductor region 35B in the second contact hole 42B2.
  • the first semiconductor region 34B contains a first conductivity type impurity (eg, p-type impurity) at a first concentration
  • the second semiconductor region 35B contains a second conductivity type impurity (eg, n-type impurity) different from the first conductivity type
  • the third semiconductor region 33B contains the first conductivity type impurity at a third concentration lower than the first concentration, or the second conductivity type impurity is lower than the second concentration. Contains at a third concentration. That is, the first semiconductor region 34B is a p + region, the second semiconductor region 35B is an n + region, and the third semiconductor region 33B is a p ⁇ region or an n ⁇ region (i region).
  • the second semiconductor region 35B is aligned with the second contact hole 42B2. That is, one high concentration region is aligned with the corresponding contact hole.
  • the phrase “the high concentration region is aligned with the contact hole” means that the high concentration region is formed in a self-aligned manner with respect to the contact hole in the manufacturing process of the thin film diode 10B. Therefore, the two-dimensional extent of the high concentration region when viewed from the substrate normal direction is substantially defined by the contact hole.
  • configurations such as the thin film diode 10C and the thin film diode 10D shown in FIGS. 6A and 6B may be used.
  • the semiconductor device 100C includes an insulating substrate (not shown), a thin film diode 10C supported by the insulating substrate, and a thin film transistor M2C.
  • a Cs line 72C1, a gate bus line 72C2, a read signal line (RWS) 74C1, and a reset signal line (RST) 74C2 extending in the column direction and a source bus line 73C extending in the column direction are formed in a grid pattern.
  • Each group of lattices corresponds to the pixel 50.
  • the pixels 50 are arranged in a matrix, and the thin film diode 10C, the follower thin film transistor M1C, and the storage capacitor C1C are arranged for each pixel 50.
  • the thin film transistor M2C, the pixel capacitor C2C, and the pixel electrode 75C are also arranged for each pixel 50, and are connected to the gate bus line 72C2 and the source bus line 73C.
  • the thin film diode 10C includes a semiconductor layer 30C having a first semiconductor region 34C, a second semiconductor region 35C, and a third semiconductor region 33C, and an insulating layer formed on the semiconductor layer 30C.
  • the thin film diode 10C is further formed on the insulating layer with the first contact hole 42C1 and the second contact hole 42C2 penetrating the insulating layer, and is connected to the first semiconductor region 34C in the first contact hole 42C1.
  • the electrode 71C1 and the second electrode 71C2 formed on the insulating layer 23C and connected to the second semiconductor region 35C in the second contact hole 42C2.
  • the first semiconductor region 34C contains a first conductivity type impurity (eg, p-type impurity) at a first concentration
  • the second semiconductor region 35C contains a second conductivity type impurity (eg, n-type impurity) different from the first conductivity type
  • the third semiconductor region 33C contains the first conductivity type impurity at a third concentration lower than the first concentration, or the second conductivity type impurity is lower than the second concentration. Contains at a third concentration. That is, the first semiconductor region 34C is a p + region, the second semiconductor region 35C is an n + region, and the third semiconductor region 33C is a p ⁇ region or an n ⁇ region (i region).
  • the first semiconductor region 34C is aligned with the first contact hole 42C1. That is, one high concentration region is aligned with the corresponding contact hole.
  • the phrase “the high concentration region is aligned with the contact hole” means that the high concentration region is formed in a self-aligned manner with respect to the contact hole in the manufacturing process of the thin film diode 10C. Therefore, the two-dimensional extent of the high concentration region when viewed from the substrate normal direction is substantially defined by the contact hole. Further, by forming the first semiconductor region 34C in alignment with the corresponding contact hole 42C1, there is an advantage that misalignment between the first semiconductor region 34C and the corresponding electrode (first electrode 71C1) is reduced.
  • the semiconductor device 100D includes an insulating substrate (not shown), a thin film diode 10D and a thin film transistor M2D supported by the insulating substrate.
  • a Cs line 72D1, a gate bus line 72D2, a read signal line (RWS) 74D1, a reset signal line (RST) 74D2, and a source bus line 73D extending in the column direction are formed in a lattice shape.
  • Each group of lattices corresponds to the pixel 50.
  • the pixels 50 are arranged in a matrix, and the thin film diode 10D, the follower thin film transistor M1D, and the storage capacitor C1D are arranged for each pixel 50.
  • the thin film transistor M2D, the pixel capacitor C2D, and the pixel electrode 75D are also arranged for each pixel 50 and connected to the gate bus line 72D2 and the source bus line 73D.
  • the thin film diode 10D has a semiconductor layer 30D having a first semiconductor region 34D, a second semiconductor region 35D, and a third semiconductor region 33D, and an insulating layer formed on the semiconductor layer 30D.
  • the thin film diode 10D further includes a first contact hole 42D1 penetrating the insulating layer, and a first electrode 71D2 formed on the insulating layer and connected to the second semiconductor region 35D in the first contact hole 42D1. ing.
  • the plurality of thin film diodes 10D arranged in the row direction are connected to each other by the first semiconductor region 34D.
  • the first semiconductor region 34D contains a first conductivity type impurity (eg, p-type impurity) at a first concentration
  • the second semiconductor region 35D contains a second conductivity type impurity (eg, n-type impurity) different from the first conductivity type
  • the third semiconductor region 33D contains the first conductivity type impurity at a third concentration lower than the first concentration, or the second semiconductor type impurity is lower than the second concentration. Contains at a third concentration. That is, the first semiconductor region 34D is a p + region, the second semiconductor region 35D is an n + region, and the third semiconductor region 33D is a p ⁇ region or an n ⁇ region (i region).
  • the second semiconductor region 35D is aligned with the first contact hole 42D1. That is, one high concentration region is aligned with the corresponding contact hole.
  • the phrase “the high concentration region is aligned with the contact hole” means that the high concentration region is formed in a self-aligned manner with respect to the contact hole in the manufacturing process of the thin film diode 10D. Therefore, the two-dimensional extent of the high concentration region when viewed from the substrate normal direction is substantially defined by the contact hole. Further, by forming the second semiconductor region 35D in alignment with the corresponding contact hole 42D1, there is an advantage that misalignment between the second semiconductor region and the corresponding electrode (first electrode 71D2) is reduced.
  • a base coat layer 21B using, for example, SiN x or SiO x is formed on a glass substrate 11B by a CVD method or the like.
  • an amorphous silicon layer 31B is formed on the base coat layer 21B by CVD or sputtering.
  • the amorphous silicon layer 31B is dehydrogenated by thermal annealing on the amorphous silicon layer 31B, the amorphous silicon layer 31B is crystallized by irradiating an excimer laser, A polycrystalline silicon layer 32B is formed.
  • the polycrystalline silicon layer 32B is patterned into an island shape by a known method.
  • a first insulating layer 22B using SiO x or the like is formed on the island-like polycrystalline silicon layer 32B by a CVD method or the like.
  • low-concentration boron ions are implanted into the polycrystalline silicon layer 32B using a resist (not shown) as a mask to form a p ⁇ region 33B.
  • the entire polycrystalline silicon layer into which boron is implanted may be referred to as a polycrystalline silicon layer 33B.
  • a second insulating layer 23B formed by laminating, for example, SiN x , SiO x or the like is formed on the first insulating layer 22B by a known method.
  • the structure of the second insulating layer 23B is not limited to the stacked structure.
  • contact holes 42B1 and 42B2 to the semiconductor layers reaching the polycrystalline silicon layer 33B are formed in the first insulating layer 22B and the second insulating layer 23B by a photolithography process or the like. To do.
  • the n + region 34B is masked using a photoresist 61B or the like, and boron ions are implanted into a part of the p ⁇ region 33B to form a p + region 35B.
  • the p + region 35B is formed in a self-aligned manner with respect to the contact hole described above.
  • a thermal annealing process is performed.
  • the dopants in the n + region 34B and the p + region 35B are activated, and at the same time, the polycrystalline silicon layer 33B is hydrogenated by diffusion of hydrogen contained in the second insulating layer 23B.
  • the resist 61B is removed, and an electrode 71B1 connected to the n + region 34B in the contact hole 42B1 and the contact hole 42B2 are formed on the second insulating layer 23B, for example, by sputtering, using, for example, ITO or IZO.
  • An electrode 71B2 connected to the p + region 35B is formed.
  • the electrodes 71B1 and 71B2 are preferably made of a transparent electrode material so as not to prevent light from entering the joint portion, but may not necessarily be transparent, and an opaque metal material can also be used.
  • an example of a self-aligned manner only p + region 35B with respect to the contact hole is not limited thereto, contact either of the high concentration region of p + region 35B and the n + region 34B
  • the above-described semiconductor device 100C or 100D can be obtained, and the effect of the present invention can be obtained with respect to the high concentration region in the same manner as the above-described semiconductor device 100A.
  • other high concentration regions may be formed using a known process such as a photolithography process.
  • a TFT type liquid crystal display device having a thin film diode for each pixel is exemplified as the display device, but the present invention can be applied to other display devices such as an organic EL display device.
  • the display device is not limited to a display device including a thin film diode for each pixel, and can be applied to a display device including an image sensor region separately from the display region as disclosed in Patent Document 2.
  • the present invention can be applied to a single image sensor or an electronic device other than a display device, in which the image sensor is integrated.
  • the present invention can be applied to a semiconductor device, a manufacturing method thereof, and a display device including the semiconductor device.

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Abstract

　本発明の半導体装置が備える薄膜ダイオード（１０Ａ）は、第１、第２および第３半導体領域を有する半導体層と、半導体層上に形成された絶縁層（２２Ａ、２３Ａ）と、絶縁層（２２Ａ、２３Ａ）を貫通する第１および第２コンタクトホールとを有し、第１半導体領域は第１導電型不純物を第１の濃度で含有し、第２半導体領域は第１導電型と異なる第２導電型不純物を第２の濃度で含有し、第３半導体領域は第１導電型不純物を第１の濃度よりも低い第３の濃度で含有し、または、第２導電型不純物を第２の濃度よりも低い第３の濃度で含有し、第１半導体領域が第１コンタクトホールに整合している、あるいは、第２半導体領域が第２コンタクトホールに整合している。

Description

半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置
　本発明は、半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置に関する。
　現在、画素毎にＴＦＴ（Thin Film Transistor）を有する液晶表示装置（ＴＦＴ型液晶表示装置）がテレビ等に広く利用されている。また、ノート型コンピュータや携帯電話などに用いられている中小型の液晶表示装置では、ＴＦＴが形成されている基板（「ＴＦＴ基板」という。）に駆動回路の一部が集積化されたものも実用化されている。
　さらに、最近では、薄膜ダイオード（Thin Film Diode:ＴＦＤ）を利用したイメージセンサをＴＦＴ基板に一体的に形成した表示装置が提案されている（例えば、特許文献１、２）。特許文献１に記載されているように、画素毎にＴＦＤを設けることによって、光学式タッチセンサ付きの表示装置を構成することが出来る。
特開２００６－３８５７号公報 特開２００９－１６８５５号公報
　表示装置の高精細化に伴って、画素毎に設けられるＴＦＤも小さくする必要が生じる。しかしながら、ＴＦＤが小さくなると、十分な光電流を得ることが難しくなる。
　特許文献１には、ｐ+領域／ｐ-領域（またはｎ-領域）／ｎ+領域を有するＴＦＤにおいて、ｐ-領域（またはｎ-領域）の基板水平方向の長さをｐ+領域およびｎ+領域よりも長くすることによって、十分な光電流が得られると記載されている。なお、本明細書において、ｐ+領域およびｎ+領域を併せて「高濃度領域」ということがある。また、ｐ-領域（またはｎ-領域）は、低濃度領域（または真性領域、ｉ領域）ということがある。
　しかしながら、特許文献１に記載されているＴＦＤの製造方法において高濃度領域（ｐ+領域やｎ+領域）は、一般的なフォトリソグラフィプロセスで形成されているので、それぞれ対応する電極との重なりを確保するためのアライメントマージンを考慮した構造とせざるを得ない。すなわち、高濃度領域の最小サイズはアライメントマージンによって規定されてしまうので、ＴＦＤの小型化に限界がある。
　ＴＦＤの光電流は低濃度領域の長さが大きいほど光電流が大きくなる特性がある。従って、低濃度領域の長さが小さくなると、光電流は小さくなる。また、低濃度領域の長さがばらつくと、光電流の大きさがばらつくことになる。これらの問題は、ＴＦＤが小さいほど顕著になる。
　本発明は、上記課題を解決するためになされたものであり、その主な目的は、小型化しても十分な光電流を得ることができるＴＦＤを備える半導体装置およびその製造方法、ならびにそのような半導体装置を備えた表示装置を提供することにある。
　本発明の半導体装置は、絶縁基板と、前記絶縁基板に支持された複数の薄膜ダイオードとを備える半導体装置であって、前記複数の薄膜ダイオードのそれぞれは、前記絶縁基板上に形成された第１、第２および第３半導体領域を有する半導体層と、前記半導体層上に形成された絶縁層と、前記絶縁層を貫通する第１および第２コンタクトホールと、前記絶縁層上に形成され、前記第１半導体領域に前記第１コンタクトホール内で接続された第１電極と、前記絶縁層上に形成され、前記第２半導体領域に前記第２コンタクトホール内で接続された第２電極とを有し、前記第１半導体領域は第１導電型不純物を第１の濃度で含有し、前記第２半導体領域は前記第１導電型と異なる第２導電型不純物を第２の濃度で含有し、前記第３半導体領域は前記第１導電型不純物を前記第１の濃度よりも低い第３の濃度で含有し、または、前記第２導電型不純物を前記第２の濃度よりも低い第３の濃度で含有し、前記第１半導体領域は前記第１コンタクトホールに整合している、あるいは、前記第２半導体領域は前記第２コンタクトホールに整合している。
　ある実施形態において、前記絶縁基板の法線方向から見たとき、前記第１半導体領域の外縁は前記第１コンタクトホールによって実質的に規定されている、または、前記第２半導体領域の外縁は前記第２コンタクトホールによって実質的に規定されている。
　ある実施形態において、前記第１半導体領域は前記第１コンタクトホールに整合しており、かつ、前記第２半導体領域は前記第２コンタクトホールに整合している。
　ある実施形態において、前記複数の薄膜ダイオードは、行および列を有するマトリクス状に配列されており、行方向に配列された複数の薄膜ダイオードの前記第１および第２半導体領域の一方は互いに連結されている。
　ある実施形態の半導体装置は、前記絶縁基板に支持された複数の薄膜トランジスタをさらに有する。
　本発明の表示装置は、上記何れかに記載の半導体装置を備える。
　本発明の半導体装置の製造方法は、絶縁基板と、前記絶縁基板に支持された複数の薄膜ダイオードとを備える半導体装置の製造方法であって、絶縁基板を用意する工程ａと、前記絶縁基板上に半導体層を形成する工程ｂと、前記半導体層上に絶縁層を形成する工程ｃと、前記絶縁層を貫通する第１および第２コンタクトホールを形成する工程ｄと、前記半導体層に、第１および第２導電型不純物を注入することによって、第１、第２および第３半導体領域を形成する工程であって、前記第１半導体領域は第１導電型不純物を第１の濃度で含有し、前記第２半導体領域は前記第１導電型と異なる第２導電型不純物を第２の濃度で含有し、前記第３半導体領域は前記第１導電型不純物を前記第１の濃度よりも低い第３の濃度で含有し、または、前記第２導電型不純物を前記第２の濃度よりも低い第３の濃度で含有する工程ｅと、前記第１半導体領域に前記第１コンタクトホール内で接続される第１電極および前記第２半導体領域に前記第２コンタクトホール内で接続される第２電極を、前記絶縁層の上に形成する工程ｆとを包含し、前記工程ｆは、前記第１半導体領域を前記第１コンタクトホールに対して自己整合的に形成する工程、または、前記第２半導体領域を前記第２コンタクトホールに対して自己整合的に形成する工程を包含する。
　ある実施形態において、前記工程ｆは、前記第１半導体領域を前記第１コンタクトホールに対して自己整合的に形成する工程、および、前記第２半導体領域を前記第２コンタクトホールに対して自己整合的に形成する工程を包含する。
　本発明によると、小型化しても十分な光電流を得ることができるＴＦＤを備える半導体装置およびその製造方法、ならびにそのような半導体装置を備えた表示装置が提供される。
（ａ）は本発明による実施形態の半導体装置１００Ａが有する薄膜ダイオード１０Ａの構造を示す模式的な断面図であり、（ｂ）は本発明による実施形態の半導体装置１００Ａの模式的な平面図である。 （ａ）は半導体装置１００Ａを有する表示装置の構成を示す模式的な平面図であり、（ｂ）は（ａ）の表示領域１３の一部を示した回路図である。 （ａ）～（ｅ）は薄膜ダイオード１０Ａの製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は薄膜ダイオード１０Ａの製造方法を説明するための模式的な断面図である。 （ａ）は他の実施形態の半導体装置１００Ｂが有する薄膜ダイオード１０Ｂの構造を示す模式的な断面図であり、（ｂ）は本発明による実施形態の半導体装置１００Ｂの模式的な平面図である。 （ａ）はさらに他の実施形態の半導体装置１００Ｃの模式的な平面図であり、（ｂ）はさらに他の実施形態の半導体装置１００Ｄの模式的な平面図である。 （ａ）～（ｅ）は薄膜ダイオード１０Ｂの製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は薄膜ダイオード１０Ｂの製造方法を説明するための模式的な断面図である。
　以下、図面を参照して本発明による実施形態の半導体装置およびその製造方法を説明する。以下では、半導体装置として液晶表示装置に用いられる、画素毎に薄膜ダイオードを有するＴＦＴ基板を例示するが、本発明はこれに限られない。
　図１～図３を参照して、本発明による実施形態の半導体装置１００Ａの構造およびその製造方法を説明する。
　図１（ａ）および（ｂ）に、半導体装置１００Ａの構造を示す。図１（ａ）は、半導体装置１００Ａが有する薄膜ダイオード１０Ａの構造を示す模式的な断面図であり、図１（ｂ）は、半導体装置１００Ａの模式的な平面図である。
　半導体装置１００Ａは、液晶表示装置に用いられるＴＦＴ基板であり、画素毎に、図１（ａ）に示す薄膜ダイオード１０Ａを有する。半導体装置１００Ａは、図１（ｂ）に示すように、不図示の絶縁基板（例えばガラス基板）１１Ａと、絶縁基板１１Ａに支持された薄膜ダイオード１０Ａおよび薄膜トランジスタＭ２Ａとを有している。絶縁基板１１Ａ上には、行方向に延びるＣｓ線７２Ａ１、ゲートバスライン７２Ａ２、読み出し信号線（ＲＷＳ）７４Ａ１およびリセット信号線（ＲＳＴ）７４Ａ２と列方向に延びるソースバスライン７３Ａが格子状に形成されており、それぞれの格子の一群が画素５０に対応する。画素５０はマトリクス状に配列されており、薄膜ダイオード１０Ａ、フォロアー薄膜トランジスタＭ１Ａと蓄積容量Ｃ１Ａは画素５０毎に配置されている。また、薄膜トランジスタＭ２Ａ、画素容量Ｃ２Ａおよび画素電極７５Ａも、画素５０毎に配置されており、薄膜トランジスタＭ２Ａはゲートバスライン７２Ａ２およびソースバスライン７３Ａに接続されている。
　図１（ａ）に示すように、薄膜ダイオード１０Ａは、絶縁基板１１Ａ上に形成された半導体層３０Ａと、半導体層３０Ａ上に形成された絶縁層２２Ａおよび２３Ａとを有している。半導体層３０Ａは、第１半導体領域３４Ａ、第２半導体領域３５Ａおよび第３半導体領域３３Ａを有している。
　薄膜ダイオード１０Ａは、さらに、絶縁層２２Ａおよび２３Ａを貫通する第１コンタクトホール４２Ａ１および第２コンタクトホール４２Ａ２と、絶縁層２３Ａ上に形成され、第１半導体領域３４Ａに第１コンタクトホール４２Ａ１内で接続された第１電極７１Ａ１と、絶縁層２３Ａ上に形成され、第２半導体領域３５Ａに第２コンタクトホール４２Ａ２内で接続された第２電極７１Ａ２とを有している。
　第１半導体領域３４Ａは第１導電型不純物（例えばｐ型不純物）を第１の濃度で含有し、第２半導体領域３５Ａは第１導電型と異なる第２導電型不純物（例えばｎ型不純物）を第２の濃度で含有し、第３半導体領域３３Ａは第１導電型不純物を第１の濃度よりも低い第３の濃度で含有し、または、第２導電型不純物を第２の濃度よりも低い第３の濃度で含有する。すなわち、第１半導体領域３４Ａはｐ+領域であり、第２半導体領域３５Ａはｎ+領域であり、第３半導体領域３３Ａはｐ-領域またはｎ-領域（ｉ領域）である。
　薄膜ダイオード１０Ａにおいて、第１半導体領域３４Ａは第１コンタクトホール４２Ａ１に整合しており、かつ、第２半導体領域３５Ａが第２コンタクトホール４２Ａ２に整合している。すなわち、２つの高濃度領域がそれぞれ対応するコンタクトホールと整合している。ここで、高濃度領域が「コンタクトホールに整合している」とは、薄膜ダイオード１０Ａの製造プロセスにおいて、高濃度領域がコンタクトホールに対して自己整合的に形成されたことを意味する。従って、基板法線方向から見たときの高濃度領域の二次元的な広がりは、コンタクトホールによって実質的に規定されている。
　さらに、第３半導体領域３３Ａの長さＬが、第１半導体領域３４Ａおよび第２半導体領域３５Ａより大きいことにより、第１半導体領域３４Ａと第２半導体領域３５Ａの間に形成される空乏層が第３半導体領域３３Ａに広く伸び、光電流が増えて、光‐電流の変換効率がよくなるという利点を有する。
　また、第１半導体領域３４Ａおよび第２半導体領域３５Ａをそれぞれ対応するコンタクトホール（４２Ａ１、４２Ａ２）に整合して形成することにより、それぞれの半導体領域と対応する電極（第１電極７１Ａ１、第２電極７１Ａ２）とのアライメントずれが小さくなるという利点を有する。
　次に、図２（ａ）は、半導体装置１００Ａを有する表示装置の構成を示す模式的な平面図である。図２（ａ）の表示装置は、画像取り込み機能（イメージセンサ）を備えており、絶縁性基板１１Ａと半導体基板１８を備える。絶縁基板１１Ａ上には、ゲートバスライン７２Ａ２およびソースバスライン７３Ａを有する表示領域１３と、周辺領域にはソースバスライン７３Ａを駆動するソースドライバ１４と、ゲートバスライン７２Ａ２を駆動するゲートドライバ１５と、画像を取り込んで出力するセンサ読出ドライバ１７とイメージセンサを駆動するセンサ走査ドライバ１６とが設けられている。半導体基板１８上には、表示制御および画像取込制御を行うロジックＩＣ１９が設けられている。このロジックＩＣ１９は絶縁基板１１Ａ上に実装されてもよいし、例えばＦＰＣを介して絶縁基板１１Ａに外部から接続されていてもよい。なお、後述する半導体装置１００Ｂ、１００Ｃおよび１００Ｄを有する表示装置も同様の構成を有する。なお、図２（ａ）において、ＴＶはタイミング制御信号および電源電圧であり、ＳＤはセンサーデータ信号であり、ＩＤはイメージデータ信号である。
　図２（ｂ）は、表示領域１３の一部を示した回路図である。図２（ｂ）の表示領域１３は、ソースバスラインとゲートバスラインの各交点付近に形成された薄膜トランジスタＭ２Ａと、薄膜トランジスタＭ２Ａの一端とＣｓ線７２Ａ１との間に接続された液晶容量ＣＬＣおよび画素容量Ｃ２Ａと、薄膜ダイオード１０Ａとフォロアー薄膜トランジスタＭ１Ａと蓄積容量Ｃ１Ａとを有する。なお、後述する半導体装置１００Ｂ、１００Ｃおよび１００Ｄを有する表示装置も同様の回路図で示される。
　イメージセンサの動作原理について簡単に説明する。
　まず、リセット信号線（ＲＳＴ）７４Ａ２にハイレベルのリセット信号を供給する。これにより、薄膜ダイオード１０Ａには順方向のバイアスがかかる。このときにフォロアー薄膜トランジスタＭ１Ａのゲート電極の電位はフォロアー薄膜トランジスタＭ１Ａの閾値電圧より低いので、フォロアー薄膜トランジスタＭ１Ａは非導通状態である。
　次に、リセット信号線（ＲＳＴ）７４Ａ２の電位をローレベルにする。これにより光電流の積分期間が開始する。この積分期間では、薄膜ダイオード１０Ａへの入射光量に比例した光電流が蓄積容量Ｃ１Ａから流れ出し、蓄積容量Ｃ１Ａが放電される。この積分期間においても、フォロアー薄膜トランジスタＭ１Ａのゲート電極の電位はフォロアー薄膜トランジスタＭ１Ａの閾値電圧より低いので、フォロアー薄膜トランジスタＭ１Ａは非導通状態のままである。
　次に、読み出し信号線（ＲＷＳ）７４Ａ１にハイレベルの読み出し信号を供給する。これにより、積分期間が終了し、読み出し期間が開始する。読み出し信号の供給により蓄積容量Ｃ１Ａに電荷が蓄積注入され、フォロアー薄膜トランジスタＭ１Ａのゲート電極の電位がフォロアー薄膜トランジスタＭ１Ａの閾値電圧よりも高くなる。その結果、フォロアー薄膜トランジスタＭ１Ａは導通状態となり、フォロアー薄膜トランジスタＭ１Ａから出力電圧（ＶＰＩＸ）をソースバスライン７３Ａ経由で読み出す。ＶＰＩＸは、積分期間における薄膜ダイオード１０Ａの光電流の積分値に比例する。
　次いで、読み出し信号線（ＲＷＳ）７４Ａ１の電位をローレベルに低下させて読み出し期間が終了する。なお、半導体装置１００Ａが有するイメージセンサの動作原理を説明したが、後述する半導体装置１００Ｂ、１００Ｃおよび１００Ｄが有するイメージセンサの動作原理も同様である。
　次に、図３および図４を参照して、半導体装置１００Ａの製造方法を説明する。以下では、半導体装置１００Ａの薄膜ダイオード１０Ａの製造方法を主に説明する。
　まず、図３（ａ）に示すように、ガラス基板１１Ａ上に、ＣＶＤ（Chemical Vapor Deposition）法により、例えばＳｉＮX（窒化シリコン）やＳｉＯX（酸化シリコン）を含有するベースコート層２１Ａを形成する。続いて、ＣＶＤ法やスパッタリング法等によりベースコート層２１Ａ上に非結晶シリコン（ａ‐Ｓｉ）層３１Ａを形成する。
　次に、図３（ｂ）に示すように、非結晶シリコン層３１Ａに熱アニール処理を行い、非結晶シリコン層３１Ａを脱水素した後、エキシマーレーザーを照射することによって非結晶シリコン層３１Ａを結晶化して、多結晶シリコン層３２Ａを形成する。
　次に、図３（ｃ）に示すように、公知の方法で多結晶シリコン層３２Ａを島状にパターニングする。
　次に、図３（ｄ）に示すように、島状の多結晶シリコン層３２Ａ上に、ＣＶＤ法等によりＳｉＯX等を含有する第１絶縁層２２Ａを形成する。
　次に、図３（ｅ）に示すように、不図示のフォトレジストをマスクとして多結晶シリコン層３２Ａに低濃度のボロンイオンを注入し、ｐ-領域３３Ａを形成する。ボロンが注入された多結晶シリコン層の全体を多結晶シリコン層３３Ａということがある。
　次に、図４（ａ）に示すように、第１絶縁層２２Ａの上に、公知の方法で例えばＳｉＮXやＳｉＯX等を積層してなる第２絶縁層２３Ａを形成する。この場合、第２絶縁層２３Ａの構造は積層構造に限定されない。
　次に、図４（ｂ）に示すように、フォトリソグラフィプロセス等により、第１絶縁層２２Ａおよび第２絶縁層２３Ａに、多結晶シリコン層３３Ａに至るコンタクトホール４２Ａ１、４２Ａ２を形成する。
　次に、図４（ｃ）に示すように、後述するｐ+領域となる箇所をレジスト６１Ａなどによってマスクし、ｐ-領域３３Ａの一部にリンイオンを注入し、ｎ+領域３４Ａを形成する。
　次に、図４（ｄ）に示すように、ｎ+領域３４Ａをレジスト６１Ａなどによってマスクし、ｐ-領域３３Ａの一部に高濃度のボロンイオンを注入し、ｐ+領域３５Ａを形成する。続いて、熱アニール処理を行う。絶縁基板１１Ａを加熱することによりｎ+領域３４Ａおよびｐ+領域３５Ａのドーパントを活性化し、同時に第２絶縁層２３Ａに含まれる水素の拡散によって多結晶シリコン層３３Ａを水素化する。
　この後、レジスト６１Ａを除去し、例えばＩＴＯ（Indium Thin Oxide）やＩＺＯ（Indium Zinc Oxide）等を用いて、例えばスパッタ法により、第２絶縁層２３Ａ上に、コンタクトホール４２Ａ１内でｎ+領域３４Ａと接続する電極７１Ａ１と、コンタクトホール４２Ａ２内でｐ+領域３５Ａと接続する電極７１Ａ２とを形成する。その結果、図１（ａ）に示した薄膜ダイオード１０Ａが得られる。この際、電極７１Ａ１、７１Ａ２は接合部分への光入射を妨げないよう透明電極材料が望ましいが、必ずしも透明でなくてもよく、不透明な金属材料を用いることもできる。
　上述したように、本実施形態の製造方法においては、ｎ+領域３４Ａおよびｐ+領域３５Ａは、コンタクトホール４２Ａ１、４２Ａ２に対して自己整合的に形成される。つまり、ｎ+領域３４Ａおよびｐ+領域３５Ａは、前述したコンタクトホールによって露出した半導体層に不純物（例えば、リンイオン、ボロンイオン）が注入され、不純物が注入された領域に所望の半導体領域（高濃度領域）が形成される。なお、不純物を注入した後の熱処理（活性化熱処理）の過程で、不純物が拡散するが、最終的な高濃度領域の範囲は、コンタクトホールによって実質的に規定されていると言える。
　このように、高濃度領域をコンタクトホールに対して自己整合的に形成することにより、最終的に得られる薄膜ダイオード１０Ａのｐ-領域３３Ａの長さにばらつきが生じないので、薄膜ダイオード間の特性のばらつきを低減する利点が得られる。迷光の薄膜ダイオードへの入射を低減し、光学的Ｓ／Ｎ（Signal/Noise）比を高めるためｐ-領域３３Ａの長さを大きく設計する際に特に有効である。さらに、ｎ+領域３４Ａおよびｐ+領域３５Ａを小さくすることが可能で、その分ｐ-領域３３Ａの長さを大きくすることができ、より大きな光電流を得ることができるので表示装置が高精細になるほど有利となる。
　さらに、薄膜ダイオードと同時に形成される不図示の薄膜トランジスタの高濃度領域のドーピングとは別工程でドーピングするので、ドーズ量を任意に設定できることにより、後述する電極とコンタクト抵抗を最小限にするような高ドーズ量を採用でき、結果として大きな光電流を得ることができる利点を有する。
　また、高濃度領域を形成するためのドーピングは、第１絶縁層２２Ａや第２絶縁層２３Ａを介さないで処理することができるので、低加速電圧で処理することが可能となる利点を有する。これによって、ドーピングによる半導体層へのダメージを低減することができ、良好なＰ‐ＩおよびＩ‐Ｎ界面が得られ、結果的に特性の優れたＰＩＮダイオードとを製造することができる。
　次に、図５～図８を参照して、本発明による他の実施形態の半導体装置１００Ｂ、１００Ｃおよび１００Ｄの構造と製造方法を説明する。
　図５（ａ）および（ｂ）に、本発明による他の実施形態の半導体装置１００Ｂの構造を示す。図５（ａ）は、半導体装置１００Ｂが有する薄膜ダイオード１０Ｂの構造を示す模式的な断面図であり、図５（ｂ）は、半導体装置１００Ｂの模式的な平面図である。図６（ａ）は、半導体装置１００Ｃの模式的な平面図であり、図６（ｂ）は、半導体装置１００Ｄの模式的な平面図である。
　半導体装置１００Ｂは、液晶表示装置に用いられるＴＦＴ基板であり、画素毎に、図５（ａ）に示す薄膜ダイオード１０Ｂを有する。半導体装置１００Ｂは、図５（ｂ）に示すように、不図示の絶縁基板（例えばガラス基板）１１Ｂと、絶縁基板１１Ｂに支持された薄膜ダイオード１０Ｂおよび薄膜トランジスタＭ２Ｂとを有している。絶縁基板１１Ｂ上には、行方向に延びるＣｓ線７２Ｂ１、ゲートバスライン７２Ｂ２、読み出し信号線（ＲＷＳ）７４Ｂ１およびリセット信号線（ＲＳＴ）７４Ｂ２と列方向に延びるソースバスライン７３Ｂが格子状に形成されており、それぞれの格子の一群が画素５０に対応する。画素５０はマトリクス状に配列されており、薄膜ダイオード１０Ｂ、フォロアー薄膜トランジスタＭ１Ｂと蓄積容量Ｃ１Ｂは画素５０毎に配置されている。また、薄膜トランジスタＭ２Ｂ、画素容量Ｃ２Ｂおよび画素電極７５Ｂも、画素毎に配置されており、ゲートバスライン７２Ｂ２およびソースバスライン７３Ｂに接続されている。
　図５（ａ）に示すように、薄膜ダイオード１０Ｂは絶縁基板１１Ｂ上に形成された半導体層３０Ｂと、半導体層３０Ｂ上に形成された絶縁層２２Ｂおよび２３Ｂとを有している。半導体層３０Ｂは、第１半導体領域３４Ｂ、第２半導体領域３５Ｂおよび第３半導体領域３３Ｂを有している。
　薄膜ダイオード１０Ｂは、さらに、絶縁層２２Ｂおよび２３Ｂを貫通する第１コンタクトホール４２Ｂ１および第２コンタクトホール４２Ｂ２と、絶縁層２３Ｂ上に形成され、第１半導体領域３４Ｂに第１コンタクトホール４２Ｂ１内で接続された第１電極７１Ｂ１と、絶縁層２３Ｂ上に形成され、第２半導体領域３５Ｂに第２コンタクトホール４２Ｂ２内で接続された第２電極７１Ｂ２とを有している。
　第１半導体領域３４Ｂは第１導電型不純物（例えばｐ型不純物）を第１の濃度で含有し、第２半導体領域３５Ｂは第１導電型と異なる第２導電型不純物（例えばｎ型不純物）を第２の濃度で含有し、第３半導体領域３３Ｂは第１導電型不純物を第１の濃度よりも低い第３の濃度で含有し、または、第２導電型不純物を第２の濃度よりも低い第３の濃度で含有する。すなわち、第１半導体領域３４Ｂはｐ+領域であり、第２半導体領域３５Ｂはｎ+領域であり、第３半導体領域３３Ｂはｐ-領域またはｎ-領域（ｉ領域）である。
　薄膜ダイオード１０Ｂにおいて、第２半導体領域３５Ｂが第２コンタクトホール４２Ｂ２に整合している。すなわち、１つの高濃度領域が対応するコンタクトホールと整合している。ここで、高濃度領域が「コンタクトホールに整合している」とは、薄膜ダイオード１０Ｂの製造プロセスにおいて、高濃度領域がコンタクトホールに対して自己整合的に形成されたことを意味する。従って、基板法線方向から見たときの高濃度領域の二次元的な広がりは、コンタクトホールによって実質的に規定されている。
　また、第２半導体領域３５Ｂを対応するコンタクトホール４２Ｂ２に整合して形成することにより、第２半導体領域３５Ｂと対応する電極（第２電極７１Ｂ２）とのアライメントずれが小さくなるという利点を有する。
　また、薄膜ダイオード１０Ｂの他、図６（ａ）および図６（ｂ）に示す薄膜ダイオード１０Ｃおよび薄膜ダイオード１０Ｄのような構成を用いることもできる。
　図６（ａ）に示すように、半導体装置１００Ｃは、不図示の絶縁基板と、絶縁基板に支持された薄膜ダイオード１０Ｃおよび薄膜トランジスタＭ２Ｃとを有している。絶縁基板上には、行方向に延びるＣｓ線７２Ｃ１、ゲートバスライン７２Ｃ２、読み出し信号線（ＲＷＳ）７４Ｃ１およびリセット信号線（ＲＳＴ）７４Ｃ２と列方向に延びるソースバスライン７３Ｃが格子状に形成されており、それぞれの格子の一群が画素５０に対応する。画素５０はマトリクス状に配列されており、薄膜ダイオード１０Ｃ、フォロアー薄膜トランジスタＭ１Ｃと蓄積容量Ｃ１Ｃは画素５０毎に配置されている。また、薄膜トランジスタＭ２Ｃ、画素容量Ｃ２Ｃおよび画素電極７５Ｃも、画素５０毎に配置されており、ゲートバスライン７２Ｃ２およびソースバスライン７３Ｃに接続されている。
　薄膜ダイオード１０Ｃは、第１半導体領域３４Ｃ、第２半導体領域３５Ｃおよび第３半導体領域３３Ｃを有する半導体層３０Ｃと、半導体層３０Ｃ上に形成された絶縁層とを有している。
　薄膜ダイオード１０Ｃは、さらに、絶縁層を貫通する第１コンタクトホール４２Ｃ１および第２コンタクトホール４２Ｃ２と、絶縁層上に形成され、第１半導体領域３４Ｃに第１コンタクトホール４２Ｃ１内で接続された第１電極７１Ｃ１と、絶縁層２３Ｃ上に形成され、第２半導体領域３５Ｃに第２コンタクトホール４２Ｃ２内で接続された第２電極７１Ｃ２とを有している。
　第１半導体領域３４Ｃは第１導電型不純物（例えばｐ型不純物）を第１の濃度で含有し、第２半導体領域３５Ｃは第１導電型と異なる第２導電型不純物（例えばｎ型不純物）を第２の濃度で含有し、第３半導体領域３３Ｃは第１導電型不純物を第１の濃度よりも低い第３の濃度で含有し、または、第２導電型不純物を第２の濃度よりも低い第３の濃度で含有する。すなわち、第１半導体領域３４Ｃはｐ+領域であり、第２半導体領域３５Ｃはｎ+領域であり、第３半導体領域３３Ｃはｐ-領域またはｎ-領域（ｉ領域）である。
　薄膜ダイオード１０Ｃにおいては、第１半導体領域３４Ｃが第１コンタクトホール４２Ｃ１に整合している。すなわち、１つの高濃度領域が対応するコンタクトホールと整合している。ここで、高濃度領域が「コンタクトホールに整合している」とは、薄膜ダイオード１０Ｃの製造プロセスにおいて、高濃度領域がコンタクトホールに対して自己整合的に形成されたことを意味する。従って、基板法線方向から見たときの高濃度領域の二次元的な広がりは、コンタクトホールによって実質的に規定されている。また、第１半導体領域３４Ｃを対応するコンタクトホール４２Ｃ１に整合して形成することにより、第１半導体領域３４Ｃと対応する電極（第１電極７１Ｃ１）とのアライメントずれが小さくなるという利点を有する。
　図６（ｂ）に示すように、半導体装置１００Ｄは、不図示の絶縁基板と、絶縁基板に支持された薄膜ダイオード１０Ｄおよび薄膜トランジスタＭ２Ｄとを有している。絶縁基板上には、行方向に延びるＣｓ線７２Ｄ１、ゲートバスライン７２Ｄ２、読み出し信号線（ＲＷＳ）７４Ｄ１およびリセット信号線（ＲＳＴ）７４Ｄ２と列方向に延びるソースバスライン７３Ｄが格子状に形成されており、それぞれの格子の一群が画素５０に対応する。画素５０はマトリクス状に配列されており、薄膜ダイオード１０Ｄ、フォロアー薄膜トランジスタＭ１Ｄと蓄積容量Ｃ１Ｄは画素５０毎に配置されている。また、薄膜トランジスタＭ２Ｄ、画素容量Ｃ２Ｄおよび画素電極７５Ｄも、画素５０毎に配置されており、ゲートバスライン７２Ｄ２およびソースバスライン７３Ｄに接続されている。
　薄膜ダイオード１０Ｄは、第１半導体領域３４Ｄ、第２半導体領域３５Ｄおよび第３半導体領域３３Ｄを有する半導体層３０Ｄと、半導体層３０Ｄ上に形成された絶縁層とを有している。
　薄膜ダイオード１０Ｄは、さらに、絶縁層を貫通する第１コンタクトホール４２Ｄ１と、絶縁層上に形成され、第２半導体領域３５Ｄに第１コンタクトホール４２Ｄ１内で接続された第１電極７１Ｄ２とを有している。また、行方向に配列された複数の薄膜ダイオード１０Ｄは、第１半導体領域３４Ｄで互いに連結されている。
　第１半導体領域３４Ｄは第１導電型不純物（例えばｐ型不純物）を第１の濃度で含有し、第２半導体領域３５Ｄは第１導電型と異なる第２導電型不純物（例えばｎ型不純物）を第２の濃度で含有し、第３半導体領域３３Ｄは第１導電型不純物を第１の濃度よりも低い第３の濃度で含有し、または、第２導電型不純物を第２の濃度よりも低い第３の濃度で含有する。すなわち、第１半導体領域３４Ｄはｐ+領域であり、第２半導体領域３５Ｄはｎ+領域であり、第３半導体領域３３Ｄはｐ-領域またはｎ-領域（ｉ領域）である。
　薄膜ダイオード１０Ｄにおいて、第２半導体領域３５Ｄが第１コンタクトホール４２Ｄ１に整合している。すなわち、１つの高濃度領域が対応するコンタクトホールと整合している。ここで、高濃度領域が「コンタクトホールに整合している」とは、薄膜ダイオード１０Ｄの製造プロセスにおいて、高濃度領域がコンタクトホールに対して自己整合的に形成されたことを意味する。従って、基板法線方向から見たときの高濃度領域の二次元的な広がりは、コンタクトホールによって実質的に規定されている。また、第２半導体領域３５Ｄを対応するコンタクトホール４２Ｄ１に整合して形成されることにより、第２半導体領域と対応する電極（第１電極７１Ｄ２）とのアライメントずれが小さくなるという利点を有する。
　次に、図７および図８を参照して、半導体装置１００Ｂの製造方法を説明する。以下では、半導体装置１００Ｂの薄膜ダイオード１０Ｂの製造方法を主に説明する。
　まず、図７（ａ）に示すように、ガラス基板１１Ｂ上に、ＣＶＤ法等により、例えばＳｉＮXやＳｉＯX等を用いたベースコート層２１Ｂを形成する。次にＣＶＤ法やスパッタリング法等によりベースコート層２１Ｂ上に非結晶シリコン層３１Ｂを形成する。
　次に、図７（ｂ）に示すように、非結晶シリコン層３１Ｂに熱アニールにより非結晶シリコン層３１Ｂを脱水素した後、エキシマーレーザーを照射することによって非結晶シリコン層３１Ｂを結晶化して、多結晶シリコン層３２Ｂを形成する。
　次に、図７（ｃ）に示すように、公知の方法で、多結晶シリコン層３２Ｂを島状にパターニングする。
　次に、図７（ｄ）に示すように、島状の多結晶シリコン層３２Ｂ上にＣＶＤ法等によりＳｉＯX等を用いた第１絶縁層２２Ｂを形成する。
　次に、図７（ｅ）に示すように、不図示のレジストなどをマスクとして多結晶シリコン層３２Ｂに、低濃度のボロンイオンを注入しｐ-領域３３Ｂを形成する。ボロンが注入された多結晶シリコン層の全体を多結晶シリコン層３３Ｂということがある。
　次に、図８（ａ）に示すように、フォトレジスト６１Ｂなどによってマスクをし、ｐ-領域３３Ｂの一部に高濃度のリンイオンを注入し、ｎ+領域３４Ｂを形成する。
　次に、図８（ｂ）に示すように、第１絶縁層２２Ｂの上に、公知の方法で、例えばＳｉＮXやＳｉＯX等を積層してなる第２絶縁層２３Ｂを形成する。この場合、第２絶縁層２３Ｂの構造は積層構造に限定されない。
　次に、図８（ｃ）に示すように、フォトリソグラフィプロセス等により、第１絶縁層２２Ｂおよび第２絶縁層２３Ｂに、多結晶シリコン層３３Ｂに至る半導体層へのコンタクトホール４２Ｂ１、４２Ｂ２を形成する。
　次に、図８（ｄ）に示すように、フォトレジスト６１Ｂなどを用いてｎ+領域３４Ｂをマスクし、ｐ-領域３３Ｂの一部にボロンイオンを注入し、ｐ+領域３５Ｂを形成する。このとき、ｐ+領域３５Ｂは上述したコンタクトホールに対して自己整合的に形成される。
　次に、熱アニール処理をおこなう。基板を加熱することによりｎ+領域３４Ｂおよびｐ+領域３５Ｂのドーパントを活性化し、同時に第２絶縁層２３Ｂに含まれる水素の拡散によって多結晶シリコン層３３Ｂを水素化する。
　この後、レジスト６１Ｂを除去し、例えばＩＴＯやＩＺＯ等を用いて、例えばスパッタ法により、第２絶縁層２３Ｂ上に、コンタクトホール４２Ｂ１内でｎ+領域３４Ｂと接続する電極７１Ｂ１と、コンタクトホール４２Ｂ２内でｐ+領域３５Ｂと接続する電極７１Ｂ２とを形成する。その結果、図５（ａ）に示した薄膜ダイオード１０Ｂが得られる。この際、電極７１Ｂ１、７１Ｂ２は接合部分への光入射を妨げないよう透明電極材料が望ましいが、必ずしも透明でなくてもよく、不透明な金属材料を用いることもできる。
　ここでは、ｐ+領域３５Ｂだけをコンタクトホールに対して自己整合的に形成する例を示したが、これに限られず、ｐ+領域３５Ｂおよびｎ+領域３４Ｂのいずれか一方の高濃度領域をコンタクトホールに対して自己整合的に形成すれば、例えば上述した半導体装置１００Ｃまたは１００Ｄを得られ、その高濃度領域に関しては、上述した半導体装置１００Ａと同様に本発明の効果を得ることができる。なお、他の高濃度領域はフォトリソグラフィプロセス等の公知のプロセスを用いて形成すればよい。
　ここでは、表示装置として画素毎に薄膜ダイオードを有するＴＦＴ型の液晶表示装置を例示したが、本発明は、有機ＥＬ表示装置などの他の表示装置に適用することができる。また、画素毎に薄膜ダイオードを備える表示装置に限られず、特許文献２に開示されているように、表示領域と別に、イメージセンサ領域を備える表示装置に適用することができる。もちろん、イメージセンサ単体にも適用できるし、イメージセンサを一体化した、表示装置以外の電子装置にも適用できる。
　本発明は、半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置に適用することができる。
　１１Ａ、１１Ｂ　　　絶縁基板
　２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ　　　第１絶縁層
　２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ　　　第２絶縁層
　３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ　　　半導体層
　３３Ａ、３３Ｂ、３３Ｃ、３３Ｄ　　　ｐ-領域
　３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ　　　ｎ+領域
　３５Ａ、３５Ｂ、３５Ｃ、３５Ｄ　　　ｐ+領域
　４２Ａ１、４２Ａ２、４２Ｂ１、４２Ｂ２、４２Ｃ１、４２Ｃ２、４２Ｄ１　　　コンタクトホール
　５０　　　画素
　６１Ａ、６１Ｂ　　　レジスト
　７１Ａ１、７１Ａ２、７１Ｂ１、７１Ｂ２、７１Ｃ１、７１Ｃ２、７１Ｄ２　　　電極
　７２Ａ１、７２Ｂ１、７２Ｃ１、７２Ｄ１　　　Ｃｓ線
　７２Ａ２、７２Ｂ２、７２Ｃ２、７２Ｄ２　　　ゲートバスライン
　７３Ａ、７３Ｂ、７３Ｃ、７３Ｄ　　　ソースバスライン
　７４Ａ１、７４Ｂ１、７４Ｃ１、７４Ｄ１　　　読み出し信号線（ＲＷＳ）
　７４Ａ２、７４Ｂ２、７４Ｃ２、７４Ｄ２　　　リセット信号線（ＲＳＴ）
　７５Ａ、７５Ｂ、７５Ｃ、７５Ｄ　　　画素電極
　Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ、Ｍ１Ｄ　　　フォロアーＴＦＴ
　Ｍ２Ａ、Ｍ２Ｂ、Ｍ２Ｃ、Ｍ２Ｄ　　　薄膜トランジスタ（画素ＴＦＴ）
　Ｃ１Ａ、Ｃ１Ｂ、Ｃ１Ｃ、Ｃ１Ｄ　　　蓄積容量
　Ｃ２Ａ、Ｃ２Ｂ、Ｃ２Ｃ、Ｃ２Ｄ　　　画素容量

Claims (8)

  1. 　絶縁基板と、前記絶縁基板に支持された複数の薄膜ダイオードとを備える半導体装置であって、
    　前記複数の薄膜ダイオードのそれぞれは、
    　　前記絶縁基板上に形成された第１、第２および第３半導体領域を有する半導体層と、
    　　前記半導体層上に形成された絶縁層と、
    　　前記絶縁層を貫通する第１および第２コンタクトホールと、
    　　前記絶縁層上に形成され、前記第１半導体領域に前記第１コンタクトホール内で接続された第１電極と、
    　　前記絶縁層上に形成され、前記第２半導体領域に前記第２コンタクトホール内で接続された第２電極とを有し、
    　　前記第１半導体領域は第１導電型不純物を第１の濃度で含有し、前記第２半導体領域は前記第１導電型と異なる第２導電型不純物を第２の濃度で含有し、前記第３半導体領域は前記第１導電型不純物を前記第１の濃度よりも低い第３の濃度で含有し、または、前記第２導電型不純物を前記第２の濃度よりも低い第３の濃度で含有し、
    　　前記第１半導体領域が前記第１コンタクトホールに整合している、あるいは、前記第２半導体領域が前記第２コンタクトホールに整合している、半導体装置。
  2. 　前記絶縁基板の法線方向から見たとき、前記第１半導体領域の外縁は前記第１コンタクトホールによって実質的に規定されている、または、前記第２半導体領域の外縁は前記第２コンタクトホールによって実質的に規定されている、請求項１に記載の半導体装置。
  3. 　前記第１半導体領域が前記第１コンタクトホールに整合しており、かつ、前記第２半導体領域が前記第２コンタクトホールに整合している、請求項１に記載の半導体装置。
  4. 　前記複数の薄膜ダイオードは、行および列を有するマトリクス状に配列されており、行方向に配列された複数の薄膜ダイオードの前記第１および第２半導体領域の一方は互いに連結されている、請求項１に記載の半導体装置。
  5. 　前記絶縁基板に支持された複数の薄膜トランジスタをさらに有する、請求項１から４のいずれかに記載の半導体装置。
  6. 　請求項５に記載の半導体装置を備える表示装置。
  7. 　絶縁基板と、前記絶縁基板に支持された複数の薄膜ダイオードとを備える半導体装置の製造方法であって、
    　絶縁基板を用意する工程ａと、
    　前記絶縁基板上に半導体層を形成する工程ｂと、
    　前記半導体層上に絶縁層を形成する工程ｃと、
    　前記絶縁層を貫通する第１および第２コンタクトホールを形成する工程ｄと、
    　前記半導体層に、第１および第２導電型不純物を注入することによって、第１、第２および第３半導体領域を形成する工程であって、前記第１半導体領域は第１導電型不純物を第１の濃度で含有し、前記第２半導体領域は前記第１導電型と異なる第２導電型不純物を第２の濃度で含有し、前記第３半導体領域は前記第１導電型不純物を前記第１の濃度よりも低い第３の濃度で含有し、または、前記第２導電型不純物を前記第２の濃度よりも低い第３の濃度で含有する工程ｅと、
    　前記第１半導体領域に前記第１コンタクトホール内で接続される第１電極および前記第２半導体領域に前記第２コンタクトホール内で接続される第２電極を、前記絶縁層の上に形成する工程ｆとを包含し、
    　前記工程ｅは、前記第１半導体領域を前記第１コンタクトホールに対して自己整合的に形成する工程、または、前記第２半導体領域を前記第２コンタクトホールに対して自己整合的に形成する工程を包含する、半導体装置の製造方法。
  8. 　前記工程ｅは、前記第１半導体領域を前記第１コンタクトホールに対して自己整合的に形成する工程、および、前記第２半導体領域を前記第２コンタクトホールに対して自己整合的に形成する工程を包含する、請求項７に記載の半導体装置の製造方法。
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