JP4931367B2 - 検出装置及びそれを備えた表示装置 - Google Patents

Description

本発明は、環境センサの出力を検出する検出装置、及びそれを備えた表示装置に関する。

近年、表示装置は、周囲の環境条件、例えば、周囲の光の強度に応じて画面の表示輝度を調整するため、いわゆる環境センサ（以下「アンビエントセンサ」と称す。）を備えている（例えば、特許文献１及び特許文献２参照。）。液晶表示装置の場合であれば、検出された環境条件に応じて、バックライトの強度が調整される。また、ＥＬ表示装置等の発光素子を備えた表示装置の場合であれば、検出された環境条件に応じて、映像信号の輝度が調整される。

このようなアンビエントセンサ付の表示装置によれば、環境条件に応じて輝度が調整されるため、画面の視認性の向上が図られると共に、表示装置の低消費電力化や長寿命化が実現できる。アンビエントセンサ付の表示装置は、特に、屋外に持ち出して使用する機会が多い携帯端末装置（例えば、携帯電話、PDA、携帯ゲーム機器等）の表示装置として有用である。

アンビエントセンサの例としては、例えば、フォトダイオードやフォトトランジスタといった光センサが挙げられる。また、光センサは、例えば、ディスクリート部品の光センサを表示パネルに実装することによって表示装置に搭載できる（例えば、特許文献１参照。）。更に、部品点数の削減を図るのであれば、光センサは、表示パネルの基板上にアクティブ素子等と共に形成することによっても表示装置に搭載できる（例えば、特許文献２参照。）。

また、表示装置に光センサを搭載する場合は、検出装置が必要になる（例えば、特許文献３及び４参照）。ここで、図２１を用いて光センサの検出装置について説明する。図２１は、従来からの光センサ用の検出装置の回路構成を概略的に示す回路構成図である。

図２１に示す例では、光センサとしてフォトダイオード６１が用いられている。フォトダイオード６１の陽極は、バイアス電圧を印加するため、電源電位Ｖ_DDに接続されている。図２１に示すように、検出装置６０は、センシング用スイッチ６４、リフレッシュ用スイッチ６５、容量部６２、及び増幅器６３を備えている。容量部６２の一方の極と増幅器６３の入力端子とは、それぞれセンシング用スイッチ６４を介してフォトダイオード６１の陰極に接続されている。また、容量部６２の他方の極は接地されている。リフレッシュ用スイッチ６５は容量部６２と並列に接続されている。

図２１に示す検出装置６０の動作について説明する。先ず、リフレッシュ用スイッチ６５をオン、センシング用スイッチ６４をオフにする（図２１において破線で示した状態）。これにより、容量部６２がリセットされる。

次に、リフレッシュ用スイッチ６５をオフ、センシング用スイッチ６４をオンにする。この状態においてフォトダイオード６１に光が入射すると、フォトダイオード６１の陽極側から陰極側へと起電流Ｉ_PHが流れる。起電流Ｉ_PHが容量部６２に流れ込むと、容量部６２は電荷を蓄積する。これにより、蓄積された電荷量に応じた電圧が発生し、電圧信号が増幅器６３に入力される。電圧信号は増幅器６３によって増幅され、増幅器６３の出力端子から出力電圧Ｖ₀が得られる。

なお、図２１では図示していないが、出力電圧Ｖ₀は、例えばコンパレータへと出力され、コンパレータによって基準電圧と比較される。液晶表示装置の場合であれば、この比較結果に基づいてバックライトの強度が調整される。このように、従来の表示装置は、光センサ等のアンビエントセンサに入射した光の強度を検出装置によって検出することで、環境条件に応じた輝度調整を行っている。
特開２００２−６２８５６号公報（第１２図−第１４図） 特開２００２−１７５０２６号公報（第１２図） 特開２００４−１５９２７３号公報（第５−７頁、第３図） 特開平４−３１５９６５号公報（第４−５頁、第１図）

しかしながら、光センサに代表されるアンビエントセンサにおいては、環境条件等によって起電流Ｉ_PHがばらつく場合がある。また、光センサに代表されるアンビエントセンサにおいては、製造上の問題から、起電流Ｉ_PHが設計値とならない場合がある。この場合、例えば、図２１において、容量部６２が設計値通りの容量値を有していても、出力電圧Ｖ₀が適正な値とならず、適切な輝度調整ができなくなる。この問題は、特に、表示パネルの基板上にアクティブ素子等と共にアンビエントセンサを形成する場合に顕著に発生する。

本発明の目的は、上記問題を解消し、環境センサ（アンビエントセンサ）が出力する起電流の大きさに応じて容量の容量値を可変し得る検出装置、及びそれを備えた表示装置を提供することにある。

上記目的を達成するために本発明における第１の表示装置は、周囲の環境条件に応じて起電流を出力する環境センサと、前記起電流の大きさに応じて電圧信号を出力する検出装置とを備えた表示装置であって、前記検出装置は、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部と、前記可変容量部の容量を調整する制御部とを備え、前記可変容量部は、複数の容量素子を備え、前記制御部は、前記電圧信号の出力電圧と基準電圧とを比較し、比較結果に応じて一又は二以上の容量素子を機能させて、前記可変容量部の容量を調整することを特徴とする。

また、上記目的を達成するために本発明における第２の表示装置は、周囲の環境条件に応じて起電流を出力する環境センサと、前記起電流の大きさに応じて電圧信号を出力する検出装置とを備えた表示装置であって、前記検出装置は、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部を備え、前記可変容量部は、複数の容量素子と、前記複数の容量素子をそれぞれ個別に機能させる信号を前記検出装置の外部から入力するための入力端子とを備え、前記信号の入力によって前記可変容量部の容量が調整されることを特徴とする。

更に、上記目的を達成するために本発明における第１の検出装置は、環境センサが出力した起電流の大きさに応じて電圧信号を出力する検出装置であって、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部と、前記可変容量部の容量を調整する制御部とを備え、前記可変容量部は、複数の容量素子を備え、前記制御部は、前記電圧信号の出力電圧と基準電圧とを比較し、比較結果に応じて一又は二以上の容量素子を機能させて、前記可変容量部の容量を調整することを特徴とする。

また、上記目的を達成するために本発明における第２の検出装置は、環境センサが出力した起電流の大きさに応じて電圧信号を出力する検出装置であって、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部を備え、前記可変容量部は、複数の容量素子と、前記複数の容量素子をそれぞれ個別に機能させる信号を外部から入力するための入力端子とを備え、前記信号の入力によって前記可変容量部の容量が調整されることを特徴とする。

以上のように本発明における検出装置及び表示装置によれば、可変容量部の容量は、出力電圧が変動しないように可変され、環境センサ（アンビエントセンサ）が出力する起電流の大きさに応じた適切な大きさになる。このため、起電流がばらついた場合であっても、表示装置においては適切な輝度調整を行うことができる。

本発明における第１の表示装置は、周囲の環境条件に応じて起電流を出力する環境センサと、前記起電流の大きさに応じて電圧信号を出力する検出装置とを備えた表示装置であって、前記検出装置は、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部と、前記可変容量部の容量を調整する制御部とを備え、前記可変容量部は、複数の容量素子を備え、前記制御部は、前記電圧信号の出力電圧と基準電圧とを比較し、比較結果に応じて一又は二以上の容量素子を機能させて、前記可変容量部の容量を調整することを特徴とする。

また、本発明における第１の検出装置は、環境センサが出力した起電流の大きさに応じて電圧信号を出力する検出装置であって、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部と、前記可変容量部の容量を調整する制御部とを備え、前記可変容量部は、複数の容量素子を備え、前記制御部は、前記電圧信号の出力電圧と基準電圧とを比較し、比較結果に応じて一又は二以上の容量素子を機能させて、前記可変容量部の容量を調整することを特徴とする。

上記本発明における第１の表示装置及び第１の検出装置においては、前記複数の容量素子が、互いに並列に接続され、前記可変容量部が、前記複数の容量素子それぞれ毎に、複数のスイッチング素子を更に備え、前記複数の容量素子それぞれは、対応する前記容量素子に接続され、前記制御部が、前記比較結果に応じて一又は二以上のスイッチング素子をオンにして、前記可変容量部の容量を調整する態様であっても良い。この態様によれば、簡単な構成で可変容量部の容量を調整することができる。

また、上記本発明における第１の表示装置及び第１の検出装置においては、前記複数の容量素子それぞれが、第１の導電膜と、前記第１の導電膜の上に形成された絶縁膜と、前記絶縁膜の上に形成された第２の導電膜とを備えた態様とすることができる。この態様によれば、容量素子の形成を安価に行うことができる。更に、この態様においては、前記第１の導電膜が、半導体領域を有するシリコン膜であっても良い。この場合、容量素子における単位体積当たりの容量値を増大させることができ、容量素子が占める面積を小さくすることができる。

更に、上記本発明における第１の表示装置及び第１の検出装置においては、前記可変容量部が、前記複数の容量素子として複数のトランジスタ素子を備え、前記制御部が、前記比較結果に応じて、一又は二以上の前記トランジスタ素子のゲートに、予め設定された大きさの電圧を印加し、前記電圧を印加した前記トランジスタ素子のゲート容量を前記容量素子として機能させることによって、前記可変容量部の容量を調整する態様とすることもできる。この態様では、トランジスタ素子のゲートに入力する電圧の大きさを調整することによってゲート容量のオン・オフができる。このため、上述した態様に比べ、可変容量部の部品点数を削減することができ、表示装置の小型化及び低コスト化を図ることができる。

また、上記態様においては、前記複数のトランジスタ素子それぞれが、半導体領域が形成されたシリコン膜と、前記シリコン膜の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを備え、前記複数のトランジスタ素子それぞれのシリコン膜は、互いに直列に接続されているのが好ましい。この場合は、配線を簡略化でき、表示装置の更なる低コスト化を図ることができる。

また、上記本発明における第１の表示装置及び第１の検出装置においては、前記環境センサとして、入射した光の強度に応じて起電流を出力する光センサを用いることができる。

上記本発明における第１の表示装置は、複数のアクティブ素子が形成されたアクティブマトリクス基板を更に備え、前記環境センサと、前記可変容量部及び前記制御部のうち少なくとも一方とが、前記アクティブマトリクス基板に形成されている態様とできる。この場合、前記環境センサと、前記可変容量部及び前記制御部のうち少なくとも一方とは、前記複数のアクティブ素子を形成するための工程を用いて、前記アクティブマトリクス基板に形成するのが好ましい。このような態様とすれば、ディスクリート部品として提供される光センサや検出装置を表示装置に実装する場合に比べて、表示装置の製造コストの低減を図ることができる。

また、本発明における第２の表示装置は、周囲の環境条件に応じて起電流を出力する環境センサと、前記起電流の大きさに応じて電圧信号を出力する検出装置とを備えた表示装置であって、前記検出装置は、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部を備え、前記可変容量部は、複数の容量素子と、前記複数の容量素子をそれぞれ個別に機能させる信号を前記検出装置の外部から入力するための入力端子とを備え、前記信号の入力によって前記可変容量部の容量が調整されることを特徴とする。

更に、本発明における第２の検出装置は、環境センサが出力した起電流の大きさに応じて電圧信号を出力する検出装置であって、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部を備え、前記可変容量部は、複数の容量素子と、前記複数の容量素子をそれぞれ個別に機能させる信号を外部から入力するための入力端子とを備え、前記信号の入力によって前記可変容量部の容量が調整されることを特徴とする。

上記本発明における第２の表示装置及び第２の検出装置によれば、制御回路を用いないで可変容量部の容量を調整できる。よって、検出装置における消費電力やレイアウト面積を低減することができる。

（実施の形態１）
以下、本発明の実施の形態１における検出装置及びそれを備えた表示装置について、図１〜図９を参照しながら説明する。最初に、本実施の形態１における検出装置の概略構成について図１〜図３を用いて説明する。図１は、本発明の実施の形態１における検出装置の概略構成を示す図である。なお、本実施の形態１においては、環境センサ（アンビエントセンサ）として光センサを使用する例について説明する。

図１に示すように、本実施の形態１における検出装置１は、可変容量部２、制御回路３、センシング用スイッチ４、及びリフレッシュ用スイッチ５を備えている。可変容量部２は、背景技術において図２１に示した容量部６２と同様に、光センサ７と直列に接続されており、光センサ７が起電流Ｉ_PHを出力すると電荷を蓄積する。また、これにより、蓄積された電荷量に応じた電圧が発生し、光センサ７と可変容量部２とを接続する配線から分岐した出力配線６を介して、電圧信号が出力される（出力電圧Ｖ₀）。

また、本実施の形態１においても、リフレッシュ用スイッチ５をオン、センシング用スイッチ４をオフにして（図１において破線で示した状態）、可変容量部２のリセットが行われる。また、リフレッシュ用スイッチ５をオフ、センシング用スイッチ４をオンにして、検出が行われる。

但し、本実施の形態１においては、可変容量部２は、背景技術において図２１に示した容量部６２と異なり、容量を可変できるように構成されている。また、制御回路３は、出力電圧Ｖ₀に基づいて、可変容量部２の容量を調整する。

ここで、図２及び図３を用いて可変容量部２について説明する。図２は、本発明の実施の形態１の検出装置に備えられた可変容量部の回路構成を示す図である。図２に示すように、本実施の形態１においては、可変容量部２は、複数の容量素子Ｃ₁〜Ｃ_nと、複数のスイッチング素子ＳＷ₁〜ＳＷ_nとを備えている。複数の容量素子Ｃ₁〜Ｃ_nは、互いに並列に接続されている。図２中において、容量素子Ｃ₁〜Ｃ_nと共に示された「１、２、４、８、１６、・・・、Ｌ、Ｍ」は、容量素子Ｃ₁の容量を「１」としたときの各容量素子の容量を示している。

複数のスイッチング素子ＳＷ₁〜ＳＷ_nは、複数の容量素子Ｃ₁〜Ｃ_nそれぞれ毎に設けられている。本実施の形態１において、スイッチング素子ＳＷ₁〜ＳＷ_nは、対応する容量素子Ｃ₁〜Ｃ_nに直列に接続されている。よって、いずれかのスイッチング素子ＳＷ₁〜ＳＷ_nがオンにされると、対応する容量素子Ｃ₁〜Ｃ_nは容量として機能する。

本実施の形態１においては、スイッチング素子ＳＷ₁〜ＳＷ_nのオン・オフは、制御回路３からの容量調整用信号Ｓ₁〜Ｓ_nによって行われる。また、本実施の形態１では、後述するように、スイッチング素子ＳＷ₁〜ＳＷ_nとしてトランジスタ素子（図５参照）が用いられるため、容量調整用信号Ｓ₁〜Ｓ_nの論理レベルの切替えによって、スイッチング素子ＳＷ₁〜ＳＷ_nがオン・オフされる。

図３は、容量素子の容量の総和と容量調整用信号との関係を示す図である。図３において、「○」は容量調整用信号の論理レベルがハイであること示し、「×」は容量調整用信号の論理レベルがローであることを示している。「Ｋ」は全ての容量素子がオンとなったときの容量の総和を示している。図３に示すように、例えば、容量調整用信号Ｓ₁の論理レベルのみがハイとなった場合は、容量素子Ｃ₁のみが容量として機能するため、容量素子の容量の総和（可変容量部２の容量）は「１」となる。また、容量調整用信号Ｓ₂とＳ₃の論理レベルがハイとなった場合は、容量素子Ｃ₂と容量素子Ｃ₃とが容量として機能するため、容量素子の容量の総和は「６（＝２＋４）」となる。

次に、図４及び図５を用いて制御回路３について説明する。図４は、本発明の実施の形態１の検出装置に備えられた制御回路の回路構成を示す図である。図５は、出力電圧Ｖ₀と可変容量部の容量（容量素子の容量の総和）との関係を示す図である。

図４に示すように、制御回路３は、比較回路４１と、論理回路４２と、ラッチ回路４３とを備えている。比較回路４１は、複数の比較器４４と、抵抗４５とを備えている。抵抗４５の一方の極には基準電圧Ｖ_ref1が印加され、他方の極には基準電圧Ｖ_ref2が印加されている。また、各比較器４４の一方の入力端子には出力電圧Ｖ₀が入力されている。各比較器４４それぞれの他方の入力端子は、抵抗４５の異なる箇所に接続されており、各入力端子には異なる電圧レベルの電圧が入力される。

また、各比較器４４は、入力された電圧の電圧レベルと出力電圧Ｖ₀の電圧レベルとを比較し、比較結果に応じて論理レベルハイ又は論理レベルローの信号を出力する。このため、比較回路４１においては、出力電圧Ｖ₀と基準電圧Ｖ_ref（Ｖ_ref1−Ｖ_ref2）との差分値のレベルに応じて、論理レベルハイの信号の数と論理レベルローの信号の数とが増減することになる。

各比較器４４が出力した論理信号は、論理回路４２に出力され、論理回路４２は、ｎビットのデジタル信号を出力する。このｎビットのデジタル信号のデジタル値は、論理レベルハイ又は論理レベルローの信号に数に対応している。言い換えると、論理回路４２は、論理レベルハイ又は論理レベルローの信号の数に基いて、出力電圧Ｖ₀と基準電圧Ｖ_ref（Ｖ_ref1−Ｖ_ref2）との差分値を特定するデジタル信号を生成し、これを出力する。本実施の形態１では、このｎビットのデジタル信号が容量調整用信号Ｓ１〜Ｓｎとなる。また、ラッチ回路４３は、制御信号による指示があるまで、論理回路４２の出力したデジタル信号を保持する。

また、後述するように、本実施の形態１における検出装置は、表示装置に搭載されている。よって、図４に示す制御信号として、表示装置のドライバの制御を行う制御回路（図３において図示せず、図６参照）が出力する制御信号を利用することができる。また、基準電圧Ｖ_ref（Ｖ_ref1及びＶ_ref2）は、表示装置内部で使用される電源電圧（図６参照）や、表示装置の他の回路で使用される基準電圧から、抵抗分圧によって生成することができる。更に、制御信号や基準電圧Ｖ_refは表示装置の外部から入力することもできる。また、基準電圧Ｖ_ref（Ｖ_ref1及びＶ_ref2）の大きさは、製品出荷段階で予め設定されていても良いし、表示装置の利用者等が任意に設定する態様であっても良い。

このように、制御回路３は、出力電圧Ｖ₀の電圧レベルに応じて、一又は二以上のスイッチング素子ＳＷ₁〜ＳＷ_nをオンにして、可変容量部２（図２参照）の容量をフィードバック制御している。つまり、起電流Ｉ_PHに対して可変容量部２の容量が大きい場合は、制御回路３は、現時点よりも可変容量部２の容量が小さくなるように、一又は二以上のスイッチング素子ＳＷ₁〜ＳＷ_nをオンにする。一方、起電流Ｉ_PHに対して可変容量部２の容量が小さい場合は、制御回路３は、現時点よりも可変容量部２の容量が大きくなるように、一又は二以上のスイッチング素子ＳＷ₁〜ＳＷ_nをオンにする。

また、図３に示したように、可変容量部２の容量（容量素子の容量の総和）は、一定の幅で増加又は減少させることができる。このため、図５に示すように、出力電圧Ｖ₀は線形的に増加又は減少することになる。

以上、図１〜図５を用いて説明したように、本実施の形態１における検出装置１を用いれば、可変容量部２の容量は、制御回路３によって、起電流Ｉ_PHの大きさに応じた適切な値に調整される。このため、起電流Ｉ_PHのばらつきによる出力電圧Ｖ₀の変動が抑制される。また、検出装置１を表示装置に搭載すれば、適切な輝度調整が困難になる事態を回避できる。

なお、図１〜図５においては図示していないが、検出装置１が出力した電圧信号（出力電圧Ｖ₀）は、例えば、デジタル信号生成回路に入力される。デジタル信号生成回路は、出力電圧Ｖ₀が出力された時から、予め設定された値に達するまでの時間をカウントし、カウント値をデジタル信号に変換する。このとき、光センサに入射した光の強度が高い程、カウント値は低くなる。よって、例えば、液晶表示装置の場合は、このデジタル信号に基づいてバックライトの輝度調整が行われる。

ここで、本実施の形態１における表示装置について図６〜図９を用いて説明する。先ず、図６を用いて表示装置全体の構成について説明する。図６は、本発明の実施の形態１における表示装置の概略構成を示す図である。なお、図６に示す表示装置は、図１〜図４に示した検出装置を備えている。

図６に示すように、本実施の形態１における表示装置は、アクティブマトリクス基板１０１と対向基板１０３との間に液晶層１０２を挟みこんで形成した液晶表示装置である。アクティブマトリクス基板１０１の液晶層１０２と接触する領域は表示領域である。表示領域には、図示していないが、アクティブ素子（図７参照）と画素電極とを備えた複数の画素がマトリクス状に形成されている。

また、アクティブマトリクス基板１０１の周辺領域（表示領域以外の領域）には、水平駆動回路（ソースドライバ）１０４と垂直駆動回路（ゲートドライバ）１０５とが搭載されている。本実施の形態１においては、水平駆動回路１０４と垂直駆動回路１０５とは、アクティブマトリクス基板１０１のベース基板となるガラス基板（図７参照）上にモノリシックに形成されている。なお、「ガラス基板上にモノリシックに形成される」とは、物理的プロセスおよび／または化学的プロセスにより、ガラス基板上に直接に素子が形成されることを意味し、半導体回路がガラス基板に実装されることを含まない意である。

更に、アクティブマトリクス基板の周辺領域には、光センサ７と検出装置１も搭載されている。更に、光センサ７と検出装置１も、水平駆動回路１０４及び垂直駆動回路１０５と同様に、アクティブ素子（図７参照）の形成工程を用いて、アクティブマトリクス基板１０１のベース基板となるガラス基板（図７参照）上にモノリシックに形成されている。

また、アクティブマトリクス基板１０１には、ＦＰＣ１０６を介して外部基板１０７が接続されている。外部基板１０７には、ＩＣチップ１０８及び１０９が実装されている。ＩＣチップ１０９は、表示装置内部で使用される電源電圧を発生させる基準電源回路を備えている。ＩＣチップ１０８は、水平駆動回路１０４及び垂直駆動回路１０５の制御を行うための制御回路を備えている。なお、本実施の形態１において、外部基板１０７には、ＩＣチップ１０８及びＩＣチップ１０９以外のＩＣチップを実装することもできる。

次に、図７を用いてアクティブマトリクス基板の表示領域に形成されたアクティブ素子について説明する。図７は、図６に示す表示装置に備えられたアクティブ素子を示す断面図である。なお、図７において、ガラス基板１０についてはハッチングを省略している。

図７に示すように、アクティブ素子１１０は、シリコン膜１１１と、ゲート電極１１２とを備えている。図７の例では、アクティブ素子１１０はｎ型のＴＦＴである。よって、シリコン膜１１１には、ＴＦＴのソース又はドレインとなるｎ型の半導体領域１１１ａ及び１１１ｃが形成されている。１１１ｂは、ＴＦＴのチャネルとなるチャネル領域を示している。

ゲート電極１１２とシリコン膜１１１との間には第１の層間絶縁膜１１４が介在している。第１の層間絶縁膜１１４のゲート電極１１２の直下にある部分は、ゲート絶縁膜として機能している。また、第１の層間絶縁膜１１４の上には、ゲート電極１１２を被覆するように第２の層間絶縁膜１１５が形成されている。更に、第１の層間絶縁膜１１４及び第２の層間絶縁膜１１５を貫通するコンタクトプラグ１１３ａと、コンタクトプラグ１１３ａと接続された電極パターン１１３ｂも形成されている。

また、アクティブ素子１１０において、シリコン膜１１１は、ガラス基板上にシリコン膜を成膜した後、フォトリソグラフィ法によるレジストパターンの形成、レジストパターンをマスクとしたエッチングを実施することによって形成される。このとき成膜するシリコン膜は、アモルファスシリコン膜よりも電荷移動度が速いシリコン膜、例えばポリシリコン膜、低温ポリシリコン膜、又はＣＧ（連続粒界結晶）シリコン膜等であるのが好ましい。これは、本実施の形態１においては、水平駆動回路１０４、垂直駆動回路１０５、更に検出装置１をガラス基板１０上にモノリシックに形成するためである。また、ｎ型の半導体領域１１１ａ及び１１１ｃは、ヒ素等のｎ型の不純物をイオン注入することによって形成される。

第１の層間絶縁膜１１４は、シリコン膜１１１の形成後に、ＣＶＤ法によってシリコン窒化膜やシリコン酸化膜を成膜することによって形成される。ゲート電極１１２は、第１の層間絶縁膜１１４の上にＣＶＤ法等によってシリコン膜等の導電膜を成膜した後、フォトリソグラフィ法によるレジストパターンの形成、レジストパターンをマスクとしたエッチングを実施することによって形成される。また、第２の層間絶縁膜１１５は、ゲート電極１１２の形成後に、第１の層間絶縁膜１１４と同様に、ＣＶＤ法によってシリコン窒化膜やシリコン酸化膜を成膜することによって形成される。

コンタクトプラグ１１３ａは、第１の層間絶縁膜１１４及び第２の層間絶縁膜１１５を貫通するコンタクトホールを形成した後、コンタクトホール内にタングステン等の導電材料を充填することによって形成される。また、電極パターンは、第２の層間絶縁膜１１５の上に、導電膜を成膜し、これをフォトリソグラフィとエッチングによってパターニングすることによって形成されている。

また、図６及び図７には示していないが、水平駆動回路１０４及び垂直駆動回路１０５は、ｎ型のＴＦＴとｐ型のＴＦＴとを備えている。これらのＴＦＴも、アクティブ素子１１０（図７参照）の形成工程を用いてガラス基板１０（図７参照）上に形成されている。

次に、図８を用いてアクティブマトリクス基板の周辺領域に形成された光センサ７について説明する。図８は、図６に示した光センサを拡大して示す断面図である。なお、図８においても、ガラス基板１０についてはハッチングを省略している。

図８に示すように、本実施の形態１において、光センサ７は、ＰＩＮ型のフォトダイオードであり、ガラス基板１０上に形成されたシリコン膜１１６を備えている。シリコン膜１１６には、ｐ型の半導体領域（ｐ層）１１６ａと、真性半導体領域（ｉ層）１１６ｂと、ｎ型の半導体領域（ｎ層）１１６ｃとが形成されている。なお、本実施の形態１において、光センサ７は、ＰＩＮ型のフォトダイオードに限定されない。本実施の形態１においては、光センサ７は、光の入射によって起電流を発生させるものであれば良く、その他の光センサ７としては、フォトトランジスタ等が挙げられる。

シリコン膜１１６は、アクティブ素子１１０を構成するシリコン膜１１１（図７参照）と同一のシリコン膜である。シリコン膜１１６は、シリコン膜１１１の形成工程により、シリコン膜１１１と同時に形成される。また、シリコン膜１１６のｎ層１１６ｃ及びｐ層１１６ａは、アクティブ素子１１０（図７参照）や、水平駆動回路１０４、垂直駆動回路１０５（図６参照）のｐ型又はｎ型の半導体領域の形成工程（イオン注入工程）によって形成される。

例えば、シリコン膜１１６のｎ層１１６ｃは、図７に示したアクティブ素子１１０の半導体領域１１１ａ及び１１１ｃの形成工程（イオン注入工程）によって形成できる。アクティブ素子１１０の半導体領域１１１ａ及び１１１ｃが、注入条件の異なる複数回のイオン注入によって行われる場合は、この中から、ｎ層１１６ｃの形成に最適なイオン注入が選択される。

シリコン膜１１６のｉ層１１６ｂは、ｎ層１１６ｃやｐ層１１６ａよりも電気的に中性であれば良い。具体的には、ｉ層１１６ｂは、これらの不純物濃度が、ｎ層１１６ｃの不純物濃度及びｐ層１１６ａの不純物濃度より薄くなるように形成する。例えば、ｉ層１１６ｂは、イオン注入時にｉ層１１６ｂの形成領域にマスクを設けたり、成膜されたシリコン膜が電気的に中性でない場合は、ｉ層１１６ｂの形成領域にイオン注入を行ったりすることによって形成できる。また、イオン注入を行う場合は、アクティブ素子１１０や、水平駆動回路１０４、垂直駆動回路１０５の形成時に行われるイオン注入工程の中から、最適な条件のものを選択し、それを利用できる。なお、ｉ層１１６ｂは、ｉ層１１６ｂとなる領域を電気的に中性にする方法によれば形成でき、形成方法は上記の方法に限定されるものではない。

また、光センサ７の上面には、第１の層間絶縁膜１１８と第２の層間絶縁膜１１９とが順に積層されている。第１の層間絶縁膜１１８、第２の層間絶縁膜１１９の形成は、図７に示したアクティブ素子１１０の第１の層間絶縁膜１１４、又は第２の層間絶縁膜１１５の形成工程を用いて行われる。

更に、光センサ７においても、ｐ層１１０ａ又はｎ層１１０ｂに接続されたコンタクトプラグ１１７ａと、コンタクトプラグ１１７ａに接続された電極パターン１１７ｂとが形成されている。コンタクトプラグ１１７ａ及び電極パターン１１７ｂの形成は、図７に示したアクティブ素子１１０のコンタクトプラグ１１３ａ及び電極パターン１１３ｂの形成工程を用いて行われる。

次に、アクティブマトリクス基板１０１にモノリシックに形成された検出装置１の具体的構成について図９を用いて説明する。図９は、図６に示す可変容量部を拡大して示す図であり、図９（ａ）は平面図、図９（ｂ）は図９（ａ）中の切断線Ａ−Ａ´に沿って切断した断面図である。なお、図９においては、図２に示した容量素子Ｃ₁〜Ｃ_nうちの一つとスイッチング素子ＳＷ₁〜ＳＷ_nのうちの一つとを示している（容量素子Ｃ_x及びスイッチング素子ＳＷ_x：１≦ｘ≦ｎ）。また、図９においても、ガラス基板についてはハッチングを省略している。

図９（ａ）及び（ｂ）に示すように、容量素子Ｃ_x及びスイッチング素子ＳＷ_xは、図８に示した光センサと同様に、アクティブマトリクス基板（図６参照）のベースとなるガラス基板１０に形成されている。本実施の形態１において、容量素子Ｃ_xは、第１の金属層１１と第２の金属層１２とを備えている。第１の金属層１１には、容量素子Ｃ_xを接地（ＧＮＤ）へと導くための配線１３が一体的に形成されている。第２の金属層１２には、スイッチング素子ＳＷ_xと接続するための配線１４が一体的に形成されている。

また、図９（ｂ）に示すように、第１の金属層１１は第１の層間絶縁膜１９の上に形成されている。第１の金属層１１と第２の金属層１２との間には、第２の層間絶縁膜２０が介在しており、第２の層間絶縁膜２０における第１の金属層１１の直下の部分が誘電体として機能している。なお、図９（ａ）においては、第１の層間絶縁膜１９及び第２の層間絶縁膜２０の図示を省略している。

図９の例において、スイッチング素子ＳＷ_xはｎ型のトランジスタ素子（ＴＦＴ）である。スイッチング素子ＳＷ_xは、シリコン膜１６と、ゲート電極１５とを備えている。シリコン膜１６には、ｎ型の不純物のイオン注入によって、ソース又はドレインとなる半導体領域１６ａ及び半導体領域１６ｃが形成されている。１６ｂは、ＴＦＴのチャネルとなるチャネル領域を示している。また、ゲート電極１５とシリコン膜１６との間にも第１の層間絶縁膜１９が介在しており、第１の層間絶縁膜１９のゲート電極１５の直下にある部分がゲート絶縁膜として機能している。ゲート電極１５は、第２の層間絶縁膜２０によって被覆されている。

また、スイッチング素子ＳＷ_xのシリコン膜１６の両端には、端子となる配線１７及び配線１８が一体的に形成されている。配線１７は第２の金属層１２の配線１４と接続されている。よって、ゲート電極１５に印加される容量調整用信号Ｓ_xの論理レベルがハイとなり、ゲート電極１５に高電圧が印加されると、チャネル１６ｂが開き、容量素子Ｃ_xは容量として機能する。

また、本実施の形態１において、スイッチング素子ＳＷ_x（配線１７及び配線１８を含む）は、図７に示したアクティブ素子１１０の形成工程を用いて形成されている。第２の金属層１２及び配線１４は、図７に示したアクティブ素子１１０のゲート電極１１２の形成工程を用いて形成されている。第１の層間絶縁膜１９及び第２の層間絶縁膜２０も、それぞれ、図７に示したアクティブ素子１１０の第１の層間絶縁膜１１４及び第２の層間絶縁膜１１５の形成工程を用いて形成されている。第１の金属層１１及び配線１３は、アクティブ素子１１０の電極パターン１１３ｂの形成工程を用いて形成されている。

なお、本実施の形態１においては、スイッチング素子ＳＷ_xとしてｎ型のＴＦＴを用いているが、本発明はこれに限定されるものではない。本発明においては、スイッチング素子としてｐ型のＴＦＴを用いることもできる。

以上、図６〜図９を用いて説明したように、本実施の形態１において、光センサ７及び可変容量部２は、アクティブ素子の形成工程を用いて、ガラス基板１０上にモノリシックに形成される。また、図６〜図９においては図示していないが、本実施の形態１においては、制御回路３も、ガラス基板１０上にモノリシックに形成することができる。よって、本実施の形態１によれば、ディスクリート部品として提供される光センサや検出装置を表示装置に実装する場合に比べて、表示装置の製造コストの低減を図ることができる。

また、図１〜図９を用いて説明した例では、可変容量部２の容量は、制御回路３によって調整されているが、本実施の形態１は、この例に限定されるものではない。本実施の形態１においては、制御回路３を用いないで、可変容量部２の容量を調整する態様とすることもできる。この態様について図１０を用いて説明する。

図１０は、本発明の実施の形態１において使用される可変容量部の他の例の回路構成を示す図である。図１０の例においても、可変容量部２は、複数の容量素子Ｃ₁〜Ｃ_nと、複数のスイッチング素子ＳＷ₁〜ＳＷ_nとを備えている。また、複数のスイッチング素子ＳＷ₁〜ＳＷ_nは、複数の容量素子Ｃ₁〜Ｃ_nそれぞれ毎に設けられており、スイッチング素子ＳＷ₁〜ＳＷ_nのオン・オフは容量調整用信号Ｓ₁〜Ｓ_nによって行われる。

但し、図１０の例では、図２の例と異なり、スイッチング素子ＳＷ₁〜ＳＷ_nそれぞれに、入力端子ＩＴ₁〜ＩＴ_nが接続されている。また、入力端子ＩＴ₁〜ＩＴ_nを介して、検出装置の外部から容量調整用信号Ｓ₁〜Ｓ_nが入力され、可変容量部２の容量が調整される。

このように、図１０の例では、容量調整用の制御回路を用いることなく、可変容量部２の容量を調整できる。このため、検出装置における消費電力やレイアウト面積の低減化を図ることができる。また、この態様において、容量調整用信号Ｓ₁〜Ｓ_nは、表示装置の制御回路から入力しても良いし、表示装置とは別個の装置から入力しても良い。例えば、容量調整用信号Ｓ₁〜Ｓ_nを出力できる信号出力回路を表示装置や検出装置とは別個に設けておき、表示装置の利用者が操作ボタンや操作ダイヤル等を用いて、可変容量部２の容量を調整できる態様とすることもできる。

（実施の形態２）
次に、本発明の実施の形態２における検出装置及びそれを備えた表示装置について説明する。本実施の形態２における検出装置は、可変容量部の構成の点で、実施の形態１における検出装置と異なる。それ以外の点では、本実施の形態２における検出装置は、実施の形態１における検出装置と同様に構成される。また、本実施の形態２における検出装置も、アクティブ素子（図７参照）の形成工程を用いて、アクティブマトリクス基板を構成するガラス基板上にモノリシックに形成される。

本実施の形態２における検出装置を構成する可変容量部について図１１及び図１２を用いて説明する。最初に、図１１を用いて可変容量部の回路構成について説明する。図１１は、本発明の実施の形態２における検出装置で用いられる可変容量部の回路構成を示す図である。図１１に示すように、本実施の形態２においても、実施の形態１と同様に、可変容量部２は、複数の容量素子Ｃ₁〜Ｃ_nと、複数のスイッチング素子ＳＷ₁〜ＳＷ_nとを備えている。複数の容量素子Ｃ₁〜Ｃ_nは、互いに並列に接続されている。

但し、本実施の形態２においては、実施の形態１と異なり、複数の容量素子Ｃ₁〜Ｃ_nは、ゲート容量によって構成されている。また、複数の容量素子Ｃ₁〜Ｃ_nの断面構造は実施の形態１と異なっている。

なお、本実施の形態２においても、複数のスイッチング素子ＳＷ₁〜ＳＷ_nは、複数の容量素子Ｃ₁〜Ｃ_nそれぞれ毎に設けられ、対応する容量素子Ｃ₁〜Ｃ_nに直列に接続されている。更に、制御回路３（図４参照）による容量調整用信号Ｓ₁〜Ｓ_nの論理レベルの切替えによって、スイッチング素子ＳＷ₁〜ＳＷ_nがオン・オフされる。また、容量素子Ｃ₁〜Ｃ_n及びスイッチング素子ＳＷ₁〜ＳＷ_nは、実施の形態１と同様に、ガラス基板上にモノリシックに形成される。

次に、図１２を用いて可変容量部の具体的構成について説明する。図１２は、図１１に示す可変容量部を拡大して示す図であり、図１２（ａ）は平面図、図１２（ｂ）は図１２（ａ）中の切断線Ｂ−Ｂ´に沿って切断した断面図である。図１２においても、図９の例と同様に、図１１に示した容量素子Ｃ₁〜Ｃ_nのうちの一つと、スイッチング素子ＳＷ₁〜ＳＷ_nのうちの一つとを示している（容量素子Ｃ_x及びスイッチング素子ＳＷ_x：１≦ｘ≦ｎ）。また、図１２においても、ガラス基板１０についてはハッチングを省略している。

図１２（ａ）及び（ｂ）に示すように、容量素子Ｃ_xとスイッチング素子ＳＷ_xは、ガラス基板１０の上に形成されている。本実施の形態２においては、容量素子Ｃ_xは、金属層２１とシリコン膜２２とを備えている。シリコン膜２２には、容量素子Ｃ_xを接地（ＧＮＤ）へと導くための配線２３が一体的に形成されている。また、シリコン膜２２には、ｎ型の不純物がイオン注入され、これによりｎ型の半導体領域２２ａが形成されている。金属層２１には、スイッチング素子ＳＷ_xと接続するための配線２４が一体的に形成されている。

また、図１２（ｂ）に示すように、金属層２１とシリコン膜２２との間には、第１の層間絶縁膜２５が介在しており、第１の層間絶縁膜２５における金属層２１の直下の部分が誘電体として機能している。第１の層間絶縁膜２５の上には第２の層間絶縁膜２６が形成されている。なお、図１２（ａ）においては、第１の層間絶縁膜２５及び第２の層間絶縁膜２６の図示を省略している。

また、本実施の形態２において、容量素子Ｃ_xを構成するシリコン膜２２は、図７に示したアクティブ素子１１０を構成するシリコン膜１１１と同一のシリコン膜であり、シリコン膜１１１の形成工程を用いて形成されている。ｎ型の半導体領域２２ａは、図７に示したアクティブ素子１１０のソース又はドレインとなる半導体領域１１１ａ及び１１１ｃの形成工程（イオン注入工程）を用いて形成されている。

金属層２１及び配線２４は、図７に示したアクティブ素子１１０のゲート電極１１２の形成工程を用いて形成されている。また、第１の層間絶縁膜２５及び第２の層間絶縁膜２６も、図７に示したアクティブ素子１１０の第１の層間絶縁膜１１４及び第２の層間絶縁膜１１５（図７参照）の形成工程を用いて形成されている。

スイッチング素子ＳＷ_xは、図９（ａ）及び（ｂ）に示したものと同様のものであり、ｎ型のトランジスタ素子（ＴＦＴ）である。本実施の形態２においても、スイッチング素子ＳＷ_x（配線１７及び配線１８を含む）は、図７に示したアクティブ素子１１０の形成工程を用いて形成されている。

このように、本実施の形態２においては、実施の形態１と異なり、容量素子としてゲート容量を用いている。よって、実施の形態１に比べて、容量素子における単位体積当たりの容量値を増大させることができる。また、本実施の形態２における容量素子と実施の形態１で示した容量素子との容量値が同じである場合、本実施の形態２における容量素子によれば、容量素子の専有面積を小さくすることができる。このため、本実施の形態２によれば、実施の形態１に比べ、更なる表示装置の小型化を図ることができる。

また、本実施の形態２における検出装置は、可変容量部２の構成以外の点では、実施の形態１の検出装置と同様に構成されている。従って、本実施の形態２においても、実施の形態１と同様に、起電流Ｉ_PHのばらつきによる出力電圧Ｖ₀の変動を抑制でき、表示装置において適切な輝度調整が困難になる事態を回避できる。更に、本実施の形態２における検出装置も、ガラス基板１０上にモノリシックに形成できるため、表示装置の製造コストの低減に貢献できる。

本実施の形態２で使用される可変容量部２においては、実施の形態１において図２に示した可変容量部と異なり、容量に電圧依存性がある。このため、シリコン膜２２の半導体領域２２ａの導電型がｎ型である場合は、出力電圧Ｖ₀がスレッショールド電圧（閾値電圧）Ｖ_thnよりも高くなるように、容量素子Ｃ₁〜Ｃ_nを形成するのが良い。

本実施の形態２において、シリコン膜２２の半導体領域２２ａの導電型はｎ型であるが、本実施の形態はこれに限定されるものではない。シリコン膜２２には、ｐ型の半導体領域を形成しても良い。なお、シリコン膜２２にｐ型の半導体領域を形成する態様は、ソース・ドレイン間に高電圧が印加され、出力電圧Ｖ₀とソース・ドレイン間電圧の差がスレッショールド電圧（閾値電圧）Ｖ_thpよりも低くなる場合に、有効である。

また、本実施の形態２においても、実施の形態１と同様に、制御回路（図４参照）を用いないで、可変容量部２の容量を調整とできる。図１３は、本発明の実施の形態２において使用される可変容量部の他の例の回路構成を示す図である。図１３に示すように、本実施の形態２においても、スイッチング素子ＳＷ₁〜ＳＷ_nそれぞれに入力端子ＩＴ₁〜ＩＴ_nを接続し、入力端子ＩＴ₁〜ＩＴ_nを介して、容量調整用信号Ｓ₁〜Ｓ_nを入力する態様とできる。

図１３の例とした場合も、実施の形態１において図１０に示した例と同様に、容量調整用の制御回路を用いることなく、可変容量部２の容量を調整できる。従って、検出装置における消費電力やレイアウト面積の低減化を図ることができる。また、容量調整用信号Ｓ₁〜Ｓ_nは、表示装置の制御回路から入力しても良いし、表示装置とは別個の装置から入力しても良い。例えば、容量調整用信号Ｓ₁〜Ｓ_nを出力できる信号出力回路を表示装置や検出装置とは別個に設けておき、表示装置の利用者が操作ボタンや操作ダイヤル等を用いて、可変容量部２の容量を調整できる態様とすることもできる。

（実施の形態３）
次に、本発明の実施の形態３における検出装置及びそれを備えた表示装置について説明する。本実施の形態３における検出装置は、可変容量部の構成の点で、実施の形態１及び実施の形態２における検出装置と異なる。それ以外の点では、本実施の形態３における検出装置は、実施の形態１及び２における検出装置と同様に構成される。また、本実施の形態３における検出装置も、アクティブ素子（図７参照）の形成工程を用いて、アクティブマトリクス基板を構成するガラス基板上にモノリシックに形成される。

最初に、図１４〜図１６を用いて可変容量部の回路構成について説明する。図１４は、本発明の実施の形態３における検出装置で用いられる可変容量部の一例の回路構成を示す図である。図１５は、本発明の実施の形態３における検出装置で用いられる可変容量部の他の例の回路構成を示す図である。

図１４に示すように、本実施の形態３において、可変容量部２は、実施の形態１及び２において示した複数の容量素子Ｃ₁〜Ｃ_n（図２及び図１１参照）の代わりに、複数のトランジスタ素子ＴＮ₁〜ＴＮ_nを備えている。本実施の形態３においては、複数のトランジスタ素子ＴＮ₁〜ＴＮ_nのゲート容量を容量素子として機能させている。図１４の例では、トランジスタ素子ＴＮ₁〜ＴＮ_nは、ｎ型のＴＦＴ（ｎ−ＴＦＴ）であるが、図１５に示すようにｐ型のＴＦＴ（ｐ−ＴＦＴ）であっても良い。

また、図１４及び図１５のどちらの例においても、トランジスタ素子ＴＮ₁〜ＴＮ_nのゲートに入力する電圧（ゲート電圧）のレベルの調整によってゲート容量をオン・オフできる。このため、本実施の形態３においては、制御回路３は、トランジスタ素子ＴＮ₁〜ＴＮ_nの各ゲートに容量調整用信号Ｓ₁〜Ｓ_nを入力し、論理レベルを切替えることによって、即ちゲート電圧のレベルを切替えることによって、ゲート容量をオン・オフしている。

なお、本実施の形態３における制御回路３も、実施の形態１において図４に示した回路構成を備えている。よって、本実施の形態３においても、制御回路３は、出力電圧Ｖ₀と、基準電圧Ｖ_refとを比較し、比較結果に応じて、各容量調整用信号の論理レベルを切替える。このため、起電流Ｉ_PHの大きさに応じて、一又は二以上のゲート容量がオンとなり（容量素子として機能し）、可変容量部２の容量は適切な値となる。

ここで、図１４及び図１５に示したトランジスタ素子ＴＮ₁〜ＴＮ_nをゲート容量として使用する場合のゲート電圧について、図１６を参照しながら説明する。図１６は、トランジスタ素子のゲート容量特性を示す図であり、図１６（ａ）はｎ−ＴＦＴの場合を示し、図１６（ｂ）はｐ−ＴＦＴの場合を示している。

先ず、トランジスタ素子ＴＮ₁〜ＴＮ_nがｎ−ＴＦＴの場合について説明する。ｎ−ＴＦＴの場合のスレッショールド電圧（閾値電圧）をＶ_thn（Ｖ_thn＞０）、ゲート容量をオンにする場合の容量調整用信号Ｓ₁〜Ｓ_nの電圧（ゲート電圧）をＶＧ、出力電圧Ｖ₀とＶ_Gとの差をＶ_GS（＝Ｖ_G−Ｖ₀）とする。この場合、トランジスタ素子ＴＮ₁〜ＴＮ_nがゲート容量として機能するためには、下記式（１）が満たされて、トランジスタ素子ＴＮ₁〜ＴＮ_nが強反転領域で動作する必要がある。

（数１）
Ｖ_GS−Ｖ_thn＞０・・・・・（１）

例えば、スレッショールド電圧（閾値電圧）Ｖ_thnが１［Ｖ］の場合であるならば、上記式（１）より、Ｖ_GSが１［Ｖ］より大きな値であれば、トランジスタ素子はゲート容量として機能する。

また、出力電圧Ｖ₀が０［Ｖ］〜４［Ｖ］の範囲で変動する場合、これを上記式（１）に代入すると、｛Ｖ_G−（０〜４）｝−１＞０となり、Ｖ_G＞（１〜５）［Ｖ］に書き換えることができる。よって、Ｖ_Gを５［Ｖ］より大きな値に設定したときは、トランジスタ素子はゲート容量として機能する。

また、図１６（ａ）に示すように、ｎ−ＴＦＴの場合、ゲート容量の容量値は、Ｖ_GSがスレッショールド電圧Ｖ_thnに達するまでは急激に上昇し、Ｖ_GSがスレッショールド電圧Ｖ_thn以上となった場合は略横ばい状態となる。このことから、Ｖ_GSがスレッショールド電圧Ｖ_thnよりも大きな値の領域では、一定した容量値を得ることが可能となる。

次に、トランジスタ素子ＴＮ₁〜ＴＮ_nがｐ−ＴＦＴの場合について説明する。ｐ−ＴＦＴの場合のスレッショールド電圧（閾値電圧）をＶ_thp（Ｖ_thp＜０）とする。この場合、トランジスタ素子ＴＮ₁〜ＴＮ_nがゲート容量として機能するためには、下記式（２）が満たされて、トランジスタ素子ＴＮ₁〜ＴＮ_nが強反転領域で動作する必要がある。

（数２）
Ｖ_GS−Ｖ_thp＜０・・・・・（２）

例えば、スレッショールド電圧（閾値電圧）Ｖ_thpが−１［Ｖ］の場合であるならば、上記式（１）より、Ｖ_GSが１［Ｖ］より小さな値であれば、トランジスタ素子はゲート容量として機能する。

また、出力電圧Ｖ₀が０［Ｖ］〜４［Ｖ］の範囲で変動する場合、これを上記式（２）に代入すると、｛Ｖ_G−（０〜４）｝−（−１）＜０となり、Ｖ_G＜（１〜３）［Ｖ］に書き換えることができる。よって、Ｖ_Gを１［Ｖ］より小さな値に設定したときは、トランジスタ素子はゲート容量として機能する。

また、図１６（ｂ）に示すように、ｐ−ＴＦＴの場合、ゲート容量の容量値は、Ｖ_GSが負の方向においてスレッショールド電圧Ｖ_thpに達するまでは急激に上昇し、Ｖ_GSが負の方向においてスレッショールド電圧Ｖ_thp以上となった場合は略横ばい状態となる。このことから、Ｖ_GSが負の方向においてスレッショールド電圧Ｖ_thpよりも大きな値の領域では、一定した容量値を得ることが可能となる。

このように、本実施の形態３においては、ゲート容量をオンにする場合の容量調整用信号Ｓ₁〜Ｓ_nの電圧Ｖ_Gは、出力電圧Ｖ₀と、使用されるトランジスタ素子ＴＮ₁〜ＴＮ_nのスレッショールド電圧とを考慮して設定するのが良い。また、トランジスタ素子ＴＮ₁〜ＴＮ_nとして、ｎ型及びｐ型のいずれを使用するかは、出力電圧Ｖ₀とＶ_Gとの関係に基いて決定すれば良い。

次に、図１７及び図１８を用いて可変容量部の具体的構成について説明する。図１７は、図１４に示す可変容量部の具体的構成を拡大して示す平面図である。図１８は、図１７中の切断線Ｃ−Ｃ´に沿って切断した断面図である。図１７及び図１８においては、図１４に示したトランジスタ素子ＴＮ₁〜ＴＮ_nのうちのＴＮ₁〜ＴＮ₄のみを図示している。また、図１８においても、ガラス基板１０についてはハッチングを省略している。

図１７及び図１８に示すように、トランジスタ素子ＴＮ₁〜ＴＮ₄は、アクティブマトリクス基板を構成するガラス基板１０の上に形成されている。本実施の形態３において、トランジスタ素子ＴＮ₁〜ＴＮ₄それぞれは、シリコン膜と、ゲート電極とを備えている。

また、図１４及び図１５に示したように、トランジスタ素子ＴＮ₁〜ＴＮ₄の容量は、それぞれ、「１」、「２」、「４」、「８」に設定されている。このため、トランジスタ素子ＴＮ₂のゲート電極３１２、トランジスタ素子ＴＮ₃のゲート電極３１３及びトランジスタ素子ＴＮ₄のゲート電極３１４の面積は、それぞれ、トランジスタ素子ＴＮ₁のゲート電極３１１の面積の２倍、４倍、８倍に設定されている。同様に、トランジスタ素子ＴＮ₂のシリコン膜３２２、トランジスタ素子ＴＮ₃のシリコン膜３２３及びトランジスタ素子ＴＮ₄のシリコン膜３２４の面積も、それぞれ、トランジスタ素子ＴＮ₁のゲートシリコン膜３２１の面積の２倍、４倍、８倍に設定されている。

また、トランジスタ素子ＴＮ₁〜ＴＮ₄のシリコン膜３２１〜３２４は、配線３３を介して互いに直列に接続されている。トランジスタ素子ＴＮ₁のシリコン膜３２１には、光センサ（図示せず）と接続するための配線３４が接続されている。本実施の形態３において、シリコン膜３２１〜３２４、各配線３３及び配線３４は、ガラス基板１０上に成膜された一つのシリコン膜から一体的に形成されている。具体的には、これらは、図７に示したアクティブ素子１１０のシリコン膜１１１の形成工程を用いて一体的に形成されている。

また、トランジスタ素子ＴＮ₁〜ＴＮ₄のシリコン膜３２１〜３２４には、ソースとして機能するｎ型の半導体領域３２ａと、ドレインとして機能するｎ型の半導体領域３２ｃとが形成されている。更に、半導体領域３２ａと半導体領域３２ｃとの間のチャネル領域にも、ｎ型の半導体領域３２ｂが形成されている。半導体領域３２ｂの不純物濃度は、半導体領域３２ａ及び３２ｃに比べて低濃度に設定されている。

また、トランジスタ素子ＴＮ₁〜ＴＮ₄は、チャネル領域にも半導体領域３２ｂを備えるため、ソースとドレインとが完全に分離したトランジスタ（例えば、図７、９、１１に示したトランジスタ素子）に比べてゲート容量の容量値を高めることができる。また、トランジスタ素子ＴＮ₁〜ＴＮ₄においては、ソースとドレインとが、半導体領域３２ｂによって、分離されないで接続されている。このため、全てのトランジスタ素子がゲート容量として機能していなくても、電圧信号（出力電圧Ｖ₀）は、シリコン膜３２１〜３２４と各配線３３とを経由して伝送される。

また、トランジスタ素子ＴＮ₁〜ＴＮ₄の容量の違いから、トランジスタ素子ＴＮ₂〜ＴＮ₄の半導体領域３２ａ〜３２ｃの総面積は、それぞれ、トランジスタ素子ＴＮ₁の半導体領域３２ａ〜３２ｃの面積の２倍、４倍、８倍となっている。更に、トランジスタ素子ＴＮ₂〜ＴＮ₄においては、半導体領域３２ａ〜３２ｃは複数個所に分けて形成されている。半導体領域３２ａ及び半導体領域３２ｃは、図７に示したアクティブ素子１１０のｎ型の半導体領域１１１ａ及び１１１ｃの形成工程を用いて形成されている。

また、トランジスタ素子ＴＮ₂〜ＴＮ₄においては、複数個所に形成された半導体領域３２ａ〜３２ｃに対応するため、ゲート電極３１２〜３１４は、配線３６によって接続された複数個の電極片３１で形成されている。例えば、ＴＮ₄のゲート電極３１４は、８個の電極片３１を配線３６で接続することによって形成されている。更に、トランジスタ素子ＴＮ₁〜ＴＮ₄のゲート電極３１１〜３１４には、容量調整用信号Ｓ１〜Ｓ４を供給するための配線３５が接続されている。本実施の形態３において、各電極片３１、各配線３６、及び各配線３５は一体的に形成されている。具体的には、これらは、図７に示したアクティブ素子１１０のゲート電極１１２の形成工程を用いて一体的に形成されている。

各トランジスタ素子ＴＮ₁〜ＴＮ₄において、シリコン膜３２１〜３２４とゲート電極３１１〜３１４との間には、第１の層間絶縁膜３６が介在している。第１の層間絶縁膜３６におけるゲート電極３１１〜３１４の直下の部分は、ゲート絶縁膜として機能している。第１の層間絶縁膜３６の上には第２の層間絶縁膜３７が形成されている。なお、図１７においては、第１の層間絶縁膜３６及び第２の層間絶縁膜３７の図示を省略している。第１の層間絶縁膜３６及び第２の層間絶縁膜３７の形成も、それぞれ、図７に示したアクティブ素子１１０の第１の層間絶縁膜１１４及び第２の層間絶縁膜１１５の形成工程を用いて行われている。

このように、本実施の形態３によれば、実施の形態１及び２と異なり、容量素子とは別にスイッチング素子を設ける必要がない。よって、可変容量部２の部品点数を削減でき、検出装置及び表示装置のコストの低減を図ることができる。また、検出装置を搭載するために必要な面積を実施の形態１及び２に比べて小さくできるため、表示装置の小型化にも貢献できる。

また、本実施の形態３における検出装置は、可変容量部２の構成以外の点では、実施の形態１の検出装置と同様に構成されている。従って、本実施の形態３においても、実施の形態１と同様に、起電流Ｉ_PHのばらつきによる出力電圧Ｖ₀の変動を抑制でき、表示装置において適切な輝度調整が困難になる事態を回避できる。更に、本実施の形態３における検出装置も、ガラス基板１０上にモノリシックに形成できるため、表示装置の製造コストの低減に貢献できる。

また、本実施の形態３においても、実施の形態１及び２と同様に、制御回路（図４参照）を用いないで、可変容量部２の容量を調整とできる。図１９及び図２０は、本発明の実施の形態３において使用される可変容量部の他の例の回路構成を示す図である。図１９及び図２０の例においても、可変容量部２は、複数のトランジスタ素子ＴＮ₁〜ＴＮ_nを備えている。また、複数のトランジスタ素子ＴＮ₁〜ＴＮ_nのゲート容量を容量素子として機能させている。図１９の例では、トランジスタ素子ＴＮ₁〜ＴＮ_nとしてｎ型のＴＦＴが使用されている。図２０の例では、トランジスタ素子ＴＮ₁〜ＴＮ_nとしてｐ型のＴＦＴが使用されている。

図１９及び図２０のどちらの例においても、トランジスタ素子ＴＮ₁〜ＴＮ_nのゲートそれぞれに、入力端子ＩＴ₁〜ＩＴ_nが接続されている。また、実施の形態１及び２で示した例と同様に、入力端子ＩＴ₁〜ＩＴ_nを介して、検出装置の外部から容量調整用信号Ｓ₁〜Ｓ_nが入力され、可変容量部２の容量が調整される。

このように、図１９及び図２０の例においても、実施の形態１において図１０に示した例と同様に、容量調整用の制御回路を用いることなく、可変容量部２の容量を調整できる。このため、検出装置における消費電力やレイアウト面積の低減化を図ることができる。また、容量調整用信号Ｓ₁〜Ｓ_nは、表示装置の制御回路から入力しても良いし、表示装置とは別個の装置から入力しても良い。例えば、容量調整用信号Ｓ₁〜Ｓ_nを出力できる信号出力回路を表示装置や検出装置とは別個に設けておき、表示装置の利用者が操作ボタンや操作ダイヤル等を用いて、可変容量部２の容量を調整できる態様とすることもできる。

ところで、上記実施の形態１〜３においては、本発明の検出装置を液晶表示装置に搭載する例について説明しているが、本発明において検出装置を搭載する表示装置は液晶表示装置に限定されるものではない。本発明における表示装置は、ＥＬ表示装置であっても良い。また、上記実施の形態１〜３においては、アンビエントセンサとして光センサが使用される例について説明しているが、本発明はこれに限定されるものではない。本発明においては、アンビエントセンサは、周囲の環境条件に応じて起電流を出力するものであれば良く、その他、温度センサであっても良い。

本発明の検出装置及び表示装置は、光センサや温度センサといったアンビエントセンサが搭載される表示装置、例えば、液晶表示装置やＥＬ表示装置に適用でき、産業上の利用可能性を有するものである。

本発明の実施の形態１における検出装置の概略構成を示す図である。 本発明の実施の形態１の検出装置に備えられた可変容量部の回路構成を示す図である。 容量素子の容量の総和と容量調整用信号との関係を示す図である。 本発明の実施の形態１の検出装置に備えられた制御回路の回路構成を示す図である。 出力電圧Ｖ₀と可変容量部の容量（容量素子の容量の総和）との関係を示す図である。 本発明の実施の形態１における表示装置の概略構成を示す図である。 図６に示す表示装置に備えられたアクティブ素子を示す断面図である。 図６に示した光センサを拡大して示す断面図である。 図６に示す可変容量部を拡大して示す図であり、図９（ａ）は平面図、図９（ｂ）は図９（ａ）中の切断線Ａ−Ａ´に沿って切断した断面図である。 本発明の実施の形態１において使用される可変容量部の他の例の回路構成を示す図である。 本発明の実施の形態２における検出装置で用いられる可変容量部の回路構成を示す図である。 図１１に示す可変容量部を拡大して示す図であり、図１２（ａ）は平面図、図１２（ｂ）は図１２（ａ）中の切断線Ｂ−Ｂ´に沿って切断した断面図である。 本発明の実施の形態２において使用される可変容量部の他の例の回路構成を示す図である。 本発明の実施の形態３における検出装置で用いられる可変容量部の一例の回路構成を示す図である。 本発明の実施の形態３における検出装置で用いられる可変容量部の他の例の回路構成を示す図である。 トランジスタ素子のゲート容量特性を示す図であり、図１６（ａ）はｎ−ＴＦＴの場合を示し、図１６（ｂ）はｐ−ＴＦＴの場合を示している。 図１４に示す可変容量部の具体的構成を拡大して示す平面図である。 図１７中の切断線Ｃ−Ｃ´に沿って切断した断面図である。 本発明の実施の形態３において使用される可変容量部の他の例の回路構成を示す図である。 本発明の実施の形態３において使用される可変容量部の他の例の回路構成を示す図である。 従来からの光センサ用の検出装置の回路構成を概略的に示す回路構成図である。

符号の説明

１ 検出装置
２ 可変容量部
３ 制御回路
４ センシング用スイッチ
５ リフレッシュ用スイッチ
６ 出力配線
７ 光センサ
１０ ガラス基板
１１ 第１の金属層
１２ 第２の金属層
１３ 第１の金属層に接続された配線
１４ 第２の金属層に接続された配線
１５ スイッチング素子のゲート電極
１６ スイッチング素子のシリコン膜
１６ａ、１６ｃ スイッチング素子の半導体領域
１６ｂ スイッチング素子のチャネル領域
１７、１８ スイッチング素子の配線
１９、２５、３６、１１４、１１８ 第１の層間絶縁膜
２０、２６、３７、１１５、１１９ 第２の層間絶縁膜
２１ 金属層
２２ シリコン膜
２２ａ 半導体領域
２３ シリコン膜に接続された配線
２４ 金属層に接続された配線
３１ トランジスタ素子のゲート電極を構成する電極片
３２ａ、３２ｃ トランジスタ素子の半導体領域（高濃度）
３２ｂ トランジスタ素子の半導体領域（低濃度）
３３、３４ トランジスタ素子のシリコン膜に接続された配線
３５ トランジスタ素子のゲート電極に接続された配線
３６ 電極片を接続する配線
４１ 比較回路
４２ 論理回路
４３ ラッチ回路
４４ 比較器
４５ 抵抗
１０１ アクティブマトリクス基板
１０２ 液晶層
１０３ 対向基板
１０４ 水平駆動回路
１０５ 垂直駆動回路
１０６ ＦＰＣ
１０７ 外部基板
１０８、１０９ ＩＣチップ
１１０ アクティブ素子
１１１ アクティブ素子のシリコン膜
１１１ａ、１１１ｃ アクティブ素子の半導体領域
１１１ｂ アクティブ素子のチャネル領域
１１３ａ、１１７ａ コンタクトプラグ
１１３ｂ、１１７ｂ 電極パターン
１１６ 光センサのシリコン膜
１１６ａ 光センサの半導体領域（ｐ層）
１１６ｂ 光センサの真性半導体領域（ｉ層）
１１６ｃ 光センサの半導体領域（ｎ層）
３１１〜３１４ トランジスタ素子のゲート電極
３２１〜３２４ トランジスタ素子のシリコン膜
ＳＷ₁〜ＳＷ_n スイッチング素子
Ｃ₁〜Ｃ_n 容量素子
ＴＮ₁〜ＴＮ_n トランジスタ素子

Claims (8)

1. 周囲の環境条件に応じて起電流を出力する環境センサと、前記起電流の大きさに応じて電圧信号を出力する検出装置とを備えた表示装置であって、
   前記検出装置は、前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部と、前記可変容量部の容量を調整する制御部とを備え、
   前記可変容量部は、複数の容量素子を備え、
   前記制御部は、前記可変容量部が発生させた前記電圧信号と基準電圧とを比較し、比較結果に応じて前記複数の容量素子の少なくとも１つを機能させて、前記可変容量部の容量を調整し、
   前記可変容量部が、前記複数の容量素子として複数のトランジスタ素子を備え、
   前記制御部が、前記比較結果に応じて、一又は二以上の前記トランジスタ素子のゲートに、予め設定された大きさの電圧を印加し、前記電圧を印加した前記トランジスタ素子のゲート容量を前記容量素子として機能させることによって、前記可変容量部の容量を調整し、
   前記複数のトランジスタ素子のそれぞれが、半導体領域が形成されたシリコン膜と、前記シリコン膜の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
   前記複数のトランジスタ素子それぞれのシリコン膜は、互いに直列に接続されていることを特徴とする表示装置。
2. 前記複数の容量素子が、互いに並列に接続され、
   前記可変容量部が、前記複数の容量素子それぞれ毎に、複数のスイッチング素子を更に備え、前記複数のスイッチング素子それぞれは、対応する前記容量素子に接続され、
   前記制御部が、前記比較結果に応じて一又は二以上のスイッチング素子をオンにして、前記可変容量部の容量を調整する請求項１に記載の表示装置。
3. 前記複数の容量素子それぞれが、第１の導電膜と、前記第１の導電膜の上に形成された絶縁膜と、前記絶縁膜の上に形成された第２の導電膜とを備えている請求項２に記載の表示装置。
4. 前記第１の導電膜が、半導体領域を有するシリコン膜である請求項３に記載の表示装置。
5. 複数のアクティブ素子が形成されたアクティブマトリクス基板を更に備え、
   前記環境センサと、前記可変容量部及び前記制御部のうち少なくとも一方とが、前記アクティブマトリクス基板に形成されている請求項１〜４のいずれかに記載の表示装置。
6. 前記環境センサと、前記可変容量部及び前記制御部のうち少なくとも一方とが、前記複数のアクティブ素子を形成するための工程を用いて、前記アクティブマトリクス基板に形成されている請求項５に記載の表示装置。
7. 前記環境センサが、入射した光の強度に応じて起電流を出力する光センサである請求項１〜６のいずれかに記載の表示装置。
8. 環境センサが出力した起電流の大きさに応じて電圧信号を出力する検出装置であって、
   前記起電流が出力されると電荷を蓄積して前記電圧信号を発生させる可変容量部と、前記可変容量部の容量を調整する制御部とを備え、
   前記可変容量部は、複数の容量素子を備え、
   前記制御部は、前記可変容量部が発生させた前記電圧信号と基準電圧とを比較し、比較結果に応じて前記複数の容量素子の少なくとも１つを機能させて、前記可変容量部の容量を調整し、
   前記可変容量部が、前記複数の容量素子として複数のトランジスタ素子を備え、
   前記制御部が、前記比較結果に応じて、一又は二以上の前記トランジスタ素子のゲートに、予め設定された大きさの電圧を印加し、前記電圧を印加した前記トランジスタ素子のゲート容量を前記容量素子として機能させることによって、前記可変容量部の容量を調整し、
   前記複数のトランジスタ素子のそれぞれが、半導体領域が形成されたシリコン膜と、前記シリコン膜の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
   前記複数のトランジスタ素子それぞれのシリコン膜は、互いに直列に接続されていることを特徴とする検出装置。

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