JPH02111044A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02111044A JPH02111044A JP26295488A JP26295488A JPH02111044A JP H02111044 A JPH02111044 A JP H02111044A JP 26295488 A JP26295488 A JP 26295488A JP 26295488 A JP26295488 A JP 26295488A JP H02111044 A JPH02111044 A JP H02111044A
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- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- fuse
- misfet
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000005669 field effect Effects 0.000 claims 1
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｔ Ｅ Ｇ （Ｔｅｓｔ Ｅｌｅｍｅｎｔ
Ｇｒｏｕｐ）に使用されるＭＩＳＦＥＴの新規な構造に
関するものである。
Ｇｒｏｕｐ）に使用されるＭＩＳＦＥＴの新規な構造に
関するものである。
（従来の技術）
集積回路を構成するＭＩＳＦＥＴの諧特性を評価するた
めに、種々のサイズのＭＩＳＦＥＴがＴＥＧに組込まれ
ているが、これらの基本的な構造は、第２図（ａ）にｎ
チャンネル型について例示するように、ｐ型半導体基板
ｌｌ上に順次形成されたゲート絶縁膜１２とゲート電極
１３と、同ゲート電極の両側に形成されたｎ型拡散層か
らなるドレイン１４とソース１５とで構成されている。
めに、種々のサイズのＭＩＳＦＥＴがＴＥＧに組込まれ
ているが、これらの基本的な構造は、第２図（ａ）にｎ
チャンネル型について例示するように、ｐ型半導体基板
ｌｌ上に順次形成されたゲート絶縁膜１２とゲート電極
１３と、同ゲート電極の両側に形成されたｎ型拡散層か
らなるドレイン１４とソース１５とで構成されている。
第２図（ｂ）は。
第２図（ａ）に示したＭＩＳＦＥＴの回路記号を示す。
図中りはドレイン、Ｇはゲート、Ｓはソースを示してい
る。
る。
（発明が解決しようとする課Ｍ）
第２図（ａ）に示した構造のＭＩＳＦＥＴでは。
製造工程で使用されるプラズマ処理によってＭＩＳＦＥ
Ｔの主要パラメータであるしきい値（ｖｔｈ）が変動す
る恐れがあづた。
Ｔの主要パラメータであるしきい値（ｖｔｈ）が変動す
る恐れがあづた。
そこで、最近のＴＥＧでは、プラズマ処理でもＶｔｈの
変動がない、第３図（ａ）に示すようなりランプゲート
型のＭＩＳＦＥＴが使用されている。
変動がない、第３図（ａ）に示すようなりランプゲート
型のＭＩＳＦＥＴが使用されている。
クランプゲート型のＭＩＳＦＥＴは、第３図（ａ）に要
部の断面図を示すように、ｐ型半導体基板１１上に順次
形成されたゲート絶縁膜１２とゲート電極１３と、同ゲ
ート電極１３の両側に形成されたドレイン１４とソース
１５と、半導体基板上に形成されたｎ型拡散層１６とで
構成されており、さらに、同ｎ型拡散層１６はゲート電
極１３とアルミ配線等で接続されている。また、第３図
（ｂ）の回路図に示すように、クランプゲート型のＭＩ
ＳＦＥＴでは、ＭＩＳＦＥＴのゲートにダイオードが並
列接続されることになる。
部の断面図を示すように、ｐ型半導体基板１１上に順次
形成されたゲート絶縁膜１２とゲート電極１３と、同ゲ
ート電極１３の両側に形成されたドレイン１４とソース
１５と、半導体基板上に形成されたｎ型拡散層１６とで
構成されており、さらに、同ｎ型拡散層１６はゲート電
極１３とアルミ配線等で接続されている。また、第３図
（ｂ）の回路図に示すように、クランプゲート型のＭＩ
ＳＦＥＴでは、ＭＩＳＦＥＴのゲートにダイオードが並
列接続されることになる。
前述したプラズマ処理によるｖ、ｈの変動は、プラズマ
処理中にゲート電極が基板に対して電位的にフローティ
ングな状態であれば発生するが、このｖｔｈ変動は高温
（〜９００℃程度）熱処理によって回復するので、ＭＩ
ＳＦＥＴの製造工程で実際に問題になるのは、高温熱処
理ができないアルミ配線形成後のプラズマ処理である。
処理中にゲート電極が基板に対して電位的にフローティ
ングな状態であれば発生するが、このｖｔｈ変動は高温
（〜９００℃程度）熱処理によって回復するので、ＭＩ
ＳＦＥＴの製造工程で実際に問題になるのは、高温熱処
理ができないアルミ配線形成後のプラズマ処理である。
第２図に示した通常のＭＩＳＦＥＴでは、アルミ配線形
成後もゲート電極はフローティングであるので、プラズ
マ処理によってｖｔｋ変動が起こる。
成後もゲート電極はフローティングであるので、プラズ
マ処理によってｖｔｋ変動が起こる。
ところが、第３図に示したクランプゲート型のＭＩＳＦ
ＥＴでは、アルミ配線形成後にはゲート電極はｐｎ接合
を介して基板と接続されているので、プラズマ処理をし
てもｖｔｈ変動は起こらないのである。
ＥＴでは、アルミ配線形成後にはゲート電極はｐｎ接合
を介して基板と接続されているので、プラズマ処理をし
てもｖｔｈ変動は起こらないのである。
上述したように、第２図に示したフローティングゲート
型のＭＩＳＦＥＴは、プラズマ処理によってＶｔｈ変動
を起こし易い欠点があるが、第３図に示したクランプゲ
ート型のＭＩＳＦＥＴではｖｔｈ変動の恐れはない。し
かしながら、ＭＩＳＦＥＴの特性評価においては、逆に
クランプゲート型ＭＩＳＦＥＴに問題がある。第４図は
、ＭＩＳＦＥＴのゲート電流の測定回路を示している。
型のＭＩＳＦＥＴは、プラズマ処理によってＶｔｈ変動
を起こし易い欠点があるが、第３図に示したクランプゲ
ート型のＭＩＳＦＥＴではｖｔｈ変動の恐れはない。し
かしながら、ＭＩＳＦＥＴの特性評価においては、逆に
クランプゲート型ＭＩＳＦＥＴに問題がある。第４図は
、ＭＩＳＦＥＴのゲート電流の測定回路を示している。
第４図（ａ）はフローティングゲート型ＭＩＳＦＥＴの
場合、同図（ｂ）はクランプゲート型ＭＩＳＦＥＴの場
合を示している。第４図（ａ）、（ｂ）を比較すれば明
らかなように、クランプゲート型ＭＩＳＦＥＴでは、測
定できるゲート電流Ｉ（、′は正規のゲート電流■。と
ダイオード逆方向電流■９の和であり、正規のゲート電
流工。を評価できない欠点があった。
場合、同図（ｂ）はクランプゲート型ＭＩＳＦＥＴの場
合を示している。第４図（ａ）、（ｂ）を比較すれば明
らかなように、クランプゲート型ＭＩＳＦＥＴでは、測
定できるゲート電流Ｉ（、′は正規のゲート電流■。と
ダイオード逆方向電流■９の和であり、正規のゲート電
流工。を評価できない欠点があった。
本発明の目的は、従来の欠点を解消し、ＭＩＳＦＥＴの
ゲート電極は、Ｖｔｂ変動が起こらず、正規のゲート電
流測定が可能な半導体装置を提供することである。
ゲート電極は、Ｖｔｂ変動が起こらず、正規のゲート電
流測定が可能な半導体装置を提供することである。
（課題を解決するための手段）
本発明の半導体装置は、半導体基板上に形成されたＭＩ
ＳＦＥＴのゲート電極が、ヒユーズを介して半導体基板
上に形成されたｐｎ接合と接続されているものである。
ＳＦＥＴのゲート電極が、ヒユーズを介して半導体基板
上に形成されたｐｎ接合と接続されているものである。
（作 用）
本発明の半導体装置では、ＭＩＳＦＥＴのゲート電極は
ヒユーズを介して基板上のｐｎ接合と接続されているの
で、プラズマ処理にょるＶｔｈ変動は起こらない、また
、ヒユーズを切断すれば、ゲート電極はｐｎ接合と切＆
ｊ離されるめで、正規のゲート電流測定が可能となる。
ヒユーズを介して基板上のｐｎ接合と接続されているの
で、プラズマ処理にょるＶｔｈ変動は起こらない、また
、ヒユーズを切断すれば、ゲート電極はｐｎ接合と切＆
ｊ離されるめで、正規のゲート電流測定が可能となる。
（実施例）
本発明の半導体装置をＮチャンネル型ＭＩＳＦＥＴに応
用したときの一実施例を第１図に示す。
用したときの一実施例を第１図に示す。
第１図（ａ）は本発明の要部の断面図を示したものであ
り、アルミ配線は簡略のために実線で示しである。
り、アルミ配線は簡略のために実線で示しである。
本発明の半導体装置は、ｐ型半導体基板１上に順次形成
さ、れたゲート絶縁膜２とゲート電極３と、ゲート型＃
＠３に自己整合的に形成されたドレイン４、ソース５と
、基板１上に形成されたｎ型拡散層６と、層間絶縁膜７
を介して基板ｌ上に形成されたヒユーズ８とで構成され
ており、ゲート電極３とｎ型拡散層６とヒユーズ８はア
ルミ配線で接続されている０本発明で使用されるヒユー
ズの材質は、ゲート電極３に使用される多結晶シリコン
でも、また他の材料、例えばニク、ロムでもがまゎない
。
さ、れたゲート絶縁膜２とゲート電極３と、ゲート型＃
＠３に自己整合的に形成されたドレイン４、ソース５と
、基板１上に形成されたｎ型拡散層６と、層間絶縁膜７
を介して基板ｌ上に形成されたヒユーズ８とで構成され
ており、ゲート電極３とｎ型拡散層６とヒユーズ８はア
ルミ配線で接続されている０本発明で使用されるヒユー
ズの材質は、ゲート電極３に使用される多結晶シリコン
でも、また他の材料、例えばニク、ロムでもがまゎない
。
第１図（ｂ）に本発明の半導体装置の回路図を示す、ヒ
ユーズは、ゲート電極３に接続された端子Ｇとｎ型拡散
層６に接続された端子Ｃの間に電流を流して切断する。
ユーズは、ゲート電極３に接続された端子Ｇとｎ型拡散
層６に接続された端子Ｃの間に電流を流して切断する。
第１図（ｃ）はヒユーズ切断後の回路図を示す。
第１図（ａ）〜（ｃ）で明らがなように、本発明の半導
体装置は、ヒユーズ切断前はクランプゲート型１７）Ｍ
ＩＳＦＥＴ、ヒユーズ切断後はフローティングゲート型
のＭＩＳＦＥＴとなるので、ＭＩＳＦＥＴの製造工程の
プラズマ処理によってｖｔｈ変動を起こすことはなく、
且つゲート電流測定時には、ヒユーズを切断することに
よって正規のゲート電流の評価が可能となる。
体装置は、ヒユーズ切断前はクランプゲート型１７）Ｍ
ＩＳＦＥＴ、ヒユーズ切断後はフローティングゲート型
のＭＩＳＦＥＴとなるので、ＭＩＳＦＥＴの製造工程の
プラズマ処理によってｖｔｈ変動を起こすことはなく、
且つゲート電流測定時には、ヒユーズを切断することに
よって正規のゲート電流の評価が可能となる。
（発明の効果）
本発明によると、製造工程におけるプラズマ処理によっ
てＶｔｈ変動を起こすことはなく、且つＭＩＳＦＥＴの
正確な特性評価が可能となるので、その実用上の効果は
大である。
てＶｔｈ変動を起こすことはなく、且つＭＩＳＦＥＴの
正確な特性評価が可能となるので、その実用上の効果は
大である。
第１図（ａ）は本発明の半導体装置の一実施例の要部断
面図、同図（ｂ）、（ｃ）はそれぞれヒユーズ切断前後
の回路図、第２図（ａ）、（ｂ）は従来のＭＩＳＦＥＴ
の断面図と回路図、第３図（ａ）、（ｂ）はクランプゲ
ート型ＭＩＳＦＥＴの断面図と回路図、第４図（ａ）、
（ｂ）は通常のＭＩＳＦＥＴおよびクランプゲート型Ｍ
ＩＳＦＥＴのゲート電流測定回路図である。 ｌ・・・ｐ型半導体基板、 ２・・・ゲート絶縁膜、３
・・・ゲート電極、 ４・・・ドレイン、 ５・・・
ソース、 ６・・・ｎ型拡散層、 ７・・・層間絶縁膜
、 ８・・・ヒユーズ。 第 図 （ａ） （ｂ） ］２ （ｂ）
面図、同図（ｂ）、（ｃ）はそれぞれヒユーズ切断前後
の回路図、第２図（ａ）、（ｂ）は従来のＭＩＳＦＥＴ
の断面図と回路図、第３図（ａ）、（ｂ）はクランプゲ
ート型ＭＩＳＦＥＴの断面図と回路図、第４図（ａ）、
（ｂ）は通常のＭＩＳＦＥＴおよびクランプゲート型Ｍ
ＩＳＦＥＴのゲート電流測定回路図である。 ｌ・・・ｐ型半導体基板、 ２・・・ゲート絶縁膜、３
・・・ゲート電極、 ４・・・ドレイン、 ５・・・
ソース、 ６・・・ｎ型拡散層、 ７・・・層間絶縁膜
、 ８・・・ヒユーズ。 第 図 （ａ） （ｂ） ］２ （ｂ）
Claims (1)
- 半導体基板上に形成されたＭＩＳＦＥＴ（金属−絶縁膜
−半導体型電界効果トランジスタ）のゲート電極が、ヒ
ューズを介して前記半導体基板上に形成されたｐｎ接合
と接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26295488A JPH02111044A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26295488A JPH02111044A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111044A true JPH02111044A (ja) | 1990-04-24 |
Family
ID=17382856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26295488A Pending JPH02111044A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111044A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158578A (ja) * | 1990-10-22 | 1992-06-01 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JP2007324305A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 半導体素子、半導体素子の製造方法 |
| KR100821834B1 (ko) * | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | 폴리 퓨즈를 구비한 테스트 패턴 |
| US7701313B2 (en) | 2007-03-08 | 2010-04-20 | Ls Industrial Systems Co., Ltd | Case for circuit breaker with monolithic door |
-
1988
- 1988-10-20 JP JP26295488A patent/JPH02111044A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158578A (ja) * | 1990-10-22 | 1992-06-01 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JP2007324305A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 半導体素子、半導体素子の製造方法 |
| KR100821834B1 (ko) * | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | 폴리 퓨즈를 구비한 테스트 패턴 |
| US7701313B2 (en) | 2007-03-08 | 2010-04-20 | Ls Industrial Systems Co., Ltd | Case for circuit breaker with monolithic door |
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