JP2530722Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2530722Y2 JP2530722Y2 JP1990076380U JP7638090U JP2530722Y2 JP 2530722 Y2 JP2530722 Y2 JP 2530722Y2 JP 1990076380 U JP1990076380 U JP 1990076380U JP 7638090 U JP7638090 U JP 7638090U JP 2530722 Y2 JP2530722 Y2 JP 2530722Y2
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- Japan
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- mos transistor
- vertical mos
- check
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体装置に関し、特に縦型MOSトランジス
タの不純物拡散が正常に行われているか否かを製造工程
途中で検査することを可能にした半導体装置に関する。
タの不純物拡散が正常に行われているか否かを製造工程
途中で検査することを可能にした半導体装置に関する。
従来、縦型MOSトランジスタは、第５図に示すよう
に、N+型基板１にドレイン領域としてのＮ型領域２を成
長させ、このＮ型領域２にチャネルを構成するベース領
域としてのＰ型領域３およびソース領域としてのN+型領
域４を形成している。また、基板上にはゲート酸化膜６
を介して多結晶シリコンのゲート電極５を形成し、絶縁
膜７で被覆した上で、前記N+型領域４に接続されるソー
ス電極８を形成している。なお、基板１の裏面にはドレ
イン電極９を形成している。
に、N+型基板１にドレイン領域としてのＮ型領域２を成
長させ、このＮ型領域２にチャネルを構成するベース領
域としてのＰ型領域３およびソース領域としてのN+型領
域４を形成している。また、基板上にはゲート酸化膜６
を介して多結晶シリコンのゲート電極５を形成し、絶縁
膜７で被覆した上で、前記N+型領域４に接続されるソー
ス電極８を形成している。なお、基板１の裏面にはドレ
イン電極９を形成している。
なお、ここで示した縦型MOSトランジスタは、ベース
深さxjBとソース深さxjSとの拡散深さにより、チャネル
長Ｌを容易に形成できる二重拡散型MOSトランジスタ（D
MOS）である。
深さxjBとソース深さxjSとの拡散深さにより、チャネル
長Ｌを容易に形成できる二重拡散型MOSトランジスタ（D
MOS）である。
このような従来の縦型MOSトランジスタでは、ベース
深さXjBが拡散ばらつき等により所定の深さに形成でき
なかった場合には、設計通りの電気的特性が得られな
い。
深さXjBが拡散ばらつき等により所定の深さに形成でき
なかった場合には、設計通りの電気的特性が得られな
い。
第６図は縦型MOSトランジスタにおけるソース，ドレ
イン間に形成される抵抗成分を示したものであり、その
うちチャネル抵抗Rchとエピタキシャル層抵抗REPIがそ
の大部分を占める。このため、ベース深さXjBが大きく
なりすぎると、チャネル長Ｌが広くなり、Rchが大きく
なり、かつベース間距離ｌが狭くなり、REPIが大きくな
ってしまう。
イン間に形成される抵抗成分を示したものであり、その
うちチャネル抵抗Rchとエピタキシャル層抵抗REPIがそ
の大部分を占める。このため、ベース深さXjBが大きく
なりすぎると、チャネル長Ｌが広くなり、Rchが大きく
なり、かつベース間距離ｌが狭くなり、REPIが大きくな
ってしまう。
第７図は縦型MOSトランジスタのオン抵抗とベース間
距離ｌの関係を示す図である。
距離ｌの関係を示す図である。
しかしながら、従来では、N+型領域４を含む全ての拡
散工程を行い、かつ絶縁膜７やソース電極８を全て形成
した後の特性チェックにおいて初めてこの種の不良が判
明する。したがって、それまでの工程が無駄になること
になり、時間上，加工費上の損失が大きなものとなる。
散工程を行い、かつ絶縁膜７やソース電極８を全て形成
した後の特性チェックにおいて初めてこの種の不良が判
明する。したがって、それまでの工程が無駄になること
になり、時間上，加工費上の損失が大きなものとなる。
これが、少なくともN+型領域４、好ましくはＰ型領域
３を形成した直後に非破壊にて検査できれば、時間的，
加工費的にも損失が少なくなる。
３を形成した直後に非破壊にて検査できれば、時間的，
加工費的にも損失が少なくなる。
本考案の目的は縦型MOSトランジスタの製造に際して
の時間的，加工費的な損失を解消することを可能にした
半導体装置を提供することにある。
の時間的，加工費的な損失を解消することを可能にした
半導体装置を提供することにある。
本考案の半導体装置は、半導体ウェハに多数個の縦型
MOSトランジスタチップと チェック用チップを形成し
ており、前記チェック用チップは前記縦型MOSトランジ
スタを構成するゲート電極と同じゲート電極と、このゲ
ート電極を挟んで前記縦型MOSトランジスタを構成する
ベース領域と同じ不純物領域とからなる第１のチェック
用素子と、前記縦型MOSトランジスタを構成するベース
領域と同じ不純物領域と、この不純物領域内に形成され
て前記縦型MOSトランジスタを構成するソース領域と同
じ不純物領域とからなる第２のチェック用素子をそれそ
れ有しており、前記各不純物領域には試験用プローブを
接触させて通電可能とし、前記第１のチェック用素子に
より前記縦型MOSトランジスタのベース領域間の適否を
判定し、前記第２のチェック用素子により前記縦型MOS
トランジスタのチャネル長の適否を判定することを特徴
とする。
MOSトランジスタチップと チェック用チップを形成し
ており、前記チェック用チップは前記縦型MOSトランジ
スタを構成するゲート電極と同じゲート電極と、このゲ
ート電極を挟んで前記縦型MOSトランジスタを構成する
ベース領域と同じ不純物領域とからなる第１のチェック
用素子と、前記縦型MOSトランジスタを構成するベース
領域と同じ不純物領域と、この不純物領域内に形成され
て前記縦型MOSトランジスタを構成するソース領域と同
じ不純物領域とからなる第２のチェック用素子をそれそ
れ有しており、前記各不純物領域には試験用プローブを
接触させて通電可能とし、前記第１のチェック用素子に
より前記縦型MOSトランジスタのベース領域間の適否を
判定し、前記第２のチェック用素子により前記縦型MOS
トランジスタのチャネル長の適否を判定することを特徴
とする。
本考案によれば、チェック用チップに設けた不純物領
域に通電することで、同時に形成した縦型MOSトランジ
スタの不純物領域、例えばベース領域またはソース領域
における不純物拡散の良否を形成直後に検査することが
できる。
域に通電することで、同時に形成した縦型MOSトランジ
スタの不純物領域、例えばベース領域またはソース領域
における不純物拡散の良否を形成直後に検査することが
できる。
次に、本考案を図面を参照して説明する。
第１図ないし第２図は本考案の一実施例を示してお
り、第２図は半導体ウェハに多数個の縦型MOSトランジ
スタチップを形成した状態を示す平面図である。ここ
で、多数個のチップＣのうち、複数個のチップはチェッ
ク用チップCTとして構成している。
り、第２図は半導体ウェハに多数個の縦型MOSトランジ
スタチップを形成した状態を示す平面図である。ここ
で、多数個のチップＣのうち、複数個のチップはチェッ
ク用チップCTとして構成している。
このチェック用チップは、第１図に断面構造を示すよ
うに、第５図に示した縦型MOSトランジスタと同時に形
成されるが、N+型領域1,N型領域２内に、MOSトランジス
タと同一長さの多結晶シリコンのゲート電極５をマスク
として、Ｐ型領域３の形成と同時にＰ型領域3Aを２箇所
に形成して第１のチェック用素子を構成している。
うに、第５図に示した縦型MOSトランジスタと同時に形
成されるが、N+型領域1,N型領域２内に、MOSトランジス
タと同一長さの多結晶シリコンのゲート電極５をマスク
として、Ｐ型領域３の形成と同時にＰ型領域3Aを２箇所
に形成して第１のチェック用素子を構成している。
その後、電気的特性チェックを行うために、絶縁膜７
を部分的に除去し、Ｐ型領域3Aを露呈させている。
を部分的に除去し、Ｐ型領域3Aを露呈させている。
したがって、このようなチェック用チップCTを有する
半導体ウェハでは、縦型MOSトランジスタのＰ型領域３
を形成した時点で、特性試験用のプローブＰをチェック
用チップCTの一対のＰ型領域3A上にそれぞれ接触させ、
この２本のプローブＰを介してＰ型領域3A間に電圧を印
加する。この電圧の印加により、一方のＰ型領域3AのPN
接合から空乏層Ｄが広がり、この空乏層Ｄが他方のＰ型
領域3Aまで広がった時点で耐圧のブレークダウンが起こ
る。このブレークダウン耐圧は通常リーチスルー電圧と
呼ばれる。
半導体ウェハでは、縦型MOSトランジスタのＰ型領域３
を形成した時点で、特性試験用のプローブＰをチェック
用チップCTの一対のＰ型領域3A上にそれぞれ接触させ、
この２本のプローブＰを介してＰ型領域3A間に電圧を印
加する。この電圧の印加により、一方のＰ型領域3AのPN
接合から空乏層Ｄが広がり、この空乏層Ｄが他方のＰ型
領域3Aまで広がった時点で耐圧のブレークダウンが起こ
る。このブレークダウン耐圧は通常リーチスルー電圧と
呼ばれる。
第３図はリーチスルー電圧とベース間距離の関係を示
した例である。この関係と第７図のオン抵抗−ベース間
距離との関係より、リーチスルー電圧とオン抵抗の関係
がＰ型領域３の形成直後に判明できる。
した例である。この関係と第７図のオン抵抗−ベース間
距離との関係より、リーチスルー電圧とオン抵抗の関係
がＰ型領域３の形成直後に判明できる。
したがって、このチェック用チップCTを利用すること
で、縦型MOSトランジスタのＰ型領域３を形成した時点
でベース深さの良否を判定することができ、時間上，加
工費上の損失を回避することが可能となる。
で、縦型MOSトランジスタのＰ型領域３を形成した時点
でベース深さの良否を判定することができ、時間上，加
工費上の損失を回避することが可能となる。
第４図はチェック用チップCTの第２のチェック用素子
を示す断面図である。ここでは、Ｐ型領域3A内にN+型領
域4Aを形成し、N+型領域4AとＰ型領域３にそれぞれプロ
ーブＰを接触さ、N+型領域4Aに正電位を、Ｐ型領域３に
負電圧をそれぞれ印加し、空乏層Ｄのリーチスルー電圧
を確認することにより、ベース深さXjBとソース深さXjB
との間隔、すなわち第５図のチャネル長Ｌを確認しよう
とするものである。
を示す断面図である。ここでは、Ｐ型領域3A内にN+型領
域4Aを形成し、N+型領域4AとＰ型領域３にそれぞれプロ
ーブＰを接触さ、N+型領域4Aに正電位を、Ｐ型領域３に
負電圧をそれぞれ印加し、空乏層Ｄのリーチスルー電圧
を確認することにより、ベース深さXjBとソース深さXjB
との間隔、すなわち第５図のチャネル長Ｌを確認しよう
とするものである。
この実施例では、縦型MOSトランジスタのN+型領域４
を形成した直後に試験を行うことで、N+型領域４の適否
を直ちに判定することができる。
を形成した直後に試験を行うことで、N+型領域４の適否
を直ちに判定することができる。
以上説明したように本考案は、縦型MOSトランジスタ
チップを形成する半導体ウェハにチェック用チップを形
成しておき、このチェック用チップは縦型MOSトランジ
スタのベース領域と同時に形成した不純物領域を設けて
いるので、この不純物領域に通電して特性試験を行うこ
とで、同時に形成した縦型MOSトランジスタのベース領
域またはソース領域の不純物拡散の良否をそれぞれの形
成直後に検査することができ、時間的，工数的な損失が
少なくなるという効果がある。
チップを形成する半導体ウェハにチェック用チップを形
成しておき、このチェック用チップは縦型MOSトランジ
スタのベース領域と同時に形成した不純物領域を設けて
いるので、この不純物領域に通電して特性試験を行うこ
とで、同時に形成した縦型MOSトランジスタのベース領
域またはソース領域の不純物拡散の良否をそれぞれの形
成直後に検査することができ、時間的，工数的な損失が
少なくなるという効果がある。
第１図は本考案の一実施例のウェハ状態の平面図、第２
図は第１のチェック用素子を含むチェック用チップの断
面図、第３図はリーチスルー電圧とベース間距離との関
係を示す図、第４図は本考案の第２のチェック用素子を
含むチェック用チップの断面図、第５図は縦型MOSトラ
ンジスタの断面図、第６図は縦型MOSトランジスタの抵
抗成分を示す図、第７図はオン抵抗とベース間距離を示
す図である。 １……N+型基板、２……Ｎ型領域、3,3A……Ｐ型領域、
4,4A……N+型領域、５……ゲート電極、６……ゲート酸
化膜、７……絶縁膜、８……ソース電極、９……ドレイ
ン電極。
図は第１のチェック用素子を含むチェック用チップの断
面図、第３図はリーチスルー電圧とベース間距離との関
係を示す図、第４図は本考案の第２のチェック用素子を
含むチェック用チップの断面図、第５図は縦型MOSトラ
ンジスタの断面図、第６図は縦型MOSトランジスタの抵
抗成分を示す図、第７図はオン抵抗とベース間距離を示
す図である。 １……N+型基板、２……Ｎ型領域、3,3A……Ｐ型領域、
4,4A……N+型領域、５……ゲート電極、６……ゲート酸
化膜、７……絶縁膜、８……ソース電極、９……ドレイ
ン電極。
Claims (1)
- 【請求項１】半導体ウェハに多数個の縦型MOSトランジ
スタチップと、チェック用チップを形成しており、前記
チェック用チップは前記縦型MOSトランジスタを構成す
るゲート電極と同じゲート電極と、このゲート電極を挟
んで前記縦型MOSトランジスタを構成するベース領域と
同じ不純物領域とからなる第１のチェック用素子と、前
記縦型MOSトランジスタを構成するベース領域と同じ不
純物領域と、この不純物領域内に形成されて前記縦型MO
Sトランジスタを構成するソース領域と同じ不純物領域
とからなる第２のチェック用素子をそれそれ有してお
り、前記各不純物領域には試験用プローブを接触させて
通電可能とし、前記第１のチェック用素子により前記縦
型MOSトランジスタのベース領域間の適否を判定し、前
記第２のチェック用素子により前記縦型MOSトランジス
タのチャネル長の適否を判定することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990076380U JP2530722Y2 (ja) | 1990-07-18 | 1990-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990076380U JP2530722Y2 (ja) | 1990-07-18 | 1990-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0434736U JPH0434736U (ja) | 1992-03-23 |
| JP2530722Y2 true JP2530722Y2 (ja) | 1997-03-26 |
Family
ID=31617798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990076380U Expired - Lifetime JP2530722Y2 (ja) | 1990-07-18 | 1990-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530722Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10381274B2 (en) * | 2016-02-09 | 2019-08-13 | Fuji Electric Co., Ltd. | Assessment method, and semiconductor device manufacturing method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3774088A (en) * | 1972-12-29 | 1973-11-20 | Ibm | An integrated circuit test transistor structure and method of fabricating the same |
| JPS59194444A (ja) * | 1983-04-19 | 1984-11-05 | Toshiba Corp | モニタ−用半導体装置およびモニタ−方法 |
-
1990
- 1990-07-18 JP JP1990076380U patent/JP2530722Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434736U (ja) | 1992-03-23 |
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