JPS59207661A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59207661A JPS59207661A JP8069983A JP8069983A JPS59207661A JP S59207661 A JPS59207661 A JP S59207661A JP 8069983 A JP8069983 A JP 8069983A JP 8069983 A JP8069983 A JP 8069983A JP S59207661 A JPS59207661 A JP S59207661A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置、特にＭＩＳ型半導体装置に適用
して有効な技術に関するもので、たとえばＭＩＳ型半導
体装置のしきい値電圧の安定化に有効な技術に関する。
して有効な技術に関するもので、たとえばＭＩＳ型半導
体装置のしきい値電圧の安定化に有効な技術に関する。
Ｍ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ）型半導体装置を構成するＭＩ
５ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）のしきい値電圧ｖｔｈが、その製造工程中に変
動してしまうことが知られている。この現象は、特に、
プラズマＣＶ Ｄ（Ｃｈｅｍｉ ｃａｌＶａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法で形成したシリコン窒化膜をパ
ッシベーション膜として用いた場合に生じ易い。
ｍ１ｃｏｎｄｕｃｔｏｒ）型半導体装置を構成するＭＩ
５ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）のしきい値電圧ｖｔｈが、その製造工程中に変
動してしまうことが知られている。この現象は、特に、
プラズマＣＶ Ｄ（Ｃｈｅｍｉ ｃａｌＶａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法で形成したシリコン窒化膜をパ
ッシベーション膜として用いた場合に生じ易い。
この対策として、特開昭５４−１０１２９４号に示され
るＭＩＳＦＥＴのゲート電極をＰＮ接合ダイオードを介
して半導体基板に接続する方法がある。また、シリコン
窒化膜中にチャージアップされた電荷からＭＩＳＦＥＴ
を保護するために、ＭＩ ５ＦＥＴ上に保護膜を新たに
一層形成することが考えられる。
るＭＩＳＦＥＴのゲート電極をＰＮ接合ダイオードを介
して半導体基板に接続する方法がある。また、シリコン
窒化膜中にチャージアップされた電荷からＭＩＳＦＥＴ
を保護するために、ＭＩ ５ＦＥＴ上に保護膜を新たに
一層形成することが考えられる。
しかしながら、このような方法を微細化が要求される近
年の半導体装置において用いることは、本発明者の検討
によれば下記のような理由で困難と考えられる。
年の半導体装置において用いることは、本発明者の検討
によれば下記のような理由で困難と考えられる。
すなわち、前者の方法によれば、アルミニウム配線形成
用のコンタクトホールが必要となるため微細化は難しい
。後者の方法によれば、２つの絶縁膜間の界面に電荷が
チャージアップされ有効な解決手段とはなり得す、また
、コンタクトホール開窓に技術的困難さを伴う。さらに
、いづれの方法によっても、イオン打込法によるソース
、ドレイン領域形成技術、アルミニウム多層配線技術を
用いる場合には問題がある。つまり、イオン打込法によ
り半導体基板に不純物を打込む際に同時にゲート電極に
打込まれた不純物イオンのチャージアップによりしきい
値電圧が変動する場合には対応できない。また、上層ア
ルミニウム配線を介して、ゲート電極とＰＮ接合ダイオ
ードあるいは他のＭＩＳＦＥＴのソース、ドレイン領域
とが接続される場合には、接続以前のチャージアップに
よるしきい値の変動には対応できない。さらに、全ての
ＭＩＳＦＥＴについて対策することは実質上不可能であ
る。
用のコンタクトホールが必要となるため微細化は難しい
。後者の方法によれば、２つの絶縁膜間の界面に電荷が
チャージアップされ有効な解決手段とはなり得す、また
、コンタクトホール開窓に技術的困難さを伴う。さらに
、いづれの方法によっても、イオン打込法によるソース
、ドレイン領域形成技術、アルミニウム多層配線技術を
用いる場合には問題がある。つまり、イオン打込法によ
り半導体基板に不純物を打込む際に同時にゲート電極に
打込まれた不純物イオンのチャージアップによりしきい
値電圧が変動する場合には対応できない。また、上層ア
ルミニウム配線を介して、ゲート電極とＰＮ接合ダイオ
ードあるいは他のＭＩＳＦＥＴのソース、ドレイン領域
とが接続される場合には、接続以前のチャージアップに
よるしきい値の変動には対応できない。さらに、全ての
ＭＩＳＦＥＴについて対策することは実質上不可能であ
る。
本発明の目的は、上述の問題点を解決し、製造工程中の
しきい値変動を防止した半導体装置を提供することにあ
る。
しきい値変動を防止した半導体装置を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあぎらかになるであろ
う。
明細書の記述および添付図面からあぎらかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に簡単に説明すれば、下記のとおりである。
を簡単に簡単に説明すれば、下記のとおりである。
すなわち、全てのＭＩＳＦＥＴのシリコンゲート電極な
ＰＮ接合ダイオードを形成する半導体領域に直接接続す
ることによって、ゲート電極にチャージアップする電荷
を半導体基板に吸収させ、しきい値電圧の変動を防止す
るものである。
ＰＮ接合ダイオードを形成する半導体領域に直接接続す
ることによって、ゲート電極にチャージアップする電荷
を半導体基板に吸収させ、しきい値電圧の変動を防止す
るものである。
〔実施例１〕
本発明の一実施例を第１図に示す。第１図はＮチャネル
ＭＯ８ＦＥＴに本発明を適用した例である。同図（Ａ）
はしきい値電圧変動防止用の素子の接続状態を示す図で
あり、同図（Ｂｌはゲート電極の形状を示す図であり、
同図（Ｃ１は本発明による半導体装置の完成状態を同図
（Ｂ）のＣ−Ｃ断線によってできる断面に対応する断面
によって示した図である。
ＭＯ８ＦＥＴに本発明を適用した例である。同図（Ａ）
はしきい値電圧変動防止用の素子の接続状態を示す図で
あり、同図（Ｂｌはゲート電極の形状を示す図であり、
同図（Ｃ１は本発明による半導体装置の完成状態を同図
（Ｂ）のＣ−Ｃ断線によってできる断面に対応する断面
によって示した図である。
ここで１１はＰ形シリコン半導体基板、１２はＮチャネ
ルＭＯ８ＦＥＴＱ、のソースまたはドレインであるＮ＋
＋半導体層、１３はクランプダイオードＤを構成するＮ
＋＋半導体層、１４は素子分離用酸化膜（Ｓｉｎ、膜）
、１５はゲート酸化膜（Ｓｉｎ、膜）、１６はポリシリ
コンからなるゲート電極、１７は第１層層間絶縁膜、１
８は第１層アルミニウム配線、１９は第２層層間絶縁膜
、２０は第２層アルミニウム配線、２１は保護膜である
。
ルＭＯ８ＦＥＴＱ、のソースまたはドレインであるＮ＋
＋半導体層、１３はクランプダイオードＤを構成するＮ
＋＋半導体層、１４は素子分離用酸化膜（Ｓｉｎ、膜）
、１５はゲート酸化膜（Ｓｉｎ、膜）、１６はポリシリ
コンからなるゲート電極、１７は第１層層間絶縁膜、１
８は第１層アルミニウム配線、１９は第２層層間絶縁膜
、２０は第２層アルミニウム配線、２１は保護膜である
。
ＭＩＳＦＥＴＱ、のゲート電極１６は、Ｓｉｎ。
膜１４によってＭＩＳＦＥＴＱ、 とは分離されたＮ
＋型領領域１３他の配線を介さずに直接接続している。
＋型領領域１３他の配線を介さずに直接接続している。
図中Ｘ印はゲート電極１６とに型領域１３との接続部分
を示す。このＮ＋型領領域１３Ｐ型半導体基板１１とＰ
Ｎ接合を形成する。したがって、ゲート電極１６は、こ
のＰＮ接合ダイオードＤを介して基板の電位に接続され
る。これによって、ゲート電極１６の電位は半導体基板
１１に対して一定の値にクランプされる。そして、製造
工程中にゲート電極１６にチャージされた電荷はダイオ
ードＤを通して半導体基板１１に放出される。半導体基
板はＭＩＳＦＥＴのゲート部の面積に比べて十分大きい
ので、電荷が流れても何らさしつかえない。
を示す。このＮ＋型領領域１３Ｐ型半導体基板１１とＰ
Ｎ接合を形成する。したがって、ゲート電極１６は、こ
のＰＮ接合ダイオードＤを介して基板の電位に接続され
る。これによって、ゲート電極１６の電位は半導体基板
１１に対して一定の値にクランプされる。そして、製造
工程中にゲート電極１６にチャージされた電荷はダイオ
ードＤを通して半導体基板１１に放出される。半導体基
板はＭＩＳＦＥＴのゲート部の面積に比べて十分大きい
ので、電荷が流れても何らさしつかえない。
本実施例のしきい値電圧の変動防止手段は次のようにし
て得られる。すなわち、半導体基板１１上に素子分離用
酸化膜１４を形成し、酸化膜Ｉ４以外の部分に薄いゲー
ト酸化膜１５を形成する、そして、シリコンゲート電極
を直接半導体基板１１に接続すべき箇所１３上のゲート
酸化膜を除去する。この後多結晶シリコン層を全面に形
成し、不純物を導入して低抵抗化する。次に、多結晶シ
リコン層を所定の形状にパターニングして、ゲート電極
および配線層を形成する。これによって、ゲート電極形
成と同時に、しきい値電圧の変化を防止する手段が完成
する。
て得られる。すなわち、半導体基板１１上に素子分離用
酸化膜１４を形成し、酸化膜Ｉ４以外の部分に薄いゲー
ト酸化膜１５を形成する、そして、シリコンゲート電極
を直接半導体基板１１に接続すべき箇所１３上のゲート
酸化膜を除去する。この後多結晶シリコン層を全面に形
成し、不純物を導入して低抵抗化する。次に、多結晶シ
リコン層を所定の形状にパターニングして、ゲート電極
および配線層を形成する。これによって、ゲート電極形
成と同時に、しきい値電圧の変化を防止する手段が完成
する。
このような製造工程はＭＯ８ＩＣの通常の製造工程であ
り、何ら特別な工程を付加することなく本実施例を実現
できる。
り、何ら特別な工程を付加することなく本実施例を実現
できる。
また、ゲート電極形成と同時にしきい値電圧の変動を防
ＩＦできる。したがってイオン打込みによるチャージア
ップや、多層配線を用いた場合の接続完了までの間のチ
ャージアップなどに対する配慮は不要となる。
ＩＦできる。したがってイオン打込みによるチャージア
ップや、多層配線を用いた場合の接続完了までの間のチ
ャージアップなどに対する配慮は不要となる。
〔実施例２〕
第２図は相補型ＭＯ８Ｆ ＥＴ（ＣＭＯ８ＦＥＴ）の例
である。ここで２２がＮ型半導体基板、２３がＰ型ウェ
ル領域、２４が相補型ＭＯＳインバータを構成するＮチ
ャネルＭＯ８ＦＥＴのソースまたはドレインを形成する
Ｎ＋型型数散層２５はクランプダイオードを構成するＮ
＋型型数散層２６は相補型ＭＯＳインバータのＰチャネ
ルＭＯ８ＦＥＴのソースまたはドレインを形成するＰ＋
型拡散層である。第２図において第１図と同一の部分に
は同一の符号を付けて、その説明を省略する。
である。ここで２２がＮ型半導体基板、２３がＰ型ウェ
ル領域、２４が相補型ＭＯＳインバータを構成するＮチ
ャネルＭＯ８ＦＥＴのソースまたはドレインを形成する
Ｎ＋型型数散層２５はクランプダイオードを構成するＮ
＋型型数散層２６は相補型ＭＯＳインバータのＰチャネ
ルＭＯ８ＦＥＴのソースまたはドレインを形成するＰ＋
型拡散層である。第２図において第１図と同一の部分に
は同一の符号を付けて、その説明を省略する。
ポリシリコン層１６はＮチャネルＭＯ８ＦＥＴとＰチャ
ネルＭＯ８ＦＥＴのゲートを構成し、独立のＮ＋型型数
散層２５おいてＰ型ウェル領域と直接接続し、このｎ＋
型層とＰ型ウェルとで作るＰＮ接合ダイオードによって
クランプされる。
ネルＭＯ８ＦＥＴのゲートを構成し、独立のＮ＋型型数
散層２５おいてＰ型ウェル領域と直接接続し、このｎ＋
型層とＰ型ウェルとで作るＰＮ接合ダイオードによって
クランプされる。
本実施例においても、ゲート電極にチャージされた電荷
はＰＮ接合ダイオードを通して半導体領域（Ｐウェル領
域）に放出される。この領域はＭＩＳＦＥＴのゲート部
の面積に比べて十分大きいので、電荷が流れてもさしつ
かえない。したがって、第１の実施例と同一の効果を得
られる。
はＰＮ接合ダイオードを通して半導体領域（Ｐウェル領
域）に放出される。この領域はＭＩＳＦＥＴのゲート部
の面積に比べて十分大きいので、電荷が流れてもさしつ
かえない。したがって、第１の実施例と同一の効果を得
られる。
（１１ＭＩＳＦＥＴのゲート電極を直接半導体領域に接
続したので、集積度をそこなうことなく、ＭＩＳＦＥＴ
のしきい値電圧の変動を防止できる。
続したので、集積度をそこなうことなく、ＭＩＳＦＥＴ
のしきい値電圧の変動を防止できる。
（２）ゲート電極をその形成と同時に半導体領域に接続
するようにしたので、製造工程中の電荷の影響を除くこ
とができる。
するようにしたので、製造工程中の電荷の影響を除くこ
とができる。
（３） ゲート電極と半導体領域との接続は何ら特別
の工程を付加することなく行うことができる。
の工程を付加することなく行うことができる。
（４）集積度をそこなわずにＭＩＳＦＥＴのしきい値電
圧の変動を防止できるので、全てのＭＩ ５ＦＥＴのし
きい値変動を防止できる。
圧の変動を防止できるので、全てのＭＩ ５ＦＥＴのし
きい値変動を防止できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、ゲート電極はポリシリコン以外のものでもよ
く、また導電型にも限定されない。
く、また導電型にも限定されない。
【図面の簡単な説明】
第１図は本発明の一実施例を示すものであ・つて、同図
（んは接続図、同図（Ｂｌはゲート電極部分の平面図、
同図（ｑはケート電極部分の断面図、第２図は本発明の
他の実施例を示す断面図である。 １１・・・Ｐ型半導体基板、１２・・・ソースまたはド
レインであるＮ＋＋散層、１３・・・Ｎ＋型型数散層１
４・・・素子分離用酸化膜、１５・・・ゲート酸化膜、
１６・・・ゲートポリシリコン、１７・・・第１層層間
絶縁膜、１８・・・第１層アルミニウム、１９・・・第
２層層間絶縁膜、２０・・・第２層アルミニウム、２１
・・・保護膜、２２・・・Ｎ型半導体基板、２３・・・
Ｐ型ウェル領域、２４・・・ＮチャネルＭＯ８ＦＥＴの
ソースまたはドレインを形成するＮ＋型型数散層２５・
・・Ｎ＋型型数散層２６・・・ＰチャネルＭＯ８ＦＥＴ
のソースまたはドレインを形成するＰ＋型拡散層。
（んは接続図、同図（Ｂｌはゲート電極部分の平面図、
同図（ｑはケート電極部分の断面図、第２図は本発明の
他の実施例を示す断面図である。 １１・・・Ｐ型半導体基板、１２・・・ソースまたはド
レインであるＮ＋＋散層、１３・・・Ｎ＋型型数散層１
４・・・素子分離用酸化膜、１５・・・ゲート酸化膜、
１６・・・ゲートポリシリコン、１７・・・第１層層間
絶縁膜、１８・・・第１層アルミニウム、１９・・・第
２層層間絶縁膜、２０・・・第２層アルミニウム、２１
・・・保護膜、２２・・・Ｎ型半導体基板、２３・・・
Ｐ型ウェル領域、２４・・・ＮチャネルＭＯ８ＦＥＴの
ソースまたはドレインを形成するＮ＋型型数散層２５・
・・Ｎ＋型型数散層２６・・・ＰチャネルＭＯ８ＦＥＴ
のソースまたはドレインを形成するＰ＋型拡散層。
Claims (1)
- １、第１導電型の第１半導体領域と、前記半導体領域に
形成された第２導電型の第２半導体領域と、少なくとも
前記第１半導体領域に前記第２半導体領域と離間して設
けられたＭＩＳＦＥＴとからなり、前記ＭＩｓＦＥＴの
シリコンゲート電極を前記第２半導体領域に直接接続し
てなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069983A JPS59207661A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069983A JPS59207661A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207661A true JPS59207661A (ja) | 1984-11-24 |
Family
ID=13725572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8069983A Pending JPS59207661A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313088A (en) * | 1990-09-19 | 1994-05-17 | Nec Corporation | Vertical field effect transistor with diffused protection diode |
-
1983
- 1983-05-11 JP JP8069983A patent/JPS59207661A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313088A (en) * | 1990-09-19 | 1994-05-17 | Nec Corporation | Vertical field effect transistor with diffused protection diode |
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