JPS60177640A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60177640A JPS60177640A JP3236484A JP3236484A JPS60177640A JP S60177640 A JPS60177640 A JP S60177640A JP 3236484 A JP3236484 A JP 3236484A JP 3236484 A JP3236484 A JP 3236484A JP S60177640 A JPS60177640 A JP S60177640A
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- semiconductor integrated
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、その製造工程中において、半
導体素子の電気的特性を検査することが可能な半導体集
積回路装置に適用して有効な技術に関するものである。
関するものであり、特に、その製造工程中において、半
導体素子の電気的特性を検査することが可能な半導体集
積回路装置に適用して有効な技術に関するものである。
［背景技術］
半導体集積回路装置は、その歩留を向上するために、製
造工程中に例えばＭＩＳＦＥＴの電気的特性を検査する
工程が設けられている。
造工程中に例えばＭＩＳＦＥＴの電気的特性を検査する
工程が設けられている。
この検査に使用されるＭＩＳＦＥ、Ｔは、半導体集積回
路装置のアクティブエリアに形成されるＭｌ５ＦＥＴの
製造工程と同一工程により形成され、例えばスクライブ
エリアに設けることが考えられる。
路装置のアクティブエリアに形成されるＭｌ５ＦＥＴの
製造工程と同一工程により形成され、例えばスクライブ
エリアに設けることが考えられる。
通常、半導体集積回路装置の完成には、１〜２ヶ月間の
期間が必要とされており、前記電気的検査をする工程は
、その製造工程における略最終段工程である例えばアル
ミニウム膜からなる配線形成工程後に行われている。す
なわち、配線形成工程で形成される外部接続端子を形成
しないことには前記電気的特性検査を施すことができな
い。
期間が必要とされており、前記電気的検査をする工程は
、その製造工程における略最終段工程である例えばアル
ミニウム膜からなる配線形成工程後に行われている。す
なわち、配線形成工程で形成される外部接続端子を形成
しないことには前記電気的特性検査を施すことができな
い。
かかる技術における検討の結果、正常な製造工程を得る
ための工程管理がその最終工程でないと行うことができ
ないので、半導体集積回路装置の著しい歩留の低下を未
然に防止出来ないという問題点が、本発明者によって明
らかにされた。
ための工程管理がその最終工程でないと行うことができ
ないので、半導体集積回路装置の著しい歩留の低下を未
然に防止出来ないという問題点が、本発明者によって明
らかにされた。
［発明の目的］
本発明の目的は、半導体集積回路装置の製造の歩留の低
下を防止することが可能な技術手段を提供することにあ
る。
下を防止することが可能な技術手段を提供することにあ
る。
本発明の他の目的は、半導体集積回路装置の電気的特性
検査をその製造工程における最終段工程よりも前工程で
行うことが可能な技術手段を提供することにある。
検査をその製造工程における最終段工程よりも前工程で
行うことが可能な技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ＭＩＳＦＥＴを備えた半導体集積回路装置に
おいて、その電気的特性検査をするための接続端子を、
前記ＭＩＳＦＥＴのゲート電極と同一製造工程による導
電層で形成することにより、製造工程における略中間で
工程管理をすることができるので、半導体集積回路装置
の製造の歩留の低下を防止することができる。
おいて、その電気的特性検査をするための接続端子を、
前記ＭＩＳＦＥＴのゲート電極と同一製造工程による導
電層で形成することにより、製造工程における略中間で
工程管理をすることができるので、半導体集積回路装置
の製造の歩留の低下を防止することができる。
以下、本発明の構成について、実施例とともに説明する
。
。
本実施例はｌＭＩＳＦＥＴを備えた半導体集積回路装置
を用い、その説明をする。
を用い、その説明をする。
［実施例］
第１図は、本発明の一実施例を説明するための複数の半
導体集積回路装置が配置されて設けられた半導体ウェー
ハの要部平面図、第２図は、第１図のＩＩ −ＩＩ切断
線における断面図である。そして、第１図においては、
その図面を見易くするために、各導電層間に設けられる
絶縁膜は図示しない。
導体集積回路装置が配置されて設けられた半導体ウェー
ハの要部平面図、第２図は、第１図のＩＩ −ＩＩ切断
線における断面図である。そして、第１図においては、
その図面を見易くするために、各導電層間に設けられる
絶縁膜は図示しない。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第１図及び第２図において、１はシリコン単結晶からな
るｐ−型の半導体ウェーハ（以下、半導体基板という）
であり、半導体集積回路装置を構成するためのものであ
る。
るｐ−型の半導体ウェーハ（以下、半導体基板という）
であり、半導体集積回路装置を構成するためのものであ
る。
２は半導体基板１に所定間隔で行列状に複数設けられた
半導体集積回路装置形成領域であり、メモリ、論理回路
を構成する例えば複数のＭＩＳＦＥＴが形成されており
、半導体集積回路装置を構成するためのものである。
半導体集積回路装置形成領域であり、メモリ、論理回路
を構成する例えば複数のＭＩＳＦＥＴが形成されており
、半導体集積回路装置を構成するためのものである。
３は半導体集積回路装置形成領域２間部に設けられたス
クライブエリア（ダイシングエリア）であり、その部分
を切断して複数の半導体集積回路装置を構成するための
ものである。このスクライブエリア３には、半導体基板
１の面積を有効に利用するために、電気的特性検査を行
うＭＩＳＦＥＴ、抵抗素子等の半導体素子が配置されて
いる。
クライブエリア（ダイシングエリア）であり、その部分
を切断して複数の半導体集積回路装置を構成するための
ものである。このスクライブエリア３には、半導体基板
１の面積を有効に利用するために、電気的特性検査を行
うＭＩＳＦＥＴ、抵抗素子等の半導体素子が配置されて
いる。
そして、切断後には、前記半導体素子は、その一部また
はその全部が除去されるようになっている。
はその全部が除去されるようになっている。
４は半導体素子が形成されるべき領域間の半導体基板１
主面上部に設けられたフィールド絶縁膜であり、半導体
素子間を電気的に分離するためのものである。
主面上部に設けられたフィールド絶縁膜であり、半導体
素子間を電気的に分離するためのものである。
５はフィールド絶縁膜４下部の半導体基板１主面部に設
けられたｐ型のチャネルストッパ領域であり、半導体素
子間をより電気的に分施するためのものである。
けられたｐ型のチャネルストッパ領域であり、半導体素
子間をより電気的に分施するためのものである。
６は半導体素子が形成されるべき領域の半導体基板１主
面上部に設けられた絶縁膜であり、主として、Ｍ Ｉ
Ｓ ＦＥＴのゲート絶縁膜を構成するためのものである
。
面上部に設けられた絶縁膜であり、主として、Ｍ Ｉ
Ｓ ＦＥＴのゲート絶縁膜を構成するためのものである
。
７は所定部分の絶縁膜６を選択的に除去して設けられた
接続孔であり、半導体素子とフィールド絶縁膜４．絶縁
膜６の上部に設けられる導電層との電気的な接続をする
ためのものである。
接続孔であり、半導体素子とフィールド絶縁膜４．絶縁
膜６の上部に設けられる導電層との電気的な接続をする
ためのものである。
８Ａ、８Ｂ、８Ｇは製造工程における第１層目の導電層
であり、例えば、化学的気相析出技術による多結晶シリ
コン膜によって形成すればよい。
であり、例えば、化学的気相析出技術による多結晶シリ
コン膜によって形成すればよい。
導電層８Ａは絶縁膜６上部に設けられたものであり、Ｍ
ＩＳＦＥＴのゲート電極を構成するためのものである。
ＩＳＦＥＴのゲート電極を構成するためのものである。
導電層８Ｂは一端が接続孔７を介して後述する半導体領
域に他端がフィールド絶縁膜４上部を延在して後述する
外部接続端子と電気的に接続して設けられたものであり
、それらの間を電気的に接続するためのものである。導
電層８Ｃはフィールド絶縁膜４上部に導電層８Ｂと電気
的に接続して設けられたものであり、電気的特性検査に
使用する外部接続端子を構成するためのものである。
域に他端がフィールド絶縁膜４上部を延在して後述する
外部接続端子と電気的に接続して設けられたものであり
、それらの間を電気的に接続するためのものである。導
電層８Ｃはフィールド絶縁膜４上部に導電層８Ｂと電気
的に接続して設けられたものであり、電気的特性検査に
使用する外部接続端子を構成するためのものである。
９は導電層８Ａ両側部の絶縁膜６を介した半導体基板１
主面部に設けられたｎ＋型の半導体領域であり、ソース
領域及びドレイン領域として使用するもので、ＭＩＳＦ
ＥＴを構成するためのものである。半導体領域９は、例
えば、その形成後該導電層８Ａを耐不純物導入のための
マスクとして用い、イオン注入技術によって不純物を導
入し、引伸し拡散を施せばよい。
主面部に設けられたｎ＋型の半導体領域であり、ソース
領域及びドレイン領域として使用するもので、ＭＩＳＦ
ＥＴを構成するためのものである。半導体領域９は、例
えば、その形成後該導電層８Ａを耐不純物導入のための
マスクとして用い、イオン注入技術によって不純物を導
入し、引伸し拡散を施せばよい。
Ｍ Ｉ Ｓ ＦＥＴは、半導体基板１．絶縁膜６．導電
層８Ａ及び一対の半導体領域９によって構成されている
。そして、電気的特性検査に使用されるＭＩＳＦＥＴは
、半導体集積回路装置形成領域２内に設けられるＭＩＳ
ＦＥＴの形成工程と同一製造工程によって形成されるも
ので、全製造工程における略中間部の製造工程によって
形成される。
層８Ａ及び一対の半導体領域９によって構成されている
。そして、電気的特性検査に使用されるＭＩＳＦＥＴは
、半導体集積回路装置形成領域２内に設けられるＭＩＳ
ＦＥＴの形成工程と同一製造工程によって形成されるも
ので、全製造工程における略中間部の製造工程によって
形成される。
そして、この製造工程の後に、外部端子となる導電層８
Ｃを用い、ＭＩＳＦＥＴ、抵抗素子（図示されていない
）等の半導体素子の電気的特性検査を施すことができる
。
Ｃを用い、ＭＩＳＦＥＴ、抵抗素子（図示されていない
）等の半導体素子の電気的特性検査を施すことができる
。
１０は半導体素子を覆うように全面に設けられた絶縁膜
であり、その上部に設けられる導電層との電気的な分離
をするためのものである。
であり、その上部に設けられる導電層との電気的な分離
をするためのものである。
１１Ａは所定の半導体領域９上部の絶縁膜６．１０を選
択的に除去して設けられた接続孔、１１Ｂは所定の導電
層８Ａ、８Ｂ、ｓＣ上部の絶縁膜１０を選択的に除去し
て設けられた接続孔であり、絶縁膜１０上部に設けられ
る導電層との電気的な接続をするためのものである。
択的に除去して設けられた接続孔、１１Ｂは所定の導電
層８Ａ、８Ｂ、ｓＣ上部の絶縁膜１０を選択的に除去し
て設けられた接続孔であり、絶縁膜１０上部に設けられ
る導電層との電気的な接続をするためのものである。
１２Ａ、１２Ｂは製造工程における略最終段工程である
第２層目の導電層であり、例えば、スパッタ蒸着技術に
よるアルミニウム膜によって形成すればよい。導電層１
２Ａは一端が接続孔１１Ａを介して所定の半導体領域９
または接続孔１１Ｂを介して所定の導電層８Ａに他端が
絶縁膜１０上部を延在して後述する外部接続端子と電気
的に接続して設けられたものであり、それらを電気的に
接続するためのものである。導電層１２Ｂは導電層１２
Ａとまた接続孔１１Ｂを介して導電層８Ｃと電気的に接
続しその上部に設けられたものであり、電気的特性検査
に使用する外部接続端子を構成するためのものである。
第２層目の導電層であり、例えば、スパッタ蒸着技術に
よるアルミニウム膜によって形成すればよい。導電層１
２Ａは一端が接続孔１１Ａを介して所定の半導体領域９
または接続孔１１Ｂを介して所定の導電層８Ａに他端が
絶縁膜１０上部を延在して後述する外部接続端子と電気
的に接続して設けられたものであり、それらを電気的に
接続するためのものである。導電層１２Ｂは導電層１２
Ａとまた接続孔１１Ｂを介して導電層８Ｃと電気的に接
続しその上部に設けられたものであり、電気的特性検査
に使用する外部接続端子を構成するためのものである。
本来は、ＩＸ電層１２Ｂによる外部接続端子の形成後で
なければ、Ｍ Ｉ Ｓ ＦＥＴ等の電気的特性検査を施
すことができなかった。しかしながら、本実施例では、
この略最終段工程及びそれより前工程の略中間部の工程
で、ＭＩＳＦＥＴ等の電気的特性検査を施すことができ
る。
なければ、Ｍ Ｉ Ｓ ＦＥＴ等の電気的特性検査を施
すことができなかった。しかしながら、本実施例では、
この略最終段工程及びそれより前工程の略中間部の工程
で、ＭＩＳＦＥＴ等の電気的特性検査を施すことができ
る。
なお、導電層８Ｃと導電層１２Ｂとは、接続孔１１Ｂを
介して電気的に接続されているが、接続孔７゜１１Ａを
介してそれぞれが半導体領域９と電気的に接続している
ので、検査時の外部端子となる導電層８Ｃ上には接続孔
１１Ｂを設けなくてもよい。
介して電気的に接続されているが、接続孔７゜１１Ａを
介してそれぞれが半導体領域９と電気的に接続している
ので、検査時の外部端子となる導電層８Ｃ上には接続孔
１１Ｂを設けなくてもよい。
半導体集積回路装置は、導電層１２Ａ、１２Ｂの形成工
程の後、全面に保護膜を形成する等の処理を施し、スク
ライブエリア３で切断することによって形成される。
程の後、全面に保護膜を形成する等の処理を施し、スク
ライブエリア３で切断することによって形成される。
また、前記導電層８Ａ、８Ｂ、８Ｃは、モリブデン、タ
ングステン等の高融点金属膜、高融点金属とシリコンと
の化合物であるシリサイド膜によって構成してもよい。
ングステン等の高融点金属膜、高融点金属とシリコンと
の化合物であるシリサイド膜によって構成してもよい。
［効果］
以上説明したように、本願によって開示された新規な技
術手段によれば、以下に述るような効果を得ることがで
きる。
術手段によれば、以下に述るような効果を得ることがで
きる。
（１）、ＭＩ ５ＦＥＴを備えた半導体集積回路装置に
おいて、その電気的特性検査をするための接続端子を、
前記ＭＩＳＦＥＴのゲート電極と同一製造工程による導
電層で形成することにより、製造工程における略中間で
工程管理をすることができる。
おいて、その電気的特性検査をするための接続端子を、
前記ＭＩＳＦＥＴのゲート電極と同一製造工程による導
電層で形成することにより、製造工程における略中間で
工程管理をすることができる。
（２）、前記（１）により、製造工程における略中間で
工程管理をすることができるので、半導体集積回路装置
の歩留の低下を防止することができる。
工程管理をすることができるので、半導体集積回路装置
の歩留の低下を防止することができる。
以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変形し得ることは勿論である。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変形し得ることは勿論である。
例えば、前記実施例は、Ｍ Ｉ Ｓ ＦＥＴを備えた半
導体集積回路装置に適用した場合について説明したが、
アルミニウム膜からなる導電層形成工程前に高融点金属
、シリサイド膜等の導電層形成工程を有するバイポーラ
１〜ランジスタを備えた半導体集積回路装置に適用して
もよい。
導体集積回路装置に適用した場合について説明したが、
アルミニウム膜からなる導電層形成工程前に高融点金属
、シリサイド膜等の導電層形成工程を有するバイポーラ
１〜ランジスタを備えた半導体集積回路装置に適用して
もよい。
また、前記実施例は、電気的特性検査を行う半導体素子
を半導体集積回路装置のスクライブエリアに設けた場合
について説明したが、半導体集積回路装＠（ペレット）
となる領域内のアクティブエリアの周辺部に設けてもよ
い。
を半導体集積回路装置のスクライブエリアに設けた場合
について説明したが、半導体集積回路装＠（ペレット）
となる領域内のアクティブエリアの周辺部に設けてもよ
い。
第１図は、本発明の一実施例を説明するための複数の半
導体集積回路装置が配置されて設けられた半導体基板の
要部平面図、 第２図は、第１図の■−■切断線における断面図である
。 図中、１・・・半導体基板、２・・・半導体集積回路装
置形成領域、３・・スクライブエリア、４・・・フィー
ルド絶縁膜、５・・・チャネルストッパ領域、６，１０
・・・絶縁膜、７．ＩＩＡ、ＩＩＢ・・・接続孔、８Ａ
、８Ｂ。 ８Ｃ，１２Ａ、１２Ｂ・・・導電層、９・・・半導体領
域である。
導体集積回路装置が配置されて設けられた半導体基板の
要部平面図、 第２図は、第１図の■−■切断線における断面図である
。 図中、１・・・半導体基板、２・・・半導体集積回路装
置形成領域、３・・スクライブエリア、４・・・フィー
ルド絶縁膜、５・・・チャネルストッパ領域、６，１０
・・・絶縁膜、７．ＩＩＡ、ＩＩＢ・・・接続孔、８Ａ
、８Ｂ。 ８Ｃ，１２Ａ、１２Ｂ・・・導電層、９・・・半導体領
域である。
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴ、バイポーラトランジスタ、抵抗素子
等の半導体素子の電気的特性を検査するために設けられ
た外部との接続端子を備えた半導体集積回路装置であっ
て、前記接続端子が、前記半導体素子に電気的に接続さ
れた第１の導電層と、当該半導体素子に電気的に接続さ
れ、前記第１の導電層上部に絶縁膜を介して設けられた
第２の導電層とにより構成されてなることを特徴とする
半導体集積回路装置。 ２、前記第１の導電層と第２の導電層とは、それらの介
在部の絶縁膜に設けられた接続孔によって電気的に接続
されてなることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ３、前記第１の導電層は、多結晶シリコン膜、高融点金
属膜または高融点金属とシリコンとの化合物であるシリ
サイド膜によって構成され、前記第２の導電層は、アル
ミニウム膜によって構成されてなることを特徴とする特
許請求の範囲第１項及び第２項記載の半導体集積回路装
置。 ４、前記接続端子は、半導体集積回路装置のアクティブ
エリアの周辺部または半導体集積回路装置のスクライブ
エリアに配置されてなることを特徴とする特許請求の範
囲第１項乃至第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236484A JPS60177640A (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236484A JPS60177640A (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60177640A true JPS60177640A (ja) | 1985-09-11 |
Family
ID=12356893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236484A Pending JPS60177640A (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177640A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199985A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | |
| JPS5268376A (en) * | 1975-12-05 | 1977-06-07 | Nec Corp | Semiconductor device |
| JPS54101294A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Dummy mos semiconductor device |
| JPS5683955A (en) * | 1979-12-13 | 1981-07-08 | Nec Corp | Manufacturing of semiconductor |
| JPS5775438A (en) * | 1980-10-29 | 1982-05-12 | Toshiba Corp | Semiconductor element |
| JPS57211744A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1984
- 1984-02-24 JP JP3236484A patent/JPS60177640A/ja active Pending
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