JPS63114129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63114129A JPS63114129A JP25990186A JP25990186A JPS63114129A JP S63114129 A JPS63114129 A JP S63114129A JP 25990186 A JP25990186 A JP 25990186A JP 25990186 A JP25990186 A JP 25990186A JP S63114129 A JPS63114129 A JP S63114129A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特にイオン注入あるい
は反応性イオンエツチング(RI E)等のイオン処理
工程を有する半導体装置の製造方法に関わる。
は反応性イオンエツチング(RI E)等のイオン処理
工程を有する半導体装置の製造方法に関わる。
半導体装置を構成する基板上にこれ自体導電性を有する
か導電層を有するマスク層を形成してイオン処理を行う
ことによってイオン照射に基づく帯電による例えば配線
間の放電に基づく絶縁破壊、配線の損傷等の発生を回避
して半導体装置の不良品発生率の低下、信頼性の向上環
をはかる。
か導電層を有するマスク層を形成してイオン処理を行う
ことによってイオン照射に基づく帯電による例えば配線
間の放電に基づく絶縁破壊、配線の損傷等の発生を回避
して半導体装置の不良品発生率の低下、信頼性の向上環
をはかる。
各種半導体装置の製造方法において、イオン照射を伴う
イオン処理工程、例えば不純物のイオン注入あるいはR
IE法等のイオン処理工程がしばしば用いられる。この
イオン処理工程、例えばイオン注入或いは、RIE等を
、目的とする半導体装置を構成する半導体基板に対して
選択的に行う場合、しばしばフォトレジス日臭を写真技
術によってパターン化し、これをマスクとして選択的に
イオン照射を行うという方法がとられる。この場合、レ
ジスト膜は一般に絶縁性が高いので、これに対してイオ
ンが照射されることによってこの絶d物が帯電し、例え
ばこのレジストMW下に配置された配線パターン間で放
電し、配線パターン間に絶縁破壊を生じたり、また導体
例えば配線自体に断線等の損傷を与える場合が生じてい
る。
イオン処理工程、例えば不純物のイオン注入あるいはR
IE法等のイオン処理工程がしばしば用いられる。この
イオン処理工程、例えばイオン注入或いは、RIE等を
、目的とする半導体装置を構成する半導体基板に対して
選択的に行う場合、しばしばフォトレジス日臭を写真技
術によってパターン化し、これをマスクとして選択的に
イオン照射を行うという方法がとられる。この場合、レ
ジスト膜は一般に絶縁性が高いので、これに対してイオ
ンが照射されることによってこの絶d物が帯電し、例え
ばこのレジストMW下に配置された配線パターン間で放
電し、配線パターン間に絶縁破壊を生じたり、また導体
例えば配線自体に断線等の損傷を与える場合が生じてい
る。
また、一方近時例えば絶縁ゲート型電界効果トランジス
タMO3による集積回路MOS−IC1相補型MO5い
わゆるC−MOS等の各種半導体装置ないしは半導体集
積回路において、半絶縁性基板あるいはサファイア、石
英等の絶縁基板上に半導体層を形成し、これに半導体素
子を形成するという構造、あるいは絶縁層上にCVD法
等によって形成した例えばシリコン半導体層に半導体素
子を形成するなどの構造がとられるようになっている。
タMO3による集積回路MOS−IC1相補型MO5い
わゆるC−MOS等の各種半導体装置ないしは半導体集
積回路において、半絶縁性基板あるいはサファイア、石
英等の絶縁基板上に半導体層を形成し、これに半導体素
子を形成するという構造、あるいは絶縁層上にCVD法
等によって形成した例えばシリコン半導体層に半導体素
子を形成するなどの構造がとられるようになっている。
この場合においても、その半導体装置の製造過程におけ
る不純物のイオン注入あるいはRIE等によるイオン処
理工程においてイオン照射部すなわち例えば半導体が絶
縁基板あるいは半絶縁性基板または絶縁層上に形成され
ていることによって、照射されたイオンを打ち消す電荷
の補給がされずに半導体に帯電が生じて各部に放電破壊
を発生させるなど不良品の発生率を高めたり信頼性の低
下を来たすなどの問題点が生じている。
る不純物のイオン注入あるいはRIE等によるイオン処
理工程においてイオン照射部すなわち例えば半導体が絶
縁基板あるいは半絶縁性基板または絶縁層上に形成され
ていることによって、照射されたイオンを打ち消す電荷
の補給がされずに半導体に帯電が生じて各部に放電破壊
を発生させるなど不良品の発生率を高めたり信頼性の低
下を来たすなどの問題点が生じている。
(発明が解決しようとする問題点〕
本発明は、上述したようなイオン照射による帯電に基づ
く前述した諸問題例えば絶縁破壊、配線パターンの損傷
等の問題点の解決を図る。
く前述した諸問題例えば絶縁破壊、配線パターンの損傷
等の問題点の解決を図る。
本発明においてはイオン処理工程を有する半導体装置の
製造方法において、その半導体装置を構成する基板上に
これ自体導電性を有するか下層に導電層を有するマスク
層を形成してイオン注入処理を行う。
製造方法において、その半導体装置を構成する基板上に
これ自体導電性を有するか下層に導電層を有するマスク
層を形成してイオン注入処理を行う。
上述したように本発明によれば、これ自体導電性を有す
るか導電層を有するマスク層を形成して、イオン処理を
行うようにしたので少くともマスク層を有する部分にお
けるイオン照射部には導電性が付与されるので、例えば
配線導電層間がこの導電性を呈するようになされたマス
クによって短絡状態を保持させることによって配線相互
を同電位状態とするとか、或いは他部へのイオンによる
電荷を放散ないしは中和させることができ、放電の発生
を回避することができる。
るか導電層を有するマスク層を形成して、イオン処理を
行うようにしたので少くともマスク層を有する部分にお
けるイオン照射部には導電性が付与されるので、例えば
配線導電層間がこの導電性を呈するようになされたマス
クによって短絡状態を保持させることによって配線相互
を同電位状態とするとか、或いは他部へのイオンによる
電荷を放散ないしは中和させることができ、放電の発生
を回避することができる。
第1図を参照して本発明によってC−MOSを得る場合
の製造方法の一例を説明する。この例においては、半絶
縁性ないしは絶縁性のサブストレイト(11上に低不純
物濃度のp型例えばシリコンのエピタキシャル層よりな
る半導体層(2)が設けられCC−MO5を形成する基
板(3)が構成されている。半導体層(2)の最終的に
pチャンネル型のMOSを形成すべき部分にはn型の半
導体領域(4)が選択的拡散等によって形成されている
。半導体層(2)の表面には熱酸化等による厚い表面不
活性化の絶縁層(5)が形成され、半導体領域(4)上
と半導体領域(4)以外の所定部にそれぞれ窓(5a)
及び(5b)が形成されている。
の製造方法の一例を説明する。この例においては、半絶
縁性ないしは絶縁性のサブストレイト(11上に低不純
物濃度のp型例えばシリコンのエピタキシャル層よりな
る半導体層(2)が設けられCC−MO5を形成する基
板(3)が構成されている。半導体層(2)の最終的に
pチャンネル型のMOSを形成すべき部分にはn型の半
導体領域(4)が選択的拡散等によって形成されている
。半導体層(2)の表面には熱酸化等による厚い表面不
活性化の絶縁層(5)が形成され、半導体領域(4)上
と半導体領域(4)以外の所定部にそれぞれ窓(5a)
及び(5b)が形成されている。
両窓(5a)及び(5b)に臨む半導体領域(4)の表
面と他部の半導体層(2)の表面にそれぞれ選択的に例
えば薄い5i02等の絶縁層よりなるゲート絶縁層(6
a)及び(6b) 、そしてこれらゲート絶縁層(6a
)及び(6b)に例えば多結晶シリコン層よりなるゲー
ト電極(7a)及び(7b)が形成される。
面と他部の半導体層(2)の表面にそれぞれ選択的に例
えば薄い5i02等の絶縁層よりなるゲート絶縁層(6
a)及び(6b) 、そしてこれらゲート絶縁層(6a
)及び(6b)に例えば多結晶シリコン層よりなるゲー
ト電極(7a)及び(7b)が形成される。
また、これらゲート電極(7a)及び(7b)の形成と
同時にこれらゲート電極(7a)及び(7b)を他部と
接続するための配線あるいは他の配線部(7)が形成さ
れる。
同時にこれらゲート電極(7a)及び(7b)を他部と
接続するための配線あるいは他の配線部(7)が形成さ
れる。
そして、絶縁層(5)の窓(5a)及び(5b)を通じ
て臨む半導体領域(4)と半導体層(2)の表面にそれ
ぞれゲート電極(7a)及び(7b)とゲート絶縁層(
6a)及び(6b)と絶縁層(5)とをマスクとしてそ
れぞれゲート電極(7a)及び(7b)とゲート絶縁層
(6a)及び(6b)よりなるゲート部の両側にpチャ
ンネル型MO3とnチャンネル型MO3のそれぞれソー
ス及びドレイン領域をいずれか一方の窓(5a)または
(5b)をイオン注入マスク層によって覆って順次イオ
ン注入法によって形成する。
て臨む半導体領域(4)と半導体層(2)の表面にそれ
ぞれゲート電極(7a)及び(7b)とゲート絶縁層(
6a)及び(6b)と絶縁層(5)とをマスクとしてそ
れぞれゲート電極(7a)及び(7b)とゲート絶縁層
(6a)及び(6b)よりなるゲート部の両側にpチャ
ンネル型MO3とnチャンネル型MO3のそれぞれソー
ス及びドレイン領域をいずれか一方の窓(5a)または
(5b)をイオン注入マスク層によって覆って順次イオ
ン注入法によって形成する。
本発明においてはこのイオン注入を特別の方法をもって
行う。すなわち先ず第1図に示すように一方の窓(5a
)をマスク層(8)によって覆う。このマスク層(8)
はこれ自体導電性を有する感光性樹脂すなわち例えば導
電性付与材を添加したフォトレジストによって構成する
か、あるいは図示のように下層に金属等の導電層ないし
は導電性樹脂等の導電層(8A)を形成し、これの上に
感光性を有する樹脂、すなわちフォトレジスト層(8B
)を形成した構成とし、上層のフォトレジスト7m(8
B)を光学的手法すなわち所要の露光及び現像によって
不要部分すなわち窓(5b)上において除去し、これを
エツチングマスクとして下層の導電ff1(8A)を除
去することによってマスク層(8)全体を所定のパター
ンに、言い換えれば窓(5b)を開放し、窓(5a)を
閉塞するように形成する。この場合、第1図Aには図示
されないがマスク層(8)によって覆われていない部分
の例えばゲート絶縁rCJ(6b)上に形成されたゲー
ト電極(7b) 、あるいは他の配線(7)においても
その窓(5b)外の部分においてマスク層(8)が延在
して被着されるようにする。このような状態で、不純物
イオン例えばn型の不純物Asイオンの注入を行って窓
(5b)内のゲート電極(7b)及びゲート絶縁層(6
b)が被着されていない部分のその両側にそれぞれn型
のソース領域(9s)及びドレイン領域(9d)を形成
する。
行う。すなわち先ず第1図に示すように一方の窓(5a
)をマスク層(8)によって覆う。このマスク層(8)
はこれ自体導電性を有する感光性樹脂すなわち例えば導
電性付与材を添加したフォトレジストによって構成する
か、あるいは図示のように下層に金属等の導電層ないし
は導電性樹脂等の導電層(8A)を形成し、これの上に
感光性を有する樹脂、すなわちフォトレジスト層(8B
)を形成した構成とし、上層のフォトレジスト7m(8
B)を光学的手法すなわち所要の露光及び現像によって
不要部分すなわち窓(5b)上において除去し、これを
エツチングマスクとして下層の導電ff1(8A)を除
去することによってマスク層(8)全体を所定のパター
ンに、言い換えれば窓(5b)を開放し、窓(5a)を
閉塞するように形成する。この場合、第1図Aには図示
されないがマスク層(8)によって覆われていない部分
の例えばゲート絶縁rCJ(6b)上に形成されたゲー
ト電極(7b) 、あるいは他の配線(7)においても
その窓(5b)外の部分においてマスク層(8)が延在
して被着されるようにする。このような状態で、不純物
イオン例えばn型の不純物Asイオンの注入を行って窓
(5b)内のゲート電極(7b)及びゲート絶縁層(6
b)が被着されていない部分のその両側にそれぞれn型
のソース領域(9s)及びドレイン領域(9d)を形成
する。
その後第1図已に示すように、半導体領域(4)上の窓
(5a)上に形成したマスク層(8)を除去し、改めて
第1図Aで説明したと同様の構造によるマスク層(8)
を窓(5b)上を覆って形成し、窓(5a)を開放する
。半導体領域(4)についてゲート電極(7a)及びゲ
ー日色縁J’5(6a)をマスクとしてその両側にp型
の不純物例えばボロンをイオン注入してp型のソース領
域(10s)及びドレイン領域(10d)を選択的に形
成する。
(5a)上に形成したマスク層(8)を除去し、改めて
第1図Aで説明したと同様の構造によるマスク層(8)
を窓(5b)上を覆って形成し、窓(5a)を開放する
。半導体領域(4)についてゲート電極(7a)及びゲ
ー日色縁J’5(6a)をマスクとしてその両側にp型
の不純物例えばボロンをイオン注入してp型のソース領
域(10s)及びドレイン領域(10d)を選択的に形
成する。
その後マスクN(8)を除去し例えば各ソース領域(9
s)及び(10g ) 、ドレイン領域(9d)及び(
10d)上に図示しないが必要に応じてオーミックに電
極ないしは配線を被着すれば、それぞれ目的とするnチ
ャンネル型M OS (n−MOS )とpチャンネル
型MOS (p−MOS )が共通の基板(3)上に形
成されたC−MOSを得る。
s)及び(10g ) 、ドレイン領域(9d)及び(
10d)上に図示しないが必要に応じてオーミックに電
極ないしは配線を被着すれば、それぞれ目的とするnチ
ャンネル型M OS (n−MOS )とpチャンネル
型MOS (p−MOS )が共通の基板(3)上に形
成されたC−MOSを得る。
上述した例においては、イオン照射のマスク層部分にの
み導電性を付与した構造とした場合であるが、ある場合
は、第2図に第1図Aで説明した工程に対応した工程で
の断面図を示すように、イオン注入を透過して行うこと
のできる程度の厚さを有するTt、 Au、 M等の2
00人程度の薄い導電層(8A)を、同様に全面的に形
成した薄いフォトレジスl−11m1−1lを介して被
着し、これの上に所要のパターンのマスク層(8)を形
成することによって帯電による例えば配線相互間の放電
を防止することもできる。
み導電性を付与した構造とした場合であるが、ある場合
は、第2図に第1図Aで説明した工程に対応した工程で
の断面図を示すように、イオン注入を透過して行うこと
のできる程度の厚さを有するTt、 Au、 M等の2
00人程度の薄い導電層(8A)を、同様に全面的に形
成した薄いフォトレジスl−11m1−1lを介して被
着し、これの上に所要のパターンのマスク層(8)を形
成することによって帯電による例えば配線相互間の放電
を防止することもできる。
また、上述した例においてはイオン注入を行う場合に本
発明を通用した場合であるが、例えばRIE法によるイ
オン処理工程を有する半導体装置の製造方法に本発明を
適用することもできる。
発明を通用した場合であるが、例えばRIE法によるイ
オン処理工程を有する半導体装置の製造方法に本発明を
適用することもできる。
上述したように本発明においてはイオン処理工程に先立
って導電性を有するマスク層の形成を行ったのでイオン
照射による帯電によって配線相互に放電が生じ、配線に
損傷を来したり配線間に絶縁破壊を生じるような不都合
を回避できる。
って導電性を有するマスク層の形成を行ったのでイオン
照射による帯電によって配線相互に放電が生じ、配線に
損傷を来したり配線間に絶縁破壊を生じるような不都合
を回避できる。
第1図は本発明製法の一例の工程図、第2図は他の例の
一製造工程図である。 (3)は基板、(8)はマスク層である。
一製造工程図である。 (3)は基板、(8)はマスク層である。
Claims (1)
- 【特許請求の範囲】 イオン処理工程を有する半導体装置の製造方法において
、 上記半導体装置を構成する基板上に導電性を有するか導
電層を有するマスク層を形成して上記イオン処理を行う
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25990186A JPS63114129A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25990186A JPS63114129A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63114129A true JPS63114129A (ja) | 1988-05-19 |
Family
ID=17340510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25990186A Pending JPS63114129A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63114129A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02159041A (ja) * | 1988-12-13 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US5010030A (en) * | 1989-10-30 | 1991-04-23 | Motorola, Inc. | Semiconductor process using selective deposition |
JPH0467792U (ja) * | 1990-10-24 | 1992-06-16 |
-
1986
- 1986-10-31 JP JP25990186A patent/JPS63114129A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02159041A (ja) * | 1988-12-13 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US5010030A (en) * | 1989-10-30 | 1991-04-23 | Motorola, Inc. | Semiconductor process using selective deposition |
JPH0467792U (ja) * | 1990-10-24 | 1992-06-16 |
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