JPS5940296B2 - 超大規模集積回路の形成方法 - Google Patents
超大規模集積回路の形成方法Info
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- JPS5940296B2 JPS5940296B2 JP54067409A JP6740979A JPS5940296B2 JP S5940296 B2 JPS5940296 B2 JP S5940296B2 JP 54067409 A JP54067409 A JP 54067409A JP 6740979 A JP6740979 A JP 6740979A JP S5940296 B2 JPS5940296 B2 JP S5940296B2
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
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Description
【発明の詳細な説明】
この発明は半導体素子フアプリケーシヨン技術の分野に
関レより特定的には超大規模集積回路（ＬＳＩ）のフア
プリケーシヨンのためのフアプリケーシヨン技術の分野
に関し、このＶＬＳＩは増加された密度および信頼性を
有しかつＦＥＴ素子、ポリシリコン拡散相互接続ライン
、およびポリシリコン拡散ラインと対面するメタライズ
された相互接続ラインを含む。
関レより特定的には超大規模集積回路（ＬＳＩ）のフア
プリケーシヨンのためのフアプリケーシヨン技術の分野
に関し、このＶＬＳＩは増加された密度および信頼性を
有しかつＦＥＴ素子、ポリシリコン拡散相互接続ライン
、およびポリシリコン拡散ラインと対面するメタライズ
された相互接続ラインを含む。
半導体技術は、回路の単位領域ごとの論理能力を増加さ
せるために個々の素子および集積回路のサイズおよび電
力消費を減少させることに関心があつた。
せるために個々の素子および集積回路のサイズおよび電
力消費を減少させることに関心があつた。
特別な努力がモノリシツクランダムアクセスメモリ（ｍ
いＣｓ）および超大メモリ容量をもつリードオンメモリ
（ＲＯＭ′ｓ）の領域において展開された。多くのこと
が素子のサイズを減少しかつそれらが構成されるときに
生じるトレランスを改良する試みに対して長年の間なさ
れてきた。そのような努力は、中でも、微細リソグラフ
イ、改良されたマスク発生およびマスク合わせ機械、改
良されたマスク合わせのトレランス、ならびに自己整合
ゲートを含む。これらの技術は集積回路に用いられる個
々のＦＥＴ素子のフアプリケーシヨンのために必要な領
域を減少させる。しかしながら、合わせトレランスのた
めに、ＦＥＴ素子は、もし完全なマスク合わせが達成さ
れた場合より一層大きい幾何図形をもつて設計されなけ
ればならない。さらに、合わせトレランスのゆえに、Ｆ
ＥＴ素子は相互接続ラインの形成における合わせ娯差を
許容するために必要な他のものより一層離れて隔てられ
なければならない。それゆえに、マスク合わせに対して
減少された感度を有するＦＥＴ素子および導電ラインを
含むＶＬＳＩ回路を製造するために改良された集積回路
フアプリケーシヨン技術が必要である。この発明による
方法において、窒化シリコン層ばか力でなく集積回路の
能動ＦＥＴ素子のゲート酸化物層の双方はシリコンサブ
ストレートの表面上に形成される。
いＣｓ）および超大メモリ容量をもつリードオンメモリ
（ＲＯＭ′ｓ）の領域において展開された。多くのこと
が素子のサイズを減少しかつそれらが構成されるときに
生じるトレランスを改良する試みに対して長年の間なさ
れてきた。そのような努力は、中でも、微細リソグラフ
イ、改良されたマスク発生およびマスク合わせ機械、改
良されたマスク合わせのトレランス、ならびに自己整合
ゲートを含む。これらの技術は集積回路に用いられる個
々のＦＥＴ素子のフアプリケーシヨンのために必要な領
域を減少させる。しかしながら、合わせトレランスのた
めに、ＦＥＴ素子は、もし完全なマスク合わせが達成さ
れた場合より一層大きい幾何図形をもつて設計されなけ
ればならない。さらに、合わせトレランスのゆえに、Ｆ
ＥＴ素子は相互接続ラインの形成における合わせ娯差を
許容するために必要な他のものより一層離れて隔てられ
なければならない。それゆえに、マスク合わせに対して
減少された感度を有するＦＥＴ素子および導電ラインを
含むＶＬＳＩ回路を製造するために改良された集積回路
フアプリケーシヨン技術が必要である。この発明による
方法において、窒化シリコン層ばか力でなく集積回路の
能動ＦＥＴ素子のゲート酸化物層の双方はシリコンサブ
ストレートの表面上に形成される。
両層はフロールド酸化物層によつて囲まれかつ同時に、
拡散導電ラインが形成された領域に形成される。窒化物
層上に形成されるポリシリコン層八付加的な相互接続ラ
インのために描かれるばかｂでなくＦＥＴ素子のゲート
のポリシリコン導体を形成するように描かれ、かつ次い
で窒化物層上のマスキング効果によつて部分的に酸化さ
れる。これはゲートポリシリコン層上に酸化物層の最小
厚みを与えかつふたたび減少された素子のサイズに貢献
する。その後、窒化シリコン、酸化窒化シリコン、二酸
化シリコン、およびフオトレジスト層が次いでＦＥＴ素
子および自己整合相互接続対面部のための自己整合ゲー
トおよびコンタクトを形成するように種々のマスキング
および選択エツチング工程に使われる。窒化シリコン、
酸化窒化シリコン、二酸化シリコン、フオトレジスト、
およびシリコンの全てが種々のエツチング工程にさらさ
れるとき異なるエツチング除去速度を有しているという
事実は、先行技術の方法に比べて必要とされるマスキン
グステツプの数を減少させることを容易にしかつさらに
以前に得られなかつた自己整合の特徴を可能にする。さ
らに、この発明に従つて後述される方法はイオン注入工
程を経てソース、ドレインおよび拡散ライン領域の同時
のドーピングを許容する。これは、得られた集積回路素
子がよ勺均一な特性を有し、かつ拡散ラインおよびソー
ス／ドレン領域の対面部における不連続性がないという
理由で有利である。この発明の方法は浮遊ゲートコンタ
クト形状を提供し、かつ拡散導電ラインは直接のソース
およびドレインコンタクトに対する遠隔ゲートコンタク
トばかＤでなくソースおよびドレイン領域に対する第１
の水平相互接続を許容する。
拡散導電ラインが形成された領域に形成される。窒化物
層上に形成されるポリシリコン層八付加的な相互接続ラ
インのために描かれるばかｂでなくＦＥＴ素子のゲート
のポリシリコン導体を形成するように描かれ、かつ次い
で窒化物層上のマスキング効果によつて部分的に酸化さ
れる。これはゲートポリシリコン層上に酸化物層の最小
厚みを与えかつふたたび減少された素子のサイズに貢献
する。その後、窒化シリコン、酸化窒化シリコン、二酸
化シリコン、およびフオトレジスト層が次いでＦＥＴ素
子および自己整合相互接続対面部のための自己整合ゲー
トおよびコンタクトを形成するように種々のマスキング
および選択エツチング工程に使われる。窒化シリコン、
酸化窒化シリコン、二酸化シリコン、フオトレジスト、
およびシリコンの全てが種々のエツチング工程にさらさ
れるとき異なるエツチング除去速度を有しているという
事実は、先行技術の方法に比べて必要とされるマスキン
グステツプの数を減少させることを容易にしかつさらに
以前に得られなかつた自己整合の特徴を可能にする。さ
らに、この発明に従つて後述される方法はイオン注入工
程を経てソース、ドレインおよび拡散ライン領域の同時
のドーピングを許容する。これは、得られた集積回路素
子がよ勺均一な特性を有し、かつ拡散ラインおよびソー
ス／ドレン領域の対面部における不連続性がないという
理由で有利である。この発明の方法は浮遊ゲートコンタ
クト形状を提供し、かつ拡散導電ラインは直接のソース
およびドレインコンタクトに対する遠隔ゲートコンタク
トばかＤでなくソースおよびドレイン領域に対する第１
の水平相互接続を許容する。
この発明のこれらのおよび他の目的ならびに利点は以下
のある好ましい実施例の詳細な説明から明らかとなるで
あろう。
のある好ましい実施例の詳細な説明から明らかとなるで
あろう。
第１図はこの発明の好ましい実施例の部分的な平面図を
示す。
示す。
ソース領域１００、ゲート領域１０１およびドレイン領
域１０２を有する電界効果トランジスタはこの図面の左
部分に示される。ポリシリコンライン１０３はＬ字状で
かつ電界効果トランジスタを通つて延びるように示され
る。さらに、ＰＣコンタクト１０５はポリシリコンライ
ン１０３の一部であるように示される。そして、Ｎ＋拡
散ライン１０４もまた図示され、かつＮ＋コンタクト領
域１０６を有するように示される。またこの発明による
半導体ウエハの処理において用いられるマスタの４個の
マスク領域のアウトラインが図示される。すなわち、第
１図はＰＣマスク領域１１２，Ｃマスク領域１０８〜１
１０，Ｎマスク領域１０７および１１１、ならびにＧマ
スク領域１１３を示す。最後に、第１図に示される切断
線Ａ−Ａ，Ｂ−Ｂ１およびＣ−Ｃは第２図ないし第１４
図の領域１２０，１２１、および１０に対応する。この
発明の好ましい実施例による方法はＰ形単結晶シリコン
３２（１００配向）のウエ一３０からスタートする。
域１０２を有する電界効果トランジスタはこの図面の左
部分に示される。ポリシリコンライン１０３はＬ字状で
かつ電界効果トランジスタを通つて延びるように示され
る。さらに、ＰＣコンタクト１０５はポリシリコンライ
ン１０３の一部であるように示される。そして、Ｎ＋拡
散ライン１０４もまた図示され、かつＮ＋コンタクト領
域１０６を有するように示される。またこの発明による
半導体ウエハの処理において用いられるマスタの４個の
マスク領域のアウトラインが図示される。すなわち、第
１図はＰＣマスク領域１１２，Ｃマスク領域１０８〜１
１０，Ｎマスク領域１０７および１１１、ならびにＧマ
スク領域１１３を示す。最後に、第１図に示される切断
線Ａ−Ａ，Ｂ−Ｂ１およびＣ−Ｃは第２図ないし第１４
図の領域１２０，１２１、および１０に対応する。この
発明の好ましい実施例による方法はＰ形単結晶シリコン
３２（１００配向）のウエ一３０からスタートする。
もちろん、Ｎ形シリコンがＰ形シリコンの代わＤに用い
ることができることが理解される。さらに、バルクシリ
コンが図示されたが、複合サブストレート（たとえばシ
リコンオンサフアイア）が代わＤに用いられることが理
解される。熱二酸化シリコン層３４が、典型的には８０
０λの深さで、ウエ一・の全表面上に成長する。
ることができることが理解される。さらに、バルクシリ
コンが図示されたが、複合サブストレート（たとえばシ
リコンオンサフアイア）が代わＤに用いられることが理
解される。熱二酸化シリコン層３４が、典型的には８０
０λの深さで、ウエ一・の全表面上に成長する。
窒化シリコン層３６が次に典型的には６００への深さで
、全ウエハにわたつて形成される。これら２つの層の部
分は、後で形成された酸化窒化シリコン層とともに、結
局ウエ一・３２上に構成されるべき電界効果トランジス
タのゲート絶縁領域となる。このステツプの終わＤでの
ウエハは第２図に断面図で示される。次いでフオトレジ
ストの層３８が窒化シリコン層３６上に形成されかつ保
護領域１０７および）１１１（第１図に示される）を有
するＮマスクを通してフイールド酸化物が全く望まれな
い場所（すなわち、能動素子または拡散ラインがサブス
トレートに形成される場所）全てが化学放射線にさらさ
れる。
、全ウエハにわたつて形成される。これら２つの層の部
分は、後で形成された酸化窒化シリコン層とともに、結
局ウエ一・３２上に構成されるべき電界効果トランジス
タのゲート絶縁領域となる。このステツプの終わＤでの
ウエハは第２図に断面図で示される。次いでフオトレジ
ストの層３８が窒化シリコン層３６上に形成されかつ保
護領域１０７および）１１１（第１図に示される）を有
するＮマスクを通してフイールド酸化物が全く望まれな
い場所（すなわち、能動素子または拡散ラインがサブス
トレートに形成される場所）全てが化学放射線にさらさ
れる。
マスク領域１０７は電界効果トランジスタの将来の場所
をおおい、一方マスク領域１１１は将来のＮ＋拡散相互
接続ラインをおおう。Ｎマスクの保護領域１０７および
１１１は利用されるフオトレジストのタイプによつて不
透明または透明でありかつその下のフオトレジストは非
溶解性にされ一方フオトレジストの残ｂの部分は可溶解
性にされる。フオトレジスト層３８の露光のあとで、フ
オトレジスト層３８はその可溶解性部分を取り除くよう
に現象され、残つた部分は保護領域１０７および１１１
に対応する。可溶解性のフオトレジスト層３８の除去に
よつて保護されずに残つた窒化シリコン層３６の部分は
適当な方法（たとえば、窒化物エツチング工程）で取り
除かれる。フオトレジストはその下の窒化シリコン層の
部分を保護する。窒化シリコン層３６の保護されない部
分の除去によつてカバーされない二酸化シリコン層３４
の部分は次に適当な方法（たとえば、酸化物エツチング
工程）で取り除かれかつウエハは第３図に示されるよう
な断面を表わす。したがつて、シリコン３２のむき出し
の表面は領域６００において露出される。次にウエハは
そこにフイールド酸化物が成長されるサブストレートの
領域にドーパントイオンを注入するために用いる注入工
程を受ける。
をおおい、一方マスク領域１１１は将来のＮ＋拡散相互
接続ラインをおおう。Ｎマスクの保護領域１０７および
１１１は利用されるフオトレジストのタイプによつて不
透明または透明でありかつその下のフオトレジストは非
溶解性にされ一方フオトレジストの残ｂの部分は可溶解
性にされる。フオトレジスト層３８の露光のあとで、フ
オトレジスト層３８はその可溶解性部分を取り除くよう
に現象され、残つた部分は保護領域１０７および１１１
に対応する。可溶解性のフオトレジスト層３８の除去に
よつて保護されずに残つた窒化シリコン層３６の部分は
適当な方法（たとえば、窒化物エツチング工程）で取り
除かれる。フオトレジストはその下の窒化シリコン層の
部分を保護する。窒化シリコン層３６の保護されない部
分の除去によつてカバーされない二酸化シリコン層３４
の部分は次に適当な方法（たとえば、酸化物エツチング
工程）で取り除かれかつウエハは第３図に示されるよう
な断面を表わす。したがつて、シリコン３２のむき出し
の表面は領域６００において露出される。次にウエハは
そこにフイールド酸化物が成長されるサブストレートの
領域にドーパントイオンを注入するために用いる注入工
程を受ける。
全ての場合に必須ではないが、この注入の使用はサブス
トレートにおけるドーパントの逆行を妨げる助けとなＤ
かつそれゆえに得策である。フオトレジスト層３８の残
されている部分は、ドーパントイオンが能動素子および
Ｎ＋拡散ラインの位置する領域に入るのを妨げるための
シールドとしての働きをする。残されているフオトレジ
スト層３８はウエハ３０から取り除かれかつ次いでウエ
ハは窒化シリコン層３６によつて保護されないウエハ表
面のこれらの部分上に６０００λと１２０００λの間の
深さまでフイールド酸化物５０を成長させるために熱酸
化条件にさらされる。
トレートにおけるドーパントの逆行を妨げる助けとなＤ
かつそれゆえに得策である。フオトレジスト層３８の残
されている部分は、ドーパントイオンが能動素子および
Ｎ＋拡散ラインの位置する領域に入るのを妨げるための
シールドとしての働きをする。残されているフオトレジ
スト層３８はウエハ３０から取り除かれかつ次いでウエ
ハは窒化シリコン層３６によつて保護されないウエハ表
面のこれらの部分上に６０００λと１２０００λの間の
深さまでフイールド酸化物５０を成長させるために熱酸
化条件にさらされる。
第４図は熱酸化工程を受けたあとのウエ一・の断面を示
す。窒化シリコンは下にあるシリコン３２が酸化される
ことを防止する。フイールド酸化物５０を形成するのと
同じ熱酸化工程は、また窒化シリコン層３６の表面上に
酸化窒化シリコンの薄い（たとえば、１００λ）層を形
成する。しかしながら、この薄い酸化窒化物層はすつき
力させるために描かれた図面から省かれている。次いで
ポリシリコン層６０が窒化物層３６の頂部の酸化窒化シ
リコン層およびフイールド酸化物領域５０の上に、典型
的には８０００人の深さで、形成される。
す。窒化シリコンは下にあるシリコン３２が酸化される
ことを防止する。フイールド酸化物５０を形成するのと
同じ熱酸化工程は、また窒化シリコン層３６の表面上に
酸化窒化シリコンの薄い（たとえば、１００λ）層を形
成する。しかしながら、この薄い酸化窒化物層はすつき
力させるために描かれた図面から省かれている。次いで
ポリシリコン層６０が窒化物層３６の頂部の酸化窒化シ
リコン層およびフイールド酸化物領域５０の上に、典型
的には８０００人の深さで、形成される。
このポリシリコン層６０はドーブされるＮ形の種類によ
るものでかつ典型的には砒素または燐のドーパントイオ
ンでドープされる。ポリシリコン層６０は、ゲート電極
１０１およびポリシリコンライン１０４を形成するよう
に最終的に描かれるであろう。次いでウエ一・３０は、
ポリシリコン層６０の表面上に二酸化シリコン層６２を
、典型的には１０００λの進さで、成長させるために熱
酸化工程を受ける。
るものでかつ典型的には砒素または燐のドーパントイオ
ンでドープされる。ポリシリコン層６０は、ゲート電極
１０１およびポリシリコンライン１０４を形成するよう
に最終的に描かれるであろう。次いでウエ一・３０は、
ポリシリコン層６０の表面上に二酸化シリコン層６２を
、典型的には１０００λの進さで、成長させるために熱
酸化工程を受ける。
次いで第２の窒化シリコン層２００が二酸化シリコン層
６２をおおつて、典型的には４００人の深さで、付加さ
れる。
６２をおおつて、典型的には４００人の深さで、付加さ
れる。
第５図は第２の窒化シリコン層２００の付加後のウエ一
・３０の朗面図を示す。窒化物層２００は、結局ポリシ
リコン層６０がポリシリコンコンタクト１０５゛の形成
される領域をおおつて酸化されることから保混するため
に用いられる。次いでフオトレジスト層が第２の窒化シ
リコン層２００の表面をおおうように付加されかつＰＣ
マスクを通して化学放射線にさらされる。
・３０の朗面図を示す。窒化物層２００は、結局ポリシ
リコン層６０がポリシリコンコンタクト１０５゛の形成
される領域をおおつて酸化されることから保混するため
に用いられる。次いでフオトレジスト層が第２の窒化シ
リコン層２００の表面をおおうように付加されかつＰＣ
マスクを通して化学放射線にさらされる。
ＰＣマスクは、第１図に示されるように、保護部分１１
２を含み、この部分１１２はウエ一・３０の表面の領域
に対応しここにポリシリコンライン１０３へのＰＣポリ
シリコンコンタクト１０５が作られる。第１図に示され
るように、ＰＣコンタクト１０５がＰＣマスク１１２よ
り相当小さく、かつポリシリコンライン１０３より一層
薄いことに注目されたい。ＰＣマスク部分１１２は、続
いて行なわれるイオン注入工程の間、隣接するＮ＋拡散
ラインに干渉しないように薄く作られる。在来の現象液
を用いる不所望なフオトレジスト層の除去のあとで、第
２の窒化シリコン層２００は、適当な方法（たとえぱ、
窒化物エツチング工程）を用いＰＣマスク領域１１２に
よつて描かれた残ｂのフオトレジストによつて保護され
た領域を除いてウエ・・３０の全ての表面にわたつて除
去される。
２を含み、この部分１１２はウエ一・３０の表面の領域
に対応しここにポリシリコンライン１０３へのＰＣポリ
シリコンコンタクト１０５が作られる。第１図に示され
るように、ＰＣコンタクト１０５がＰＣマスク１１２よ
り相当小さく、かつポリシリコンライン１０３より一層
薄いことに注目されたい。ＰＣマスク部分１１２は、続
いて行なわれるイオン注入工程の間、隣接するＮ＋拡散
ラインに干渉しないように薄く作られる。在来の現象液
を用いる不所望なフオトレジスト層の除去のあとで、第
２の窒化シリコン層２００は、適当な方法（たとえぱ、
窒化物エツチング工程）を用いＰＣマスク領域１１２に
よつて描かれた残ｂのフオトレジストによつて保護され
た領域を除いてウエ・・３０の全ての表面にわたつて除
去される。
このように、ＰＣマスク１１２の形状を有する窒化物ポ
タンまたはストライブが第２の窒化物層から形成されか
つポリシリコンライン１０３をおおつて並置される。次
いで残勺のフオトレジスト部分は在来の技術を用いて取
力除かれ、そしてウエハの断面が第６図に示されるよう
に表われる。
タンまたはストライブが第２の窒化物層から形成されか
つポリシリコンライン１０３をおおつて並置される。次
いで残勺のフオトレジスト部分は在来の技術を用いて取
力除かれ、そしてウエハの断面が第６図に示されるよう
に表われる。
次いでフオトレジストの新しい層がウエハ３０の表面に
付加されかつＧマスクを通して化学放射線にさらされる
。
付加されかつＧマスクを通して化学放射線にさらされる
。
Ｇマスクは保護領域１１３を含み、この領域１１３は電
界効果トランジスタのポリシリコンライン１０３および
ゲート領域１０１が位置する場所に対応する。次いで不
所望なフオトレジスト層は除去されかつウエハ３０がＧ
マスク領域１１３によつて描かれたフオトレジスト部分
の下方に並置される部分を除いてウエハ３０の全ての表
面から二酸化シリコン層６２を除去するように酸化物除
去工程を受ける。
界効果トランジスタのポリシリコンライン１０３および
ゲート領域１０１が位置する場所に対応する。次いで不
所望なフオトレジスト層は除去されかつウエハ３０がＧ
マスク領域１１３によつて描かれたフオトレジスト部分
の下方に並置される部分を除いてウエハ３０の全ての表
面から二酸化シリコン層６２を除去するように酸化物除
去工程を受ける。
次いでフオトレジスト部分が除去されそしてウエハの断
面は第７図に示されるように表われる。
面は第７図に示されるように表われる。
第１図、および第７図を参照して、Ｇマスク領域１１３
はＰＣマスク領域１１２およびＮマスク１０７より大き
いことに注目されたい。このため、Ｇマスクの合わせト
レランスは特に問題でない。単に、Ｎマスク領域１０７
の上方に概略的に中心合わせされかつＧマスク領域１１
３がＰＣマスク領域１１２の全部を実質的におおうこと
を確実にするように、Ｇマスク領域１１３を位置決めす
ることが必換なだけである。Ｇマスク合わせが厳密では
ないことは、常により大きな素子生産量をもたらレこの
ようにこの発明によつて製造された集積回路の単位コス
トを減少させる。次いでポリシリコン層６０は、Ｇマス
ク領域１１３（すなわち、ポリシリコンライン領域１０
３）によつて描かれたＬ字状の二酸化シリコン層６２に
よつて保護された領域を除いてウエハ３０の表面から除
去される。
はＰＣマスク領域１１２およびＮマスク１０７より大き
いことに注目されたい。このため、Ｇマスクの合わせト
レランスは特に問題でない。単に、Ｎマスク領域１０７
の上方に概略的に中心合わせされかつＧマスク領域１１
３がＰＣマスク領域１１２の全部を実質的におおうこと
を確実にするように、Ｇマスク領域１１３を位置決めす
ることが必換なだけである。Ｇマスク合わせが厳密では
ないことは、常により大きな素子生産量をもたらレこの
ようにこの発明によつて製造された集積回路の単位コス
トを減少させる。次いでポリシリコン層６０は、Ｇマス
ク領域１１３（すなわち、ポリシリコンライン領域１０
３）によつて描かれたＬ字状の二酸化シリコン層６２に
よつて保護された領域を除いてウエハ３０の表面から除
去される。
そして結果として得られたウエ一・の断面は第８図に示
されたように現れる。次いでウエハは熱酸化工程を受け
、この工程は窒化シリコンの「ボタン」２００によつて
おおわれたポリシリコンライン１０３の部分を除いて露
出されたポリシリコンライン１０３上に厚い酸化物層（
たとえば、５０００λ）を作る。第９図の断面図に示さ
れたように、二酸化シリコン領域２２０は全てのポリシ
リコン領域６０をおおい、この領域６０は最終的にポリ
シリコンライン１０３およびゲート領域１０１としての
働きをする。ポリシリコン層領域６０が窒化シリコンボ
タン２００によつておおわれた場所（すなわちＰＣポリ
シリコンコンタクトが位置する場所）に、熱成長された
二酸化シリコン２２１の領域がボタンの周囲にかつポリ
シリコン層領域６０の側部に形成される。露出されたフ
イールド酸化物領域５０はまたこの熱酸化工程によつて
さらにある程度まで成長される。しかしながら、これは
ほとんどとるに足らない。窒化シリコン層３６の下の領
域はふたたび酸化から保護される。前の熱酸化工程に対
して上述のように注目されたように、窒化シリコン層３
６およびボタン２００の露出された部分は熱酸化工程に
よつて酸化窒化シリコンの薄い層を成長させる。すつき
Ｄさせるために、この薄い酸化窒化物層もまた描いた図
面から省略される。次いでウエハは、ソース領域１００
、ドレイン領域１０２、Ｎ＋拡散ライン領域１０４、お
よびＰＣポリコンタクト領域１０５をドーピングするた
めにイオン注入工程を受ける。
されたように現れる。次いでウエハは熱酸化工程を受け
、この工程は窒化シリコンの「ボタン」２００によつて
おおわれたポリシリコンライン１０３の部分を除いて露
出されたポリシリコンライン１０３上に厚い酸化物層（
たとえば、５０００λ）を作る。第９図の断面図に示さ
れたように、二酸化シリコン領域２２０は全てのポリシ
リコン領域６０をおおい、この領域６０は最終的にポリ
シリコンライン１０３およびゲート領域１０１としての
働きをする。ポリシリコン層領域６０が窒化シリコンボ
タン２００によつておおわれた場所（すなわちＰＣポリ
シリコンコンタクトが位置する場所）に、熱成長された
二酸化シリコン２２１の領域がボタンの周囲にかつポリ
シリコン層領域６０の側部に形成される。露出されたフ
イールド酸化物領域５０はまたこの熱酸化工程によつて
さらにある程度まで成長される。しかしながら、これは
ほとんどとるに足らない。窒化シリコン層３６の下の領
域はふたたび酸化から保護される。前の熱酸化工程に対
して上述のように注目されたように、窒化シリコン層３
６およびボタン２００の露出された部分は熱酸化工程に
よつて酸化窒化シリコンの薄い層を成長させる。すつき
Ｄさせるために、この薄い酸化窒化物層もまた描いた図
面から省略される。次いでウエハは、ソース領域１００
、ドレイン領域１０２、Ｎ＋拡散ライン領域１０４、お
よびＰＣポリコンタクト領域１０５をドーピングするた
めにイオン注入工程を受ける。
典型的には、４００ＫｅＶの注入器が１０１６のオーダ
のイオン／Ｃｍ２の燐または砒素のイオンのイオン注入
量を達成するために必要である。この高エネルギ注入工
程によつてドープされないただ１つの領域は厚い二酸化
シリコン層によつておおわれたこれらの領域である、す
なわち、ＰＣポリシリコンコンタクト１０５が位置する
領域を除いたフイールド酸化物領域５０およぶポリシリ
コンライン１０３の下方の領域である。しかしながら、
ポリシリコンラインを形成するために用いられるポリシ
リコン層６０はドーブされるのが多様なものでありかつ
それゆえにポリシリコンライン１０３はふたたび再ドー
プされる必要はない。注入工程はソース、ドレイン、お
よびＮ＋拡散ライン領域を同時に注入することを指摘す
ることが重要である。これは素子がウエ一・上で均一で
あることを可能にしかつさらにＮ＋拡散ラインとソース
およびドレインとの対面部における不連続性を消去する
。この不連続性の欠除は重要である、なぜならＮ＋拡散
ラインはしばしばＶＬＳＩウエハ上の電界効果素子を相
互接続するために用いられるからである。次いでウエ一
・はイオン注入の効果を安定化させるために焼きなまし
工程を任意に受ける。任意であるが、この焼きなまし工
程を行なうことが望ましいことであることがわかる。フ
オトレジストの層２２５が次いでウエハ３０に形成され
かつ保護領域１０８〜１１０を含むＣマスクを通して化
学放射線にさらされる。
のイオン／Ｃｍ２の燐または砒素のイオンのイオン注入
量を達成するために必要である。この高エネルギ注入工
程によつてドープされないただ１つの領域は厚い二酸化
シリコン層によつておおわれたこれらの領域である、す
なわち、ＰＣポリシリコンコンタクト１０５が位置する
領域を除いたフイールド酸化物領域５０およぶポリシリ
コンライン１０３の下方の領域である。しかしながら、
ポリシリコンラインを形成するために用いられるポリシ
リコン層６０はドーブされるのが多様なものでありかつ
それゆえにポリシリコンライン１０３はふたたび再ドー
プされる必要はない。注入工程はソース、ドレイン、お
よびＮ＋拡散ライン領域を同時に注入することを指摘す
ることが重要である。これは素子がウエ一・上で均一で
あることを可能にしかつさらにＮ＋拡散ラインとソース
およびドレインとの対面部における不連続性を消去する
。この不連続性の欠除は重要である、なぜならＮ＋拡散
ラインはしばしばＶＬＳＩウエハ上の電界効果素子を相
互接続するために用いられるからである。次いでウエ一
・はイオン注入の効果を安定化させるために焼きなまし
工程を任意に受ける。任意であるが、この焼きなまし工
程を行なうことが望ましいことであることがわかる。フ
オトレジストの層２２５が次いでウエハ３０に形成され
かつ保護領域１０８〜１１０を含むＣマスクを通して化
学放射線にさらされる。
第１図において注目されたように、保護領域１０８は、
ソース領域１００、ゲ―ト領域１０１、およびドレイン
領域１０２を有する電界効果トランジスタ・が位置され
た領域を完全におおう。Ｃマスク領域１０９は、Ｇマス
ク領域１１３によつて描かれたポリシリコンライン１０
３より幅広いがＰＣマスク１１２より幅が狭いかもしれ
ない。Ｎ＋コンタクト１０６を描くために用いられる保
護Ｃマスク領域１１０は、Ｎマスク領域１１１によつて
描かれたＮ＋ライン１０４より幅広い。Ｃマスクは厳密
な位置合わせを必要としないことに注目されたい、なぜ
ならＣマスク保護部分１０８は保護される電界効果素子
より相当大きく作られることができ、保護Ｃマスク領域
１０９は単にＰＣ保護領域１１２によつて描かれたＰＣ
コンタクト領域１０５の一部を実質的におおうよう．に
位置決めされるだけであり．Ｃマスク保護領域１１０は
単にＮ＋ヨンタクト領域１０６を描くＮ＋ライン１０４
と交差しなければならないだけであるからである。この
ように、この発明による方法は厳密でないマスク合わせ
トレランスを可能にする。第１０図はフオトレジスト層
２２５の不所望なレジスト領域が在来の除去工程を用い
て除去されたあとのウエハの断面図を示す。
ソース領域１００、ゲ―ト領域１０１、およびドレイン
領域１０２を有する電界効果トランジスタ・が位置され
た領域を完全におおう。Ｃマスク領域１０９は、Ｇマス
ク領域１１３によつて描かれたポリシリコンライン１０
３より幅広いがＰＣマスク１１２より幅が狭いかもしれ
ない。Ｎ＋コンタクト１０６を描くために用いられる保
護Ｃマスク領域１１０は、Ｎマスク領域１１１によつて
描かれたＮ＋ライン１０４より幅広い。Ｃマスクは厳密
な位置合わせを必要としないことに注目されたい、なぜ
ならＣマスク保護部分１０８は保護される電界効果素子
より相当大きく作られることができ、保護Ｃマスク領域
１０９は単にＰＣ保護領域１１２によつて描かれたＰＣ
コンタクト領域１０５の一部を実質的におおうよう．に
位置決めされるだけであり．Ｃマスク保護領域１１０は
単にＮ＋ヨンタクト領域１０６を描くＮ＋ライン１０４
と交差しなければならないだけであるからである。この
ように、この発明による方法は厳密でないマスク合わせ
トレランスを可能にする。第１０図はフオトレジスト層
２２５の不所望なレジスト領域が在来の除去工程を用い
て除去されたあとのウエハの断面図を示す。
フオトレジスト層２２５の一部は電界効果トランジスタ
、ＰＣポリシリコンラインコンタクト１０５、およびＮ
＋コンタクト１０６ＶＣなる領域を保護することに注目
されたい。Ｎ＋ライン１０４の断面は図示されない。し
かしながら、窒化シリコン層３６の頂部に何のフオトレ
ジスト層２２５もないことを除いて第１０図に示される
ような領域１２２におけるＮ＋コンタクトと同じように
見える。次いでウエハ３０は、マスク１０９およぶ１１
０によつて描かれたフオトレジスト層２２５によつて保
護された領域を除いて、Ｎ＋拡散相互接続ライン１０４
をおおう露出された酸化窒化物層（図示されない）およ
び窒化シリコン層３６ならびにポリシリコンライン１０
３の上方の窒化シリコン層２００を除去するために順次
酸化窒化物および窒化物除去工程（たとえばエツチング
工程）を受ける。
、ＰＣポリシリコンラインコンタクト１０５、およびＮ
＋コンタクト１０６ＶＣなる領域を保護することに注目
されたい。Ｎ＋ライン１０４の断面は図示されない。し
かしながら、窒化シリコン層３６の頂部に何のフオトレ
ジスト層２２５もないことを除いて第１０図に示される
ような領域１２２におけるＮ＋コンタクトと同じように
見える。次いでウエハ３０は、マスク１０９およぶ１１
０によつて描かれたフオトレジスト層２２５によつて保
護された領域を除いて、Ｎ＋拡散相互接続ライン１０４
をおおう露出された酸化窒化物層（図示されない）およ
び窒化シリコン層３６ならびにポリシリコンライン１０
３の上方の窒化シリコン層２００を除去するために順次
酸化窒化物および窒化物除去工程（たとえばエツチング
工程）を受ける。
次いでフオトレジスト層２２５の残ｂの部分が除去され
る。
る。
この工程によつて、我々は今日的のソースコンタクト１
００、ドレインコンタクト１０２、ＰＣポリシリコンラ
インコンタクト１０５、およびＮ＋コンタクト１０６の
上方に自己整合された窒化物／酸化窒化物ボタンを形成
した。これらの酸化窒化物／窒化物ボタンの下方の保護
された領域は、各マスクのための位置合わせトレランス
が相対的に厳格でないということを保証するように配列
さねた工程で２個またはそれ以上の保護マスク領域の交
わｂによつて形成される。次いでウエハ３０はＮ＋ライ
ン１０４を酸化しかつさらにポリシリコンライン１０３
を酸化する酸化工程を受ける。
００、ドレインコンタクト１０２、ＰＣポリシリコンラ
インコンタクト１０５、およびＮ＋コンタクト１０６の
上方に自己整合された窒化物／酸化窒化物ボタンを形成
した。これらの酸化窒化物／窒化物ボタンの下方の保護
された領域は、各マスクのための位置合わせトレランス
が相対的に厳格でないということを保証するように配列
さねた工程で２個またはそれ以上の保護マスク領域の交
わｂによつて形成される。次いでウエハ３０はＮ＋ライ
ン１０４を酸化しかつさらにポリシリコンライン１０３
を酸化する酸化工程を受ける。
しかしながら、酸化窒化物／窒化物ボタンの下方の領域
は酸化に対して保護される。さらに、熱酸化工程は、イ
オン注入工程において注入されたドーパントイオンをＮ
＋拡散ライン１０４ならびにソースおよびドレイン領域
１００および１０２にさらに拡散させる働きをする。第
１１図は酸化工程を受けたあとのウエハの断面図を示す
。次いでウエハ３０は、酸化窒化物／窒化物ボタンおよ
びその下方に並置される二酸化シリコン層３４および６
２の部分を除去するために順次酸化窒化物、窒化物、お
よび酸化物バツチ除去工程を受ける。
は酸化に対して保護される。さらに、熱酸化工程は、イ
オン注入工程において注入されたドーパントイオンをＮ
＋拡散ライン１０４ならびにソースおよびドレイン領域
１００および１０２にさらに拡散させる働きをする。第
１１図は酸化工程を受けたあとのウエハの断面図を示す
。次いでウエハ３０は、酸化窒化物／窒化物ボタンおよ
びその下方に並置される二酸化シリコン層３４および６
２の部分を除去するために順次酸化窒化物、窒化物、お
よび酸化物バツチ除去工程を受ける。
第１２図は３つの続くバツチ除去工程を受けたあとのウ
エ一・の肖面図を示す。ソース１００、ドレイン１０２
、ＰＣポリシリコンコンタクト１０５、およびＮ＋拡散
ラインコンタクト１０６が今全て露出されていることに
注目されたい。また、それらは、固有の厳密な位置合わ
せトレランスをもついかなる付加的なマスキングステツ
プも必要とすることなくバツチ除去工程によつて露出さ
れることに注目されたい。このように、この工程はソー
ス、ドレイン、ポリシリコンラインおよびＮ＋ラインに
対する真の自己整合コンタクトのフアプリケーシヨンを
可能にする。そしてウエハ上に行なわれるステツプの２
つの代替のグループがある。
エ一・の肖面図を示す。ソース１００、ドレイン１０２
、ＰＣポリシリコンコンタクト１０５、およびＮ＋拡散
ラインコンタクト１０６が今全て露出されていることに
注目されたい。また、それらは、固有の厳密な位置合わ
せトレランスをもついかなる付加的なマスキングステツ
プも必要とすることなくバツチ除去工程によつて露出さ
れることに注目されたい。このように、この工程はソー
ス、ドレイン、ポリシリコンラインおよびＮ＋ラインに
対する真の自己整合コンタクトのフアプリケーシヨンを
可能にする。そしてウエハ上に行なわれるステツプの２
つの代替のグループがある。
それらは以下のごとくである。代替 １
メタライズ層４００がウエハ３０の表面に付加される。
このメタライズ層４００は金属（たとえばアルミニウム
）からなるかまたはドープされたポリシリコン層からな
る。次いでフオトレジストの層が付加されかつＭマスク
を通して化学放射線にさらされ、このＭマスクはメタラ
イズ層４００から形成される相互接続ラインを規定する
。
）からなるかまたはドープされたポリシリコン層からな
る。次いでフオトレジストの層が付加されかつＭマスク
を通して化学放射線にさらされ、このＭマスクはメタラ
イズ層４００から形成される相互接続ラインを規定する
。
Ｍマスクは厳密な位置合わせを必要としない、なぜなら
、第１図に示されるように、メタライズ層４００の部分
に対面されるコンタクト領域の全ては絶縁領域によつて
囲まれているからである。第１２図に示されるように、
ソースとドレインとの間の領域はポリシリコンライン１
０３の上方に形成された二酸化シリコン層２２０によつ
て保護される。ＰＣポリシリコンコンタクト領域１０５
は二酸化シリコン領域２２１およびフイールド酸化物領
域５０によつて保護され、Ｎ＋相互接続ライン１０４は
２個のフイールド酸化物領域５０の間にある。次いで不
所望なメタライズ層４００は除去されかつウエハ３０は
通常の最終パツシベーシヨンおよびクリーニング工程を
受ける。
、第１図に示されるように、メタライズ層４００の部分
に対面されるコンタクト領域の全ては絶縁領域によつて
囲まれているからである。第１２図に示されるように、
ソースとドレインとの間の領域はポリシリコンライン１
０３の上方に形成された二酸化シリコン層２２０によつ
て保護される。ＰＣポリシリコンコンタクト領域１０５
は二酸化シリコン領域２２１およびフイールド酸化物領
域５０によつて保護され、Ｎ＋相互接続ライン１０４は
２個のフイールド酸化物領域５０の間にある。次いで不
所望なメタライズ層４００は除去されかつウエハ３０は
通常の最終パツシベーシヨンおよびクリーニング工程を
受ける。
第１３図は、メタライズ層および残幻のフオトレジスト
の不所望な部分が除去されたあとのウエ一・を示す。代
替 ２Ｓ′ＩｌＯ！（登録商標）の層４０１がウエ一３
０の表面に付加される。
の不所望な部分が除去されたあとのウエ一・を示す。代
替 ２Ｓ′ＩｌＯ！（登録商標）の層４０１がウエ一３
０の表面に付加される。
ＳｉｌＯｘは、露出されたコンタクトを付加的にドープ
することを望むか望まないかによつてドープされるかま
たはドープされないかである。もしＳｉｌＯｘがドープ
されるならば、ドーパントドライブ工程が以下のステツ
プに先立つて行なわれる。フオトレジスト層がＳｉｌＯ
ｘ層４０１の頂部上に付加されかつ付加的なＣマスクを
通して化学放射線にさらされる。
することを望むか望まないかによつてドープされるかま
たはドープされないかである。もしＳｉｌＯｘがドープ
されるならば、ドーパントドライブ工程が以下のステツ
プに先立つて行なわれる。フオトレジスト層がＳｉｌＯ
ｘ層４０１の頂部上に付加されかつ付加的なＣマスクを
通して化学放射線にさらされる。
この付加的なＣマスクの目的は単にコンタクトを露出す
るようにＳｉｌＯｘ層を通して窓を描くためのものであ
る。他のマスキング工程におけるように、Ｃマスクの位
置合わせトレランスは厳密でない、なぜなら単にコンタ
クトの実質的な部分を露出することが必要なだけである
からである。次いでウエハは在来のフオトレジスト除去
およびＳｉＩＯｘ除去工程を受けかつそれから得られた
ウエハは上述の代替１において指摘したメタライズ工程
を受ける。
るようにＳｉｌＯｘ層を通して窓を描くためのものであ
る。他のマスキング工程におけるように、Ｃマスクの位
置合わせトレランスは厳密でない、なぜなら単にコンタ
クトの実質的な部分を露出することが必要なだけである
からである。次いでウエハは在来のフオトレジスト除去
およびＳｉＩＯｘ除去工程を受けかつそれから得られた
ウエハは上述の代替１において指摘したメタライズ工程
を受ける。
第１４図はメタライズおよびＭマスキングステツプを受
けたあとのウエハの断面図を示す。ＳｉｌＯｘ層４０１
はコンタクト領域の間の付加的な保護手段（すなわち、
電気的絶縁）を形成しかつさらにウエハ３０の表面を付
加的にパツシベーシヨンにする働きをすることに注目さ
れたい。ソースおよびドレイン領域に関して図示される
ように、ＳｉｌＯｘ４Ｏｌを通る窓が全てのコンタクト
領域を露出してはならないことに注目されたい。このよ
うに、上で示したように、これらのコンタクト窓を描く
ために用いられるＣマスクは厳密な位置マスク合わせト
レランスを必要としない。ここに開示されたようなこの
発明による方法および得られた構造物ならびに集積回路
のこれらのおよび他の修正および改良は当該技術分野に
おける熟達者にとつて明らかとなるであろうし、かつこ
のように前掲の特許請求の範囲によつてこの発明の真の
精神および範囲内にあるそのような全ての修正および改
良をカバーすることが意図さねている。
けたあとのウエハの断面図を示す。ＳｉｌＯｘ層４０１
はコンタクト領域の間の付加的な保護手段（すなわち、
電気的絶縁）を形成しかつさらにウエハ３０の表面を付
加的にパツシベーシヨンにする働きをすることに注目さ
れたい。ソースおよびドレイン領域に関して図示される
ように、ＳｉｌＯｘ４Ｏｌを通る窓が全てのコンタクト
領域を露出してはならないことに注目されたい。このよ
うに、上で示したように、これらのコンタクト窓を描く
ために用いられるＣマスクは厳密な位置マスク合わせト
レランスを必要としない。ここに開示されたようなこの
発明による方法および得られた構造物ならびに集積回路
のこれらのおよび他の修正および改良は当該技術分野に
おける熟達者にとつて明らかとなるであろうし、かつこ
のように前掲の特許請求の範囲によつてこの発明の真の
精神および範囲内にあるそのような全ての修正および改
良をカバーすることが意図さねている。
第１図はこの発明によつて処理さねる半導体ウエハの表
面の部分的な平面図を示す。 この図面においてこの発明による方法で用いられる種々
のマスクの保護領域のアウトラインが付加的に示される
。第２図ないし第１２図は部分的な断面図であり１この
発明による種々の工程を受けたあとの半導体ウエ一・を
経時的に順次示寸。第１３図は代替１において列挙され
た付加的なステツプにより処理されたあとのこの発明に
より処理された半導体ウエ一・の部分的な朗面図を示す
。第１４図は代替２において列挙された付加的なステツ
プを受けたあとのこの発明によつて処理された半導体ウ
エハの部分的な断面図を示す。図において、１００はソ
ース領域、１０１はゲート領域、１０２はドレイン領域
、１０３はポリシリコンライン、１０４はＮ＋拡散ライ
ン、１０５はＰＣコンタクト、１０６はＮ＋コンタクト
領域、１０７，１１１はＮマスク領域、１０８，１０９
，１１０はＣマスク領域、１１２はＰＣマスク領域、１
１３はＧマスク領域、３０はウエハ、３２はＰ形単結晶
シリコン、３４にシリコン熱酸化物層、３６は窒化シリ
コン層、５０はフイールド酸化物、６０はポリシリコン
層、６２は二酸化シリコン層、２００は窒化シリコン層
、２２０は二酸化シリコン領域、２２１は熱成長二酸化
シリコンである。
面の部分的な平面図を示す。 この図面においてこの発明による方法で用いられる種々
のマスクの保護領域のアウトラインが付加的に示される
。第２図ないし第１２図は部分的な断面図であり１この
発明による種々の工程を受けたあとの半導体ウエ一・を
経時的に順次示寸。第１３図は代替１において列挙され
た付加的なステツプにより処理されたあとのこの発明に
より処理された半導体ウエ一・の部分的な朗面図を示す
。第１４図は代替２において列挙された付加的なステツ
プを受けたあとのこの発明によつて処理された半導体ウ
エハの部分的な断面図を示す。図において、１００はソ
ース領域、１０１はゲート領域、１０２はドレイン領域
、１０３はポリシリコンライン、１０４はＮ＋拡散ライ
ン、１０５はＰＣコンタクト、１０６はＮ＋コンタクト
領域、１０７，１１１はＮマスク領域、１０８，１０９
，１１０はＣマスク領域、１１２はＰＣマスク領域、１
１３はＧマスク領域、３０はウエハ、３２はＰ形単結晶
シリコン、３４にシリコン熱酸化物層、３６は窒化シリ
コン層、５０はフイールド酸化物、６０はポリシリコン
層、６２は二酸化シリコン層、２００は窒化シリコン層
、２２０は二酸化シリコン領域、２２１は熱成長二酸化
シリコンである。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコン半導体サブストレート上に超大規模
集積回路を形成するための方法であつて、前記シリコン
半導体サブストレートの第１の表面上に第１の二酸化シ
リコン層を熱成長させ、前記第１の二酸化シリコン層上
に第１の窒化シリコン層を選択的に付加し、前記第１の
窒化シリコン層は電界効果半導体素子が形成される第１
の選択された領域に少なくとも付加されかつ拡散導電ラ
インが形成される少なくとも第２の選択された領域に付
加され、前記シリコン半導体サブストレートを熱酸化し
それによつて厚いフィールド酸化物領域が前記第１およ
び第２の選択された領域を囲んで成長されそれによつて
前記第１の窒化シリコン層はその下の前記シリコンサブ
ストレートの前記部分における付加的な二酸化シリコン
領域の成長を実質的に防心しかつそれによつて前記熱酸
化は前記第１の窒化シリコン層の表面上に薄い酸化窒化
シリコン層を形成し、前記酸化窒化シリコン層および前
記フィールド酸化物領域の表面上にポリシリコン層を形
成し、前記ポリシリコン層は前記選択された領域をおお
つて延び、前記ポリシリコン層の頂部上に第２の二酸化
シリコン層を形成し、前記フィールド酸化物領域の一方
に並置される前記第２の二酸化シリコン層上に窒化シリ
コンストライブを選択的に付加し、前記能動素子（前記
電界効果半導体素子）のための前記選択領域を横切つて
かつ中心に延びるポリシリコンゲート電極を規定しかつ
前記フィールド領域の少なくとも一方を横切るポリシリ
コンラインを規定するために前記第２の二酸化シリコン
層の一部および前記ポリシリコン層の一部を選択的に除
去し、前記ポリシリコン層の表面は前記第２の二酸化シ
リコン層の一部および前記窒化シリコンストライブの一
部によつておおわれ、前記ポリシリコンラインは前記窒
化シリコンストライブを直接囲む領域において前記窒緩
シリコンストライブより大きな幅を有していて、前記第
２の二酸化シリコン層によつておおわれ、その上に厚い
第３の二酸化シリコン層を形成するように、前記ポリシ
リコンゲート電極およびラインを酸化し、それによつて
前記第１の窒化シリコン層および前記窒化シリコンボタ
ンは実質的に下方に二酸化シリコンが形成されることを
防止し、前記第１の窒化シリコン層の一部および前記シ
リコンストライブの一部を選択的に除去し、ここにその
残りの部分は前記電界効果素子のソースおよびドレイン
コンタクト、ポリシリコンラインコンタクトならびに拡
散ラインコンタクトとなる前記シリコン半導体サブスト
レートの表面上の領域を規定し、拡散ラインおよびポリ
シリコンラインの表面を熱酸化し、それによつて前記第
１の窒化シリコン層および前記窒化シリコンストライブ
はポリシリコン層およびその下のシリコン半導体サブス
トレートが二酸化シリコン層を実質的に形成することか
ら保護し、露出された酸化窒化シリコン、窒化シリコン
、および酸化シリコン層を順次バッチ除去し、それによ
つて前記ソースおよびドレインコンタクト、ポリシリコ
ンラインコンタクト、ならびに拡散ラインコンタクトが
露出され、前記ソースおよびドレインコンタクト、ポリ
シリコンラインコンタクト、ならびに拡散ラインコンタ
クトに対して電気的相互接続を形成する、各ステップを
含む、超大規模集積回路の形成方法。 ２ 少なくとも前記第１および第２の選択された領域に
おいてイオン注入器によつて前記シリコン半導体サブス
トレートの表面にドーパントイオンを注入し、それによ
つて前記厚いフィールド酸化物領域および前記厚い第３
の二酸化シリコン層はその下の前記シリコン半導体サブ
ストレートの表面へのドーパントイオンの注入を防止し
、前記注入ステップは前記ポリシリコン電極およびライ
ンを酸化する前記ステップのあとで行なわれる。 そのようなステップをさらに含む、特許請求の範囲第１
項記載の超大規模集積回路の形成方法。３ 前記ポリシ
リコン層を形成するステップはその中にドーパントイオ
ンを含むポリシリコン層を形成するステップを含む、特
許請求の範囲第１項または第２項記載の超大規模集積回
路の形成方法。 ４ 二酸化シリコンおよび窒化シリコン部分をそれぞれ
選択的に除去する前記ステップは、フォトレジストの層
を付加し、前記フォトレジスト層をその上の保護領域を
有するマスタを通して化学放射線にさらし、前記保護領
域は前記化学放射線に対して不透明であり、前記フォト
レジスト層に現象液を適用しその領域を溶解し、それに
よつて前記化学放射線にさらされない前記フォトレジス
ト層領域は化学放射線にさらされた前記フォトレジスト
層の領域より実質的に異なる溶解性を有し、かつ前記露
出された二酸化シリコンおよび窒化シリコン部分をそれ
ぞれにエッチングし、ここに前記エッチング工程は前記
溶解されないフオトレジスト層に実質的に影響せずに二
酸化シリコンおよび窒化シリコンをそれぞれ除去し、そ
れによつて前記溶解されないフォトレジストの下に並置
される前記それぞれの二酸化シリコンおよび窒化シリコ
ンは前記エッチング工程によつて実質的に影響されない
、そのような各ステップを含む、特許請求の範囲第１項
記載の超大規模集積回路の形成方法。 ５ 前記窒化シリコンを選択的に付加するステップは、
窒化シリコンの層を付加し、 前記窒化シリコン層の一部を選択的に除去する、各ステ
ップを含む、特許請求の範囲第４項記載の超大規模集積
回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/913,184 US4221045A (en) | 1978-06-06 | 1978-06-06 | Self-aligned contacts in an ion implanted VLSI circuit |
| US000000913184 | 1978-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS551197A JPS551197A (en) | 1980-01-07 |
| JPS5940296B2 true JPS5940296B2 (ja) | 1984-09-29 |
Family
ID=25433016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54067409A Expired JPS5940296B2 (ja) | 1978-06-06 | 1979-05-30 | 超大規模集積回路の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4221045A (ja) |
| JP (1) | JPS5940296B2 (ja) |
| DE (1) | DE2922014A1 (ja) |
| FR (1) | FR2428325A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0450318Y2 (ja) * | 1986-12-29 | 1992-11-26 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4455737A (en) * | 1978-05-26 | 1984-06-26 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4506437A (en) * | 1978-05-26 | 1985-03-26 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| JPS54161894A (en) * | 1978-06-13 | 1979-12-21 | Toshiba Corp | Manufacture of semiconductor device |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
| JPS55138874A (en) * | 1979-04-18 | 1980-10-30 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| DE2923995C2 (de) * | 1979-06-13 | 1985-11-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie |
| US4295266A (en) * | 1980-06-30 | 1981-10-20 | Rca Corporation | Method of manufacturing bulk CMOS integrated circuits |
| US4391650A (en) * | 1980-12-22 | 1983-07-05 | Ncr Corporation | Method for fabricating improved complementary metal oxide semiconductor devices |
| AT387474B (de) * | 1980-12-23 | 1989-01-25 | Philips Nv | Verfahren zur herstellung einer halbleitervorrichtung |
| NL187328C (nl) * | 1980-12-23 | 1991-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4382827A (en) * | 1981-04-27 | 1983-05-10 | Ncr Corporation | Silicon nitride S/D ion implant mask in CMOS device fabrication |
| US4517729A (en) * | 1981-07-27 | 1985-05-21 | American Microsystems, Incorporated | Method for fabricating MOS device with self-aligned contacts |
| US4464824A (en) * | 1982-08-18 | 1984-08-14 | Ncr Corporation | Epitaxial contact fabrication process |
| US4547959A (en) * | 1983-02-22 | 1985-10-22 | General Motors Corporation | Uses for buried contacts in integrated circuits |
| JP2812388B2 (ja) * | 1988-01-18 | 1998-10-22 | 富士通株式会社 | Ｓｏｉ半導体装置の製造方法 |
| US5089433A (en) * | 1988-08-08 | 1992-02-18 | National Semiconductor Corporation | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture |
| US5495121A (en) * | 1991-09-30 | 1996-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP3215320B2 (ja) * | 1996-03-22 | 2001-10-02 | 株式会社東芝 | 半導体装置の製造方法 |
| US5866465A (en) * | 1997-04-03 | 1999-02-02 | Micron Technology, Inc. | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass |
| US6323540B1 (en) | 1998-06-10 | 2001-11-27 | Micron Technology, Inc. | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure |
| AU2050900A (en) | 1998-12-28 | 2000-07-31 | Fairchild Semiconductor Corporation | Metal gate double diffusion mosfet with improved switching speed and reduced gate tunnel leakage |
| US7078296B2 (en) | 2002-01-16 | 2006-07-18 | Fairchild Semiconductor Corporation | Self-aligned trench MOSFETs and methods for making the same |
| US20080119057A1 (en) * | 2006-11-20 | 2008-05-22 | Applied Materials,Inc. | Method of clustering sequential processing for a gate stack structure |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
-
1978
- 1978-06-06 US US05/913,184 patent/US4221045A/en not_active Expired - Lifetime
-
1979
- 1979-05-30 JP JP54067409A patent/JPS5940296B2/ja not_active Expired
- 1979-05-30 DE DE19792922014 patent/DE2922014A1/de not_active Ceased
- 1979-06-05 FR FR7914303A patent/FR2428325A1/fr active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0450318Y2 (ja) * | 1986-12-29 | 1992-11-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2428325B1 (ja) | 1983-12-30 |
| DE2922014A1 (de) | 1979-12-13 |
| FR2428325A1 (fr) | 1980-01-04 |
| US4221045A (en) | 1980-09-09 |
| JPS551197A (en) | 1980-01-07 |
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