KR100664786B1 - 플라즈마 유도전하에 의한 게이트 옥사이드의 손상을평가하기 위한 테스트 패턴의 제조방법 - Google Patents

플라즈마 유도전하에 의한 게이트 옥사이드의 손상을평가하기 위한 테스트 패턴의 제조방법 Download PDF

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Abstract

본 발명은 반도체 공정 중 플라즈마에 의한 NMOS 및 PMOS 게이트 옥사이드의 손상을 평가하는 테스트 패턴 제작방법에 관한 것이다. 본 발명에 따르면, 플라즈마 유도 전하에 의한 NMOS 게이트 옥사이드의 손상 정도를 평가하기 위한 방법으로서, NMOS P-WELL 주입 시에 제1메탈, 제2메탈 그리고 상부메탈로 이루어지는 메탈패드 영역을 개방하여 P-WELL을 형성하고, 소스/드레인 N-DIFF 주입 시에 상기 메탈패드 영역을 개방하여 N-DIFF를 형성하고, 상기 메탈패드의 하부에 컨택터를 사용하여 보호다이오드를 연결하는 것에 의하여 테스트 패턴을 제조한다.

Description

플라즈마 유도전하에 의한 게이트 옥사이드의 손상을 평가하기 위한 테스트 패턴의 제조방법{METHOD OF MANUFACTURING TEST PATTERN FOR MEASURING DAMAGE CAUSED BY PLASMA INDUCED CHARGE}
도 1은 NMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 종래의 테스트 패턴의 레이아웃 (layout)이며,
도 2는 NMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 종래 테스트 패턴의 단면도이며,
도 3은 본 발명의 바람직한 실시 예에 따른 NMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 테스트 패턴의 레이아웃 (layout)이며,
도 4는 본 발명의 바람직한 실시 예에 따른 NMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 테스트 패턴의 단면도이며,
도 5은 PMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 종래의 테스트 패턴의 레이아웃 (layout)이며,
도 6은 PMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 종래 테스트 패턴의 단면도이며,
도 7는 본 발명의 바람직한 실시 예에 따른 PMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 테스트 패턴의 레이아웃 (layout)이며,
도 8은 본 발명의 바람직한 실시 예에 따른 PMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 테스트 패턴의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101 : 메탈안테나 102 : 메탈-1
103 : P-WELL 104 : 게이트
105 : P-DIFF 106 : 보호다이오드
107 : 정상부메탈 108 : N-DIFF
201 : 플라즈마유도전하(-) 202 : 정상부
203 : 접지 204 : 소스
205 : 메탈안테나 206 : M2
207 : M1 208 : 드레인
209 : 컨텍터 210 : 게이트
211 : P-DIFF 212 : N-DIFF
213 : P-WELL 214 : 반도체기판
215 : 보호다이오드 301 : 메탈안테나
302 : 메탈-1 303 : P-WELL
304 : P-DIFF 305 : 게이트
306 : 보호다이오드 307 : 정상부메탈
308 : N-DIFF 401 : 플라즈마유도전하(-)
402 : 정상부 403 : 접지
404 : 소스 405 : 메탈안테나
406 : M2 407 : M1
408 : P-DIFF 409 : 게이트
410 : 트레인 411 : 컨텍터
412 : N-DIFF 413 : P-WELL
414 : 반도체기판 415 : 보호다이오드
501 : 메탈안테나 502 : 메탈-1
503 : N-WELL 504 : 게이트
505 : N-DIFF 506 : 보호다이오드
507 : 정상부메탈 508 : P-DIFF
601 : 플라즈마유도전하(+) 602 : 정상부
603 : 접지 604 : 소스
605 : 메탈안테나 606 : M2
607 : M1 608 : 드레인
609 : 컨텍터 610 : 게이트
611 : N-DIFF 612 : P-DIFF
613 : N-WELL 614 : 반도체기판
615 : 보호다이오드 701 : 메탈안테나
702 : 메탈-1 703 : N-WELL
704 : N-DIFF 705 : 게이트
706 : 보호다이오드 707 : 정상부메탈
708 : P-DIFF 801 : 플라즈마유도전하(+)
802 : 정상부 803 : 접지
804 : 소스 805 : 메탈안테나
806 : M2 807 : M1
808 : N-DIFF 809 : 게이트
810 : 트레인 811 : 컨텍터
812 : P-DIFF 813 : N-WELL
814 : 반도체기판 815 : 보호다이오드
본 발명은 반도체 제조방법에 관한 것으로, 더욱 상세하게는 반도체 공정 중 플라즈마에 의한 NMOS 및 PMOS 게이트 옥사이드의 손상을 평가하는 테스트 패턴 제작방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 장치는 미세화에 수반하여 게이트 옥사이드의 두께가 얇아지는 경향이 있다. 따라서 후속 공정, 특히 플라즈마를 사용하는 게이트 식각(gate etching), 금속 식각(metal etching), VIA etch 혹은 화학적 증착 (Chemical Vapor Deposition:CVD) 장비를 사용하는 gap fill공정에서 유발되는 플라즈마에 의한 손상, 예를 들면 PID, 플라즈마 유도 손상 (plasma induced damage)로 인하여 게이트 옥사이드의 순도(Gate Oxide Integrity:GOI) 특성 저하가 더 심하게 나타난다.
이런 플라즈마 유도 전하 (plasma induced charge)에 의한 게이트 옥사이드의 열화의 정도를 평가하기 위해 테스트 패턴 (test pattern)을 제작한다. 도 1은 NMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 종래의 테스트 패턴의 레이아웃 (layout)이다. 그리고 도 2는 종래 테스트 패턴의 단면도이다. NMOS 트랜지스터에서는 메탈 안테나에서 받는 플라즈마 유도 전하 (-) (201)는 공정이 진행되면서 게이트 옥사이드에 축적된다. 그리고 정상부 메탈 (107)까지 진행된 후 정상부 메탈 (107)에 대한 열화의 정도를 측정한다. 이때 정상부 메탈 (107)은 NMOS 트랜지스터의 게이트 (210)와 연결되므로 정상부 메탈 (107)에서 받는 플라즈마 유도 전하 (-) (210)는 보호 다이오드 (215)를 통해서 빠져나간다. 따라서 순수하게 메탈 안테나 (205)에서 받은 플라즈마 유도 손상 (plasma induced damage:PID)를 측정할 수 있다. 그러나 종래기술의 문제점은 NMOS 트랜지스터 게이트 (210)가 정상부 메탈 (107)에 연결되므로 플라즈마 누적 손상은 평가할 수 있으나, 하부 각 층에 대한 PID평가를 할 수 없으며 평가를 할 수 있다 하더라도 테스트패턴의 수가 늘어나게 된다.
전술한 NMOS의 경우와 마찬가지로 PMOS에 대해서도 도 5와 도 6을 참조하여 설명하면 다음과 같다. 도 5은 PMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 종래의 테스트 패턴의 레이아웃 (layout)이다. 그리고 도 6는 종래 테스트 패턴의 단면도이다. PMOS 트랜지스터에서는 메탈 안테나에서 받는 플라즈마 유도 전하 (+) (501)는 공정이 진행되면서 게이트 옥사이드에 축적된다. 그리고 정상부 메탈 (507)까지 진행된 후 정상부 메탈 (507)에 대한 열화의 정도를 측정한다. 이때 정상부 메탈 (507)은 PMOS 트랜지스터의 게이트 (510)와 연결되므로 정상부 메탈 (507)에서 받는 플라즈마 유도 전하 (+) (510)는 보호 다이오드 (515)를 통해서 빠져나간다. 따라서 순수하게 메탈 안테나 (505)에서 받은 플라즈마 유도 손상 (plasma induced damage:PID)를 측정할 수 있다. 그러나 종래기술의 문제점은 PMOS 트랜지스터 게이트 (510)가 정상부 메탈 (507)에 연결되므로 플라즈마 누적 손상은 평가할 수 있으나, 하부 각 층에 대한 PID평가를 할 수 없으며 평가를 할 수 있다 하더라도 테스트패턴의 수가 늘어나게 된다고 하는 NMOS의 경우와 동일한 문제점이 존재한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 공정 중 플라즈마에 의한 NMOS 및 PMOS 게이트 옥사이드의 손상을 평가하는 테스트 패턴 제작방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 플라즈마 유도 전하에 의한 NMOS 게이트 옥사이드의 손상 정도를 평가하기 위한 방법으로서, NMOS P-WELL 주입 시에 제1메탈, 제2메탈 그리고 상부메탈로 이루어지는 메탈패드 영역을 개방하여 P-WELL을 형성하고, 소스/드레인 N-DIFF 주입 시에 상기 메탈패드 영역을 개방하여 N-DIFF를 형성하고, 상기 메탈패드의 하부에 컨택터를 사용하여 보호다이오드를 연결하는 것을 특징으로 하는 테스트 패턴의 제조 방법를 제공한다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 플라즈마 유도 전하에 의한 PMOS 게이트 옥사이드의 손상 정도를 평가하기 위한 방법으로서, PMOS N-WELL 주입 시에 제1메탈, 제2메탈 그리고 상부메탈로 이루어지는 메탈패드 영역을 개방하여 N-WELL을 형성하고, 소스/드레인 P-DIFF 주입 시에 상기 메탈패드 영역을 개방하여 P-DIFF를 형성하고, 상기 메탈패드의 하부에 컨택터를 사용하여 보호다이오드를 연결하는 것을 특징으로 하는 테스트 패턴의 제조 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 반도체 공정 중 플라즈마에 의한 NMOS 및 PMOS 게이트 옥사이드의 손상을 평가하는 테스트 패턴 제작방법을 제공하는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
종래 기술에서는 NMOS 트랜지스터 게이트가 정상부메탈에 연결되어 PID의 누 적 손상만 측정할 수 있는 반면 본 발명에서는 게이트를 메탈-1 (302)부터 연결하여 하부 layer에 대한 PID 평가를 할 수 있다.
먼저, NMOS 트랜지스터에 대하여 설명하기로 한다. 제 3도와 4도는 본 발명에 따른 NMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 테스트 패턴의 레이아웃 및 단면도를 각각 나타내고 있다. 본 발명에 따른 PID 테스트 패턴의 제조방법을 도 3과 4를 참조하여 설명하면 다음과 같다. 먼저, NMOS P-WELL 주입 시 메탈패드지역을 open시켜 P-WELL (303)을 형성한다. 다음에, 소스/드레인 N-DIFF (308) 주입 시 메탈패드 지역을 open시켜 N-DIFF (308)를 형성한다. 마지막으로, 후속 컨텍트 공정과 메탈공정으로 테스트 패턴이 제작된다. 도 2에 도시된 바와 같이, 보호 다이오드 (215)를 정상부 메탈 (202)에서 다른 메탈 M1 (206), M2 (207), VIA를 통해 연결했던 종래 기술과는 달리 본 발명에서는 메탈패드 밑에 컨텍터 (411)를 사용하여 보호 다이오드 (415)를 연결한다. 그리고 NMOS 트랜지스터 게이트 (305)는 메탈-1 (302)부터 연결하여 어떤 layer에서도 측정이 가능하도록 되어있다. 따라서 각 하부 layer에서도 NMOS 트랜지스터 플라즈마 손상에 대한 평가가 가능하며, 각 layer의 메탈 패드에서 받는 플라즈마 유도 전하(-) (401)는 보호다이오드 (415)로 빠져나감으로써 순수한 메탈 안테나 (405)에 대한 테스트가 가능하다. 그리고 종래의 기술에서는 보호 다이오드 (415)로의 연결이 컨텍터 (209) - M1 (207) - VAI1 - M2 (206) - VIA2 - 정상부 메탈 (202)로 이루어지는 별도의 패턴이 존재하여야 하나 본 발명에 따른 방법에 의하면 메탈-1 (302)아래에 컨텍터 (411)만 열어줌으로써 테스트 패턴의 작성을 간단하게 할 수 있다.
다음은, PNMOS 트랜지스터에 대하여 설명하기로 한다. 제 7도와 8도는 본 발명에 따른 PMOS 게이트의 옥사이드의 열화의 정도를 평가하기 위한 테스트 패턴의 레이아웃 및 단면도를 각각 나타내고 있다. 본 발명에 따른 PID 테스트 패턴의 제조방법을 도 7과 8를 참조하여 설명하면 다음과 같다. 먼저, PMOS N-WELL 주입 시 메탈패드지역을 open시켜 N-WELL (703)을 형성한다. 다음에, 소스/드레인 P-DIFF (708) 주입 시 메탈패드 지역을 open시켜 P-DIFF (708)를 형성한다. 마지막으로, 후속 컨텍트 공정과 메탈공정으로 테스트 패턴이 제작된다. 도 6에 도시된 바와 같이, 보호 다이오드 (615)를 정상부 메탈 (602)에서 다른 메탈 M1 (606), M2 (607), VIA를 통해 연결했던 종래 기술과는 달리 본 발명에서는 메탈패드 밑에 컨텍터 (811)를 사용하여 보호 다이오드 (815)를 연결한다. 그리고 PMOS 트랜지스터 게이트 (705)는 메탈-1 (702)부터 연결하여 어떤 layer에서도 측정이 가능하도록 되어있다. 따라서 각 하부 layer에서도 PMOS 트랜지스터 플라즈마 손상에 대한 평가가 가능하며, 각 layer의 메탈 패드에서 받는 플라즈마 유도 전하(+) (801)는 보호다이오드 (815)로 빠져나감으로써 순수한 메탈 안테나 (805)에 대한 테스트가 가능하다. 그리고 종래의 기술에서는 보호 다이오드 (815)로의 연결이 컨텍터 (609) - M1 (607) - VAI1 - M2 (606) - VIA2 - 정상부 메탈 (602)로 이루어지는 별도의 패턴이 존재하여야 하나 본 발명에 따른 방법에 의하면 메탈-1 (702)아래에 컨텍터 (811)만 열어줌으로써 테스트 패턴의 작성을 간단하게 할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, NMOS 또는 PMOS 보호다이오드를 메탈 패드 아래에 연결시켜 패턴의 작성을 간단하게 할 수 있다. 또한 NMOS 혹은 PMOS 게이트로 연결되는 메탈패드를 하부 layer부터 연결시킴으로써 NMOS 혹은 PMOS 트랜지스터에 대한 플라즈마 누적 손상뿐만 아니라 각 layer에서도 평가가 가능하므로 게이트 옥사이드의 손상에 대한 평가를 정확히 할 수가 있다.

Claims (6)

  1. 플라즈마 유도 전하에 의한 NMOS 게이트 옥사이드의 손상 정도를 평가하기 위한 방법으로서,
    NMOS P-WELL 주입 시에 제1메탈, 제2메탈 그리고 상부메탈로 이루어지는 메탈패드 영역을 개방하여 P-WELL을 형성하고,
    소스/드레인 N-DIFF 주입 시에 상기 메탈패드 영역을 개방하여 N-DIFF를 형성하고,
    상기 메탈패드의 하부에 컨택터를 사용하여 보호다이오드를 연결하는 것을 특징으로 하는
    테스트 패턴의 제조방법.
  2. 제 1 항에 있어서,
    상기 NMOS 게이트는 제1메탈과 연결되어 있는 것을 특징으로 하는 테스트 패턴의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 상부메탈의 플라즈마 유도 전하는 상기 보호다이오드를 통하여 빠져나가는 것을 특징으로 하는 테스트 패턴의 제조방법.
  4. 플라즈마 유도 전하에 의한 PMOS 게이트 옥사이드의 손상 정도를 평가하기 위한 방법으로서,
    PMOS N-WELL 주입시에 제1메탈, 제2메탈 그리고 상부메탈로 이루어지는 메탈패드 영역을 개방하여 N-WELL을 형성하고,
    소스/드레인 P-DIFF 주입시에 상기 메탈패드 영역을 개방하여 P-DIFF를 형성하고,
    상기 메탈패드의 하부에 컨택터를 사용하여 보호다이오드를 연결하는 것을 특징으로 하는
    테스트 패턴의 제조방법.
  5. 제 4 항에 있어서,
    상기 PMOS 게이트는 제1메탈과 연결되어 있는 것을 특징으로 하는 테스트 패턴의 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 상부메탈의 플라즈마 유도 전하는 상기 보호다이오드를 통하여 빠져나가는 것을 특징으로 하는 테스트 패턴의 제조방법.
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