CN206471330U - 半导体测试结构 - Google Patents

Abstract

本实用新型公开了一种半导体测试结构，包括：位于基底之上的浮栅和第一控制栅，其中所述浮栅包括第一部分以及第二部分，所述第一控制栅位于所述浮栅的第一部分之上，并且露出所述浮栅的第二部分；第一终端与所述浮栅的第二部分电连接；第二终端与所述第一控制栅电连接。这样，通过分别电连接所述第一终端和第二终端，且在所述第一终端上施加电压，将所述第二终端接地，得到电流‑电压(I‑V)曲线并计算出其电阻阻值，根据所述电阻阻值就能够判断所述浮栅和所述第一控制栅之间是否存在界面层，从而提高半导体测试结构的可靠性。

Description

半导体测试结构

技术领域

本实用新型涉及半导体集成电路技术领域，特别涉及一种半导体测试结构。

背景技术

随着便携式电子设备的高速发展，对于数据存储的要求越来越高。非易失闪存由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，NOR和NAND是现在市场上两种主要的非易失闪存技术，NOR闪存(Flash)器件的特点是芯片内执行，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM(随机存储器)中，从而使其具有较高的传输效率。

随着半导体器件尺寸的不断缩小，间距也不断缩小，在非易失性存储器(Nonvolatile memories，NVM)中包括一衬底、位于所述衬底上的浮栅、位于所述浮栅上的控制栅，以及位于所述衬底和浮栅之间的遂穿氧化物层。然而，当所述浮栅和控制栅之间具有界面层时，所述界面层将会影响晶圆可接受测试(wafer acceptance test，WAT)的准确性，特别是会影响到针对所述遂穿氧化物层厚度的测量，因在测量过程中浮栅和控制栅之间会产生额外的电容，因此，浮栅和控制栅之间产生的额外电容会影响遂穿氧化物层电容-电流曲线的测量，对所述测量造成干扰。

因此需要对目前WAT的半导体测试结构作进一步的改进，以便消除上述问题。

实用新型内容

本实用新型提供一种新的半导体测试结构，可以检测判断器件中浮栅与控制栅之间是否存在界面层，从而提高半导体测试结构的可靠性。

为解决上述技术问题及相关问题，本实用新型提供的半导体测试结构，包括：

一基底；

一浮栅，所述浮栅位于所述基底之上，所述浮栅包括第一部分以及第二部分；

一第一控制栅，所述第一控制栅位于所述浮栅的第一部分之上，并且露出所述浮栅的第二部分；

一第一终端，所述第一终端与所述浮栅的第二部分电连接；

一第二终端，所述第二终端与所述第一控制栅电连接。

可选的，在所述的半导体测试结构中，所述第一终端与所述浮栅的第二部分之间还包括一第一自对准硅化物层；和/或所述第二终端与所述第一控制栅之间还包括一第二自对准硅化物层。

进一步的，所述浮栅还包括第三部分，所述半导体测试结构还包括：一第二控制栅，所述第二控制栅位于所述浮栅的第三部分之上；一第三终端，所述第三终端与所述第二控制栅电连接。

可选的，在所述的半导体测试结构中，所述浮栅的第二部分在所述浮栅的第一部分和第三部分的中间，所述浮栅的第一部分和第三部分分别位于所述浮栅的两端。

可选的，在所述的半导体测试结构中，所述第三终端与所述第二控制栅之间还包括一第三自对准硅化物层。

可选的，在所述的半导体测试结构中，在所述浮栅的第三部分与所述第二控制栅之间还包括一隔离层。

可选的，在所述的半导体测试结构中，所述隔离层为ONO层。

进一步的，所述半导体测试结构还包括：一第四终端，所述第四终端与所述基底电连接。

可选的，在所述的半导体测试结构中，所述第四终端与所述基底之间还包括一第四自对准硅化物层。

可选的，在所述的半导体测试结构中，所述基底中还包括一离子注入区。

可选的，在所述的半导体测试结构中，所述第四终端位于所述离子注入区之上。

进一步的，在所述的半导体测试结构中，所述浮栅、所述第一控制栅和第二控制栅的侧壁上均形成有侧墙绝缘保护层。

进一步的，在所述的半导体测试结构中，在所述浮栅与所述基底之间还包括一遂穿氧化物层。

可选的，在所述的半导体测试结构中，所述半导体测试结构还包括至少一个位于所述基底中的浅隔离沟槽结构。

可选的，在所述的半导体测试结构中，所述浮栅位于两个所述浅隔离沟槽结构之间的基底的上面。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型提供的半导体测试结构包括位于基底之上的浮栅和第一控制栅，其中所述浮栅包括第一部分以及第二部分，所述第一控制栅位于所述浮栅的第一部分之上，并且露出所述浮栅的第二部分；第一终端与所述浮栅的第二部分电连接；第二终端与所述第一控制栅电连接。这样，通过分别电连接所述第一终端和第二终端，且在所述第一终端上施加电压，将所述第二终端接地，得到电流-电压(I-V)曲线并计算出其电阻阻值，根据所述电阻阻值就能够判断所述浮栅和所述第一控制栅之间是否存在界面层。因为，若所述I-V曲线计算所得的所述电阻阻值体现为所述浮栅材料、第一控制栅材料的正常电阻值，则所述浮栅和所述第一控制栅之间不存在界面层；若所述I-V曲线计算所得的所述电阻阻值大于所述浮栅材料、第一控制栅材料的电阻值范围，则所述浮栅和所述第一控制栅之间存在界面层。

进一步的，所述浮栅还包括第三部分，所述半导体测试结构还包括一位于所述浮栅的第三部分之上的第二控制栅，第三终端与所述第二控制栅电连接，并且，在所述浮栅与所述第二控制栅之间还包括一ONO层。这样，当通过分别电连接所述第一终端和第三终端，且在所述第三终端施加电压(-VDD～+VDD)，将所述第一终端接地，则可以得到电容-电压(C-V)曲线，便可检测出所述ONO层的厚度值。

更进一步的，所述半导体测试结构还包括一与所述基底电连接的第四终端，并且，在所述浮栅与所述基底之间还包括一遂穿氧化物层。这样，通过分别电连接所述第一终端和第四终端，对其施加电压，可以得到电容-电压(C-V)曲线，便可准确的检测出所述遂穿氧化物层的厚度，通过所述半导体测试结构检测的所述遂穿氧化物层的厚度不受所述浮栅与所述第一控制栅之间是否存在界面层的影响，所述半导体测试结构的测试可靠性高。

附图说明

图1为发明人所熟知的半导体测试结构的示意图；

图2为本实用新型实施例中所述半导体测试结构的示意图。

具体实施方式

请参阅图1，为发明人所熟知的半导体测试结构，所述半导体测试结构包括基底10、浮栅12、控制栅13、第一终端A1以及第二终端A2，其中所述浮栅12位于所述基底10上，所述基底10和所述浮栅12之间还形成有遂穿氧化物层11，所述控制栅13位于所述浮栅12的上方，所述第一终端A1与所述控制栅13电连接，所述第二终端A2与所述基底10电连接。上述半导体测试结构在测量时，在所述第一终端A1和所述第二终端A2上施加电压，如果所述浮栅12和所述控制栅13之间没有界面层，则如图1所示的结构可以通过电容-电流(C-V)曲线准确的得到所述遂穿氧化物层11的厚度，但是一旦所述浮栅12和所述控制栅13之间具有界面层，则测量得到的电容就包括所述遂穿氧化物层11的电容和界面层的电容，因此，所述界面层的电容将直接导致所述遂穿氧化物层11厚度的不准确。可见，如图1所示的半导体测试结构的可靠性差。

因此，发明人通过研究，针对上述所述半导体测试结构作了进一步的改进，发明人提供的一种半导体测试结构，包括：

一基底；

一浮栅，所述浮栅位于所述基底之上；

一第一控制栅，所述第一控制栅位于所述浮栅的第一部分之上，并且露出所述浮栅的第二部分；

一第一终端，所述第一终端与所述浮栅的第二部分电连接；

一第二终端，所述第二终端与所述第一控制栅电连接。

本实用新型提供的半导体测试结构包括位于基底之上的浮栅和第一控制栅，其中所述浮栅包括第一部分以及第二部分，所述第一控制栅位于所述浮栅的第一部分之上，并且露出所述浮栅的第二部分；第一终端与所述浮栅的第二部分电连接；第二终端与所述第一控制栅电连接。这样，通过分别电连接所述第一终端和第二终端，且在所述第一终端上施加电压，将所述第二终端接地，得到电流-电压(I-V)曲线并计算出其电阻阻值，根据所述电阻阻值就能够判断所述浮栅和所述第一控制栅之间是否存在界面层。因为，若所述I-V曲线计算所得的所述电阻阻值体现为所述浮栅材料、第一控制栅材料的正常电阻值，则所述浮栅和所述第一控制栅之间不存在界面层；若所述I-V曲线计算所得的所述电阻阻值大于所述浮栅材料、第一控制栅材料的电阻值范围，则所述浮栅和所述第一控制栅之间存在界面层。

下面将结合示意图对本实用新型的半导体测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

以下列举所述半导体测试结构的实施例，以清楚说明本实用新型的内容，应当明确的是，本实用新型的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本实用新型的思想范围之内。

请参阅图2，为本实施例中提供的一种半导体测试结构的示意图，所述半导体测试结构包括一基底20，所述基底20可以为Si衬底、Ge衬底、SiGe衬底、SiC衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等；此外，所述基底20上可以被定义有源区、浅沟槽隔离区，如在所述基底20中形成有至少一个浅沟槽隔离结构200，本实施例中，所述半导体测试结构包括所述基底20中的两个所述浅沟槽隔离结构200；

一浮栅22，所述浮栅22位于所述基底20之上，较佳的，所述浮栅22位于两个所述浅沟槽隔离结构200之间的基底20部分的上面，所述浮栅22可以选用本领域常用的半导体材料，例如可以选用多晶硅，但是并不局限于所述材料；所述浮栅22包括第一部分、第二部分以及第三部分；并且，在所述基底20与所述浮栅22之间还包括一遂穿氧化物层21；

一第一控制栅241，所述第一控制栅241位于所述浮栅22的第一部分之上，并且露出所述浮栅22的第二部分，所述第一控制栅241可以位于所述浮栅22的一端(如右端)之上，但并不局限于该位置，可以根据需要进行设置。所述第一控制栅241可以和所述浮栅22选用相同的材料，例如可以选用多晶硅；

一第二控制栅242，所述第二控制栅242位于所述浮栅22的第三部分之上，相应的，所述第二控制栅242可以位于所述浮栅22的另一端(如左端)之上，但并不局限于该位置，可以根据需要进行设置。即所述浮栅22的第二部分位于第一部分和第三部分之间，所述浮栅22的第一部分和第三部分分别位于所述浮栅22的两端。而且，在所述浮栅22的第三部分与所述第二控制栅242之间还包括一隔离层23，所述隔离层23的材料可以选用本领域常用的绝缘材料，例如ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)，但是并不局限于所述材料；

一第一终端B1，所述第一终端B1与所述浮栅22的第二部分电连接；较佳的，在所述第一终端B1和所述浮栅22之间还包括一第一自对准硅化物层251，例如金属硅化物；

一第二终端B2，所述第二终端B2与所述第一控制栅241电连接；较佳的，在所述第二终端B2和所述第一控制栅241之间还包括一第二自对准硅化物层252，所述第二自对准硅化物可以为金属硅化物；

一第三终端B3，所述第三终端B3与所述第二控制栅242电连接；较佳的，在所述第三终端B3和所述第二控制栅242之间还包括一第三自对准硅化物层253，例如金属硅化物；

一第四终端B4，所述第四终端B4与所述基底20电连接；较佳的，在所述第四终端B4和所述基底20之间还包括一第四自对准硅化物层254，例如金属硅化物；另外，所述基底20中还形成了至少一个离子注入区201，所述第四终端B4位于所述离子注入区201的上方。

此外，在所述半导体测试结构中，还包括所述浮栅22、所述第一控制栅241和第二控制栅242的侧壁上均形成有侧墙绝缘保护层26；还有，在半导体测试结构中，在形成所述第一终端B1、第二终端B2、第三终端B3和第四终端B4的过程中，还会形成多层的层间介质层(图中示意图标注省略)等。这些都是本领域技术人员可以理解的，在此不做赘述。

需要说明的是，本实施例的半导体测试结构的形成方法基本与NVM器件的常规工艺方法一致，只需要在形成所述隔离层23之后，在形成控制栅之前，对所述隔离层23进行光刻和刻蚀工艺，去除将所述浮栅22的第一部分上面的隔离层，将所述浮栅22的第一部分露出来；另外，在沉积完所述控制栅后，对所述控制栅进行光刻和刻蚀工艺，将所述控制栅分为第一控制栅241和第二控制栅242，且将所述浮栅22的第二部分露出来，其他工艺与NVM器件的形成工艺一致；而且，在实际工艺中，所述的第一自对准硅化物层251、第二自对准硅化物层252、第三自对准硅化物层253和第四自对准硅化物层254可通过一步SAB(金属硅化物阻挡层)工艺得到。因所述半导体测试结构的具体形成工艺并不是本实用新型所保护的，而且NVM器件的常规工艺方法也是本领域普通技术人员可以理解的，因此，在此不做赘述。

为了更加清楚的说明本实施例中半导体测试结构的有益效果，现对所述半导体测试结构的具体工作原理进行详细的解释。

将本实施例中的半导体测试结构用于对NVM器件的WAT，具有以下三大功能：

一、能够检测判断所述浮栅22和所述第一控制栅241之间是否存在界面层；

二、能够检测所述浮栅22和所述第二控制栅242之间的隔离层23的厚度；

三、能够准确检测所述浮栅22和所述基底20之间的遂穿氧化物层21的厚度。

具体的，当通过分别电连接所述第一终端B1和第二终端B2，且在所述第一终端B1上施加电压，将所述第二终端B2接地，得到电流-电压(I-V)曲线并计算出其电阻阻值，根据所述电阻阻值就能够判断所述浮栅22和所述第一控制栅241之间是否存在界面层。因为，若所述I-V曲线计算所得的所述电阻阻值体现为所述浮栅22材料、第一控制栅241材料的正常电阻值，则所述浮栅22和所述第一控制栅241之间不存在界面层；若所述I-V曲线计算所得的所述电阻阻值大于所述浮栅22材料、第一控制栅241材料的电阻值范围，则所述浮栅22和所述第一控制栅241之间存在界面层；

当通过分别电连接所述第一终端B1和第三终端B3，且在所述第三终端B3施加电压(-VDD～+VDD)，将所述第一终端B1接地时，可以得到电容-电压(C-V)曲线，便可检测出所述ONO层23的厚度值；

当通过分别电连接所述第一终端B1和第四终端B4，对其施加电压，可以得到电容-电压(C-V)曲线，便可准确的检测出所述遂穿氧化物层21的厚度，通过所述半导体测试结构检测的所述遂穿氧化物层21的厚度不受所述浮栅22与所述第一控制栅241之间是否存在界面层的影响.

综上，本实施例的半导体测试结构具有多功能测试性能，从而提高半导体测试结构的可靠性。

综上，本实用新型提供的半导体测试结构包括位于基底之上的浮栅和第一控制栅，其中所述浮栅包括第一部分以及第二部分，所述第一控制栅位于所述浮栅的第一部分之上，并且露出所述浮栅的第二部分；第一终端与所述浮栅的第二部分电连接；第二终端与所述第一控制栅电连接。这样，通过分别电连接所述第一终端和第二终端，且在所述第一终端上施加电压，将所述第二终端接地，得到电流-电压(I-V)曲线并计算出其电阻阻值，根据所述电阻阻值就能够判断所述浮栅和所述第一控制栅之间是否存在界面层。因为，若所述I-V曲线计算所得的所述电阻阻值体现为所述浮栅材料、第一控制栅材料的正常电阻值，则所述浮栅和所述第一控制栅之间不存在界面层；若所述I-V曲线计算所得的所述电阻阻值大于所述浮栅材料、第一控制栅材料的电阻值范围，则所述浮栅和所述第一控制栅之间存在界面层。

进一步的，所述浮栅还包括第三部分，所述半导体测试结构还包括一位于所述浮栅的第三部分之上的第二控制栅，第三终端与所述第二控制栅电连接，并且，在所述浮栅与所述第二控制栅之间还包括一ONO层。这样，当通过分别电连接所述第一终端和第三终端，且在所述第三终端施加电压(-VDD～+VDD)，将所述第一终端接地，则可以得到电容-电压(C-V)曲线，便可检测出所述ONO层的厚度值。

更进一步的，所述半导体测试结构还包括一与所述基底电连接的第四终端，并且，在所述浮栅与所述基底之间还包括一遂穿氧化物层。这样，通过分别电连接所述第一终端和第四终端，对其施加电压，可以得到电容-电压(C-V)曲线，便可准确的检测出所述遂穿氧化物层的厚度，通过所述半导体测试结构检测的所述遂穿氧化物层的厚度不受所述浮栅与所述第一控制栅之间是否存在界面层的影响，从而提高所述半导体测试结构的可靠性。

显然，在上述实施例中仅为本实用新型的较佳实施例而已，因此，上述实施例并不用以限制本实用新型。本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (15)

1.一种半导体测试结构，其特征在于，包括：

一基底；

一浮栅，所述浮栅位于所述基底之上，所述浮栅包括第一部分以及第二部分；

一第一控制栅，所述第一控制栅位于所述浮栅的第一部分之上，并且露出所述浮栅的第二部分；

一第一终端，所述第一终端与所述浮栅的第二部分电连接；

一第二终端，所述第二终端与所述第一控制栅电连接。

2.如权利要求1所述的半导体测试结构，其特征在于，所述第一终端与所述浮栅的第二部分之间还包括一第一自对准硅化物层；和/或所述第二终端与所述第一控制栅之间还包括一第二自对准硅化物层。

3.如权利要求1所述的半导体测试结构，其特征在于，所述浮栅还包括第三部分，所述半导体测试结构还包括：

一第二控制栅，所述第二控制栅位于所述浮栅的第三部分之上；

一第三终端，所述第三终端与所述第二控制栅电连接。

4.如权利要求3所述的半导体测试结构，其特征在于，所述浮栅的第二部分在所述浮栅的第一部分和第三部分的中间，所述浮栅的第一部分和第三部分分别位于所述浮栅的两端。

5.如权利要求3所述的半导体测试结构，其特征在于，所述第三终端与所述第二控制栅之间还包括一第三自对准硅化物层。

6.如权利要求3所述的半导体测试结构，其特征在于，在所述浮栅的第三部分与所述第二控制栅之间还包括一隔离层。

7.如权利要求6所述的半导体测试结构，其特征在于，所述隔离层为ONO层。

8.如权利要求3所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：一第四终端，所述第四终端与所述基底电连接。

9.如权利要求8所述的半导体测试结构，其特征在于，所述第四终端与所述基底之间还包括一第四自对准硅化物层。

10.如权利要求8或9所述的半导体测试结构，其特征在于，所述基底中还包括一离子注入区。

11.如权利要求10所述的半导体测试结构，其特征在于，所述第四终端位于所述离子注入区之上。

12.如权利要求3至9任意一项所述的半导体测试结构，其特征在于，所述浮栅、所述第一控制栅和第二控制栅的侧壁上均形成有侧墙绝缘保护层。

13.如权利要求1至9任意一项所述的半导体测试结构，其特征在于，在所述浮栅与所述基底之间还包括一遂穿氧化物层。

14.如权利要求1至9任意一项所述的半导体测试结构，其特征在于，所述半导体测试结构还包括至少一个位于所述基底中的浅隔离沟槽结构。

15.如权利要求14所述的半导体测试结构，其特征在于，所述浮栅位于两个所述浅隔离沟槽结构之间的基底的上面。