CN106206572A - 包括电感器的射频集成电路及其制造方法 - Google Patents

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Abstract

一种射频集成电路(RFIC)包括：衬底；N型深阱区域，其设置在衬底的上部区域中，并且具有与衬底的顶表面共面的顶表面；电感器，其设置在N型深阱区域之上；以及绝缘层，其设置在电感器与N型深阱区域之间，其中电感器通过绝缘层与N型深阱区域电绝缘。

Description

包括电感器的射频集成电路及其制造方法
相关申请的交叉引用
本申请要求2014年11月17日向韩国知识产权局提交的韩国专利申请号10-2014-0160278的优先权，其全部内容通过引用并入本文中。
技术领域
本公开内容的各种实施例涉及射频集成电路，更具体而言，涉及包括电感器的射频集成电路以及其制造方法。
背景技术
随着移动通信系统的发展，利用互补金属氧化物半导体(CMOS)工艺技术所实现的射频集成电路(RFIC)在需求上渐增。RFIC的性能已经随着CMOS工艺技术的发展而持续地改善以提供高性能的MOS晶体管。然而，在只利用高性能的MOS晶体管来改善RFIC的所有功能上可能会有某些限制。这是由于每个RFIC都被配置成包括无源元件，诸如在模拟电路中所采用的芯片上电感器。
形成在硅衬底上的芯片上电感器的特性可能会受到硅衬底的寄生元件的影响。于是，在只利用工艺技术来改善芯片上电感器的特性上可能会有所限制。近来，已经提出各种方式来改善芯片上电感器的特性。用于改善芯片上电感器的特性的各种方式中的一种是提高硅衬底的电阻率。然而，若硅衬底的电阻率增加，则可能会难以用CMOS工艺技术来优化阱区域以及源极/漏极区域的杂质浓度轮廓、以及隔离层的结构的轮廓。
发明内容
各种实施例针对包括电感器的RFIC以及其制造方法。
根据一个实施例，一种RFIC包括：衬底；N型深阱区域，其设置在衬底的上部区域中，并且具有与衬底的顶表面共面的顶表面；电感器，其设置在N型深阱区域之上；以及绝缘层，其设置在电感器与N型深阱区域之间，其中电感器通过绝缘层与N型深阱区域电绝缘。
根据另一个实施例，一种RFIC包括：衬底，其具有第一区域以及第二区域；第一N型深阱区域以及第二N型深阱区域，分别设置在衬底的第一区域以及第二区域中；有源元件，其设置在第一N型深阱区域中；以及电感器，其设置在第二N型深阱区域之上，其中电感器通过设置在电感器与第二N型深阱区域之间的绝缘层而与第二N型深阱区域电绝缘。
根据另一个实施例，一种制造RFIC的方法包括：分别在衬底的第一区域以及第二区域中形成第一N型深阱区域以及第二N型深阱区域；在第一N型深阱区域中形成P型阱区域；在P型阱区域中形成N型阱区域；在P型阱区域中形成NMOS晶体管；在N型阱区域中形成PMOS晶体管；在第二N型深阱区域之上形成电感器；以及在电感器与第二N型深阱区域之间形成绝缘层，其中电感器通过绝缘层与第二N型深阱区域电绝缘。
根据另一个实施例，一种制造RFIC的方法包括：分别在衬底的第一区域以及第二区域中形成第一N型深阱区域以及第二N型深阱区域；在第一N型深阱区域中形成N型阱区域；在N型阱区域中形成P型阱区域，其中P型阱区域的底表面直接接触第一N型深阱区域；在P型阱区域中形成NMOS晶体管；在第二N型深阱区域之上形成电感器；以及在电感器与第二N型深阱区域之间形成绝缘层，其中电感器通过绝缘层与第二N型深阱区域电绝缘。
附图说明
在考虑附图以及所附详细说明的情况下，本公开内容的实施例将会变得更明显，其中：
图1是说明根据一个实施例的RFIC的截面图；
图2是图1中所示的RFIC的平面图；
图3是说明根据另一个实施例的RFIC的截面图；
图4是说明根据又一个实施例的RFIC的截面图；
图5、图6及图7是说明制造图3中所示的RFIC的方法的截面图；以及
图8、图9、图10、图11及图12是说明制造图4中所示的RFIC的方法的截面图。
具体实施方式
将理解的是，尽管在本文中可能使用第一、第二、第三等等的术语来描述各种元件，但是这些元件不应该受限于这些术语。这些术语只是用来区别一个元件与另一个元件。因此，在不脱离本公开内容的教导的情况下，某些实施例中的第一元件可在其它实施例中被称为第二元件。
同样将理解的是，当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“下”、“之下”或是“下面”时，其可以直接接触所述另一个元件、或是至少一个介于中间的元件可以存在于两者之间。于是，在本文中所用的诸如“上”、“之上”、“上面”、“下”、“之下”、“下面”等的术语只是为了描述特定实施例的目的而已，因而并不意在限制本公开内容的范围。
进一步将理解的是，当一个元件被称为“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至另一个元件、或是可以存在介于中间的元件。
图1是说明根据一个实施例的RFIC 100的截面图，图2是图1中所示的RFIC 100的平面图。图1对应于沿着图2的线I-I’所截取的截面图。参照图1及图2，RFIC 100可以包括设置在衬底110上的电感器的组件140、151及152。衬底110可以是P型硅衬底。尽管未在图1及图2中显示，但是可在衬底110的其它区域上设置模拟电路中所采用的诸如电阻器或电容器的无源元件和/或CMOS电路中所采用的诸如MOS晶体管的有源元件。
N型深阱区域(DNW)120可设置在衬底110的上部区域中。即，衬底110可以包围N型深阱区域(DNW)120的侧壁以及底表面，并且只有N型深阱区域(DNW)120的顶表面可以在衬底110的顶表面露出。N型深阱区域(DNW)120可以是与作用为MOS晶体管的沟道本体区域的阱区域不同的阱区域。N型深阱区域(DNW)120可以比其它阱区域更深，以降低在RFIC 100中的不期望的干扰及噪声。没有杂质扩散区域设置在N型深阱区域(DNW)120中。N型深阱区域(DNW)120的顶表面可以与衬底110的顶表面共面，即，齐平。在某些实施例中，可以在特定能量级下执行用于形成N型深阱区域(DNW)120的离子注入工艺，所述特定能量级带来在衬底110中设定例如约1.2微米到约1.7微米的投射范围(RP)。在此情形中，即使N型深阱区域(DNW)120的结深度因为后续的驱入(drive-in)工艺、即后续的扩散工艺而改变，当在后续的驱入工艺之后测量时，N型深阱区域(DNW)120仍然可以通常保持至少约1.5微米到约2微米的结深度。在某些实施例中，可以通过以约1×1013原子/cm2的剂量将杂质注入衬底110来形成N型深阱区域(DNW)120。
绝缘层130可设置在N型深阱区域(DNW)120以及衬底110上。在某些实施例中，绝缘层130可包括氧化硅层。作为电感器的组件中的一个的下部导电层140可设置在绝缘层130中。下部导电层140可埋入在绝缘层130中。
作为电感器的组件的第一上部导电层151以及第二上部导电层152可设置在绝缘层130上。下部导电层140、第一上部导电层151、以及第二上部导电层152可以构成电感器。第一上部导电层151可以经由设置在绝缘层130中的第一通孔(via)161来电连接至下部导电层140的一个端部。第二上部导电层152可以经由设置在绝缘层130中的第二通孔162来电连接至下部导电层140的另一个端部。因此，第一上部导电层151及第二上部导电层152可以经由第一通孔161、下部导电层140、以及第二通孔162来彼此电连接。
如在图2中所示，当从上方观察时，连接至第一通孔161的第一上部导电层151可以具有螺旋的形状。当从上方观察时，第一上部导电层151可以具有八边形的标准电感器结构。可替选地，第一上部导电层151可以具有圆形条带环形状、矩形条带环形状、或是六边形条带环形状。
在某些实施例中，第一上部导电层151可包括图案化接地屏蔽(patterned groundshield，PGS)设计，其抑制在具有约1Ω·cm到约3Ω·cm的低电阻率的一般硅衬底中所产生的涡电流。在某些其它实施例中，第一上部导电层151可被配置为具有层叠的电感器结构，以在有限的面积中获得最大的电感值，或是可被配置为具有多层的电感器结构，其包括平行设置的两个或更多个金属层以增加其有效厚度。
如在图1及图2中所示，绝缘层130中的下部导电层140可以将第一上部导电层151电连接至第二上部导电层152。包括下部导电层140以及第一上部导电层151及第二上部导电层152的电感器所占用的面积可以小于N型深阱区域(DNW)120的面积。换言之，当从上方观察时，整个电感器都可设置在N型深阱区域(DNW)120中。
电感器的品质(Q)因子可以通过以下的式1来表示。
Q＝ωL/rs (式1)
其中，“ω”表示角频率，“L”表示电感器的电感值，“rs”由构成电感器的导线的一系列电阻值和集肤效应(skin effect)分量、以及由硅衬底中的损耗分量来确定。硅衬底中的损耗分量可以与由于寄生电容性耦合以及涡电流产生所造成的信号损失有关。如可以从式1看出的，可以通过降低硅衬底中的损耗分量而增高电感器的Q因子。根据一个实施例，电感器可设置在对应于高电阻区域的N型深阱区域(DNW)120上，由此降低硅衬底中的损耗分量。因此，电感器的Q因子可以增高。
图3是说明根据另一个实施例的RFIC 300的截面图。参照图3，RFIC 300可包括CMOS半导体器件以及电感器300C。CMOS半导体器件以及电感器300C设置在单个衬底310中和/或设置在单个衬底310上。CMOS半导体器件可包括PMOS晶体管300P以及NMOS晶体管300N。CMOS半导体器件可设置在衬底310的第一区域310-1上，并且电感器300C可设置在衬底310的第二区域310-2上。
在某些实施例中，衬底310可以是P型硅衬底。第一N型深阱区域(DNW1)321可设置在衬底310的第一区域310-1的上部区域中。第二N型深阱区域(DNW2)322可设置在衬底310的第二区域310-2的上部区域中。在图3中，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322分别设置在衬底310的第一区域310-1及第二区域310-2中。然而，实施例并不限于此。例如，在某些实施例中，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322可以彼此连接，以构成单个N型深阱区域。
第一N型深阱区域(DNW1)321可以比其它阱区域更深，以抑制在RFIC 300中的不期望的干扰及噪声的产生。第二N型深阱区域(DNW2)322可以在第一N型深阱区域(DNW1)321形成时形成。即，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322可以利用相同的离子注入工艺以及相同的扩散工艺来同时形成。
尽管在第一N型深阱区域(DNW1)321中设置了各种扩散区域、即各种杂质区域以提供CMOS半导体器件，但是在第二N型深阱区域(DNW2)322中并没有设置扩散区域。第二N型深阱区域(DNW2)322的顶表面可以与衬底310的顶表面共面。
在某些实施例中，可以在特定能量级下执行用于形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322的离子注入工艺，所述特定能量级例如适合将衬底310中的投射范围(RP)设定为约1.2微米到约1.7微米。在此情形中，即使第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322的结深度由于后续的驱入工艺、即后续的扩散工艺而变化，当在后续的驱入工艺之后测量时，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322仍然可通常形成为具有至少约1.5微米到约2微米的结深度。
在某些实施例中，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322可以通过以约1×1013原子/cm2的剂量将杂质注入衬底310中来形成。
P型阱区域370可设置在第一N型深阱区域(DNW1)321的上部区域中。P型阱区域370的上部区域的一部分373可以作为NMOS晶体管300N的沟道区域。N型阱区域380可设置在P型阱区域370的上部区域的一部分中。N型阱区域380的上部区域的一部分383可以作为PMOS晶体管300P的沟道区域。N型源极区域371以及N型漏极区域372可设置在P型阱区域370的上部区域中，并且可以通过沟道区域373来彼此分开。栅极绝缘层391N以及栅极电极392N可以顺序地层叠在沟道区域373上。栅极绝缘层391N、栅极电极392N、N型源极区域371、N型漏极区域372、以及沟道区域373可以构成NMOS晶体管300N。
P型源极区域381以及P型漏极区域382可设置在N型阱区域380的上部区域中，并且可以通过沟道区域383来彼此分开。栅极绝缘层391P以及栅极电极392P可以顺序地层叠在沟道区域383上。栅极绝缘层391P、栅极电极392P、P型源极区域381、P型漏极区域382、以及沟道区域383可以构成PMOS晶体管300P。沟槽隔离层315可设置在衬底310的第一区域310-1中，以包围PMOS晶体管300P以及NMOS晶体管300N的边缘。即，PMOS晶体管300P与NMOS晶体管300N可以通过沟槽隔离层315来彼此分开及隔离。
尽管在图中未显示，但是第一N型深阱区域(DNW1)321可以电连接至偏压线。因此，第一N型深阱区域(DNW1)321可以经由偏压线来接收正的高电压。第一N型深阱区域(DNW1)321以及P型阱区域370可以构成第一寄生PN二极管。此外，第一N型深阱区域(DNW1)321以及P型衬底310可以构成第二寄生PN二极管。因此，若正的高电压施加至第一N型深阱区域(DNW1)321，则第一及第二寄生PN二极管两者都被反向偏压以隔离衬底310并且避免在CMOS半导体器件中发生串扰(cross-talk)现象。
绝缘层330可设置在第二区域310-2中的衬底310以及第二N型深阱区域(DNW2)322的顶表面上。在某些实施例中，绝缘层330可包括氧化硅层。作为电感器300C的组件中的一个的下部导电层340可设置在绝缘层330中。下部导电层340可埋入在绝缘层330中。作为电感器300C的组件的第一上部导电层351以及第二上部导电层352可设置在绝缘层330上。第一上部导电层351可以经由设置在绝缘层330中的第一通孔361来电连接至下部导电层340的一个端部。第二上部导电层352可以经由设置在绝缘层330中的第二通孔362来电连接至下部导电层340的另一个端部。因此，第一上部导电层351及第二上部导电层352可以经由第一通孔361、下部导电层340、以及第二通孔362来彼此电连接。
如参考图2所述，当从上方观察时，电感器300C的第一上部导电层351可设置为具有螺旋的形状。在另一个实施例中，当从上方观察时，第一上部导电层351可以具有八边形的标准电感器结构。可替选地，第一上部导电层351可以具有圆形条带环形状、矩形条带环形状、或是六边形条带环形状。
在某些实施例中，第一上部导电层351可包括图案化接地屏蔽(PGS)设计，其抑制在具有约1Ω·cm到约3Ω·cm的低电阻率的一般硅衬底中所产生的涡电流。在某些其它实施例中，第一上部导电层351可被配置为具有层叠的电感器结构以在有限的平面面积中获得最大的电感值，或是可被配置为具有多层的电感器结构，其包括平行设置的两个或更多个金属层以增加其有效厚度。
绝缘层330中的下部导电层340可以将第一上部导电层351电连接至第二上部导电层352。由包括下部导电层340以及第一上部导电层351及第二上部导电层352的电感器300C所占用的面积可以小于由第二N型深阱区域(DNW2)322所占用的面积。即，当从上方观察时，电感器300C的整个部分可设置在第二N型深阱区域(DNW2)322之内。
如参考式1所述，可以通过降低衬底310中的损耗分量而增高电感器300C的Q因子。根据一个实施例，电感器300C可设置在对应于高电阻区域的第二N型深阱区域(DNW2)322上，由此降低衬底310中的损耗分量。因此，电感器300C的Q因子可以增高。图3说明PMOS晶体管300P以及NMOS晶体管300N两者都设置在衬底310的第一区域310-1上的例子。然而，本公开内容并不限于此。例如，在某些实施例中，只有PMOS晶体管300P可设置在衬底310的第一区域310-1上，或是只有NMOS晶体管300N可设置在衬底310的第一区域310-1上。若只有NMOS晶体管300N设置在衬底310的第一区域310-1上，则可以从P型阱区域370省略N型阱区域380。
图4是说明根据又一个实施例的RFIC 400的截面图。参照图4，RFIC 400可包括NMOS晶体管400N以及电感器400C，其设置在单个衬底410中和/或设置在单个衬底410上。NMOS晶体管400N可设置在衬底410的第一区域410-1上，并且电感器400C可设置在衬底410的第二区域410-2上。在某些实施例中，衬底410可以是P型硅衬底。第一N型深阱区域(DNW1)421可设置在衬底410的第一区域410-1的上部区域中。第二N型深阱区域(DNW2)422可设置在衬底410的第二区域410-2的上部区域中。尽管图4说明第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422分别设置在衬底410的第一区域410-1及第二区域410-2中的例子，但是本公开内容并不限于此。例如，在某些实施例中，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422可以彼此连接以构成单个N型深阱区域。
第一N型深阱区域(DNW1)421可以比其它阱区域更深，以抑制在RFIC 400中的不期望的干扰及噪声的产生。第二N型深阱区域(DNW2)422可以在第一N型深阱区域(DNW1)421形成时形成。即，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422可以利用相同的离子注入工艺以及相同的扩散工艺来形成。
尽管在第一N型深阱区域(DNW1)421中设置了各种扩散区域、即各种杂质区域以提供NMOS晶体管400N，但是在第二N型深阱区域(DNW2)422中并没有设置扩散区域。第二N型深阱区域(DNW2)422的顶表面可以与衬底410的顶表面共面。在某些实施例中，可以利用特定能量级来执行用于形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422的离子注入工艺，所述能量级足以将投射范围(RP)设定在衬底410内约1.2微米到约1.7微米。在此情形中，即使第一N型深阱区及第二N型深阱区域(DNW1及DNW2)421及422的结深度由于后续的驱入工艺、即后续的扩散工艺而改变，当在后续的驱入工艺之后测量时，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422仍然可通常形成为具有至少约1.5微米到约2微米的结深度。在某些实施例中，可以通过将杂质注入衬底410至约1×1013原子/cm2的剂量来形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422。
N型阱区域425可设置在第一N型深阱区域(DNW1)421的上部区域中。P型阱区域470可设置在N型阱区域425中。P型阱区域470的底表面可以接触第一N型深阱区域(DNW1)421。P型阱区域470的侧壁可以由N型阱区域425完全地或部分地包围。P型阱区域470的上部区域的一部分473可以作为NMOS晶体管400N的沟道区域。N型源极区域471以及N型漏极区域472可设置在P型阱区域470的上部区域中，并且可以通过沟道区域473来彼此分开。栅极绝缘层491N以及栅极电极492N可以顺序地层叠在沟道区域473上。栅极绝缘层491N、栅极电极492N、N型源极区域471、N型漏极区域472、以及沟道区域473可以构成NMOS晶体管400N。
N型阱接触区域427可设置在N型阱区域425的上部区域中。偏压电压可以经由接触(未显示)而施加至N型阱接触区域427，并且所述偏压电压可以经由N型阱区域425而被传送至第一N型深阱区域(DNW1)421。P型阱接触区域474可设置在P型阱区域470的上部区域中。
P型阱接触区域474可以经由接触(未显示)来接收偏压电压，并且施加至P型阱接触区域474的所述偏压电压可被传送至P型阱区域470。沟槽隔离层415可设置在衬底410的第一区域410-1中，以包围NMOS晶体管400N的边缘并且限定N型阱接触区域427以及P型阱接触区域474。
第一N型深阱区域(DNW1)421以及P型阱区域470可以构成第一寄生PN二极管。此外，第一N型深阱区域(DNW1)421以及P型衬底410可以构成第二寄生PN二极管。因此，若正的高电压施加至第一N型深阱区域(DNW1)421，则第一及第二寄生PN二极管两者都被反向偏压，以将衬底410与NMOS晶体管400N隔离开并且避免在NMOS晶体管400N中发生串扰现象。
绝缘层430可以设置在第二区域410-2中的衬底410以及第二N型深阱区域(DNW2)422的顶表面上。在某些实施例中，绝缘层430可包括氧化硅层。作为电感器400C的组件中的一个的下部导电层440可设置在绝缘层430中。下部导电层440可埋入在绝缘层430中。作用为电感器400C的组件的第一上部导电层451以及第二上部导电层452可设置在绝缘层430上。第一上部导电层451可以经由设置在绝缘层430中的第一通孔461来电连接至下部导电层440的一个端部。第二上部导电层452可以经由设置在绝缘层430中的第二通孔462来电连接至下部导电层440的另一个端部。因此，第一上部导电层451及第二上部导电层452可以经由第一通孔461、下部导电层440、以及第二通孔462来彼此电连接。如参考图2所述，电感器400C的第一上部导电层451可以具有螺旋的形状。当从上方观察时，第一上部导电层451可以具有八边形的标准电感器结构。可替选地，第一上部导电层451可以具有圆形条带环形状、矩形条带环形状、或是六边形条带环形状。
在某些实施例中，第一上部导电层451可包括图案化接地屏蔽(PGS)设计，其抑制在具有约1Ω·cm到约3Ω·cm的低电阻率的一般硅衬底中所产生的涡电流。
在某些其它实施例中，第一上部导电层451可配置成具有层叠的电感器结构，以在给定的面积中获得最大的电感值，或是可配置成具有多层的电感器结构，其包括平行设置的两个或更多个金属层以增加其有效厚度。
绝缘层430中的下部导电层440可以将第一上部导电层451电连接至第二上部导电层452。由包括下部导电层440以及第一上部导电层451及第二上部导电层452的电感器400C所占用的面积可以小于由第二N型深阱区域(DNW2)422所占用的面积。即，在平面图中，电感器400C的整个部分可设置在第二N型深阱区域(DNW2)422的一部分中。
如参考式1所述的，可以通过降低衬底410中的损耗分量来增高电感器400C的Q因子。根据在图4中所示的实施例，电感器400C可设置在对应于高电阻区域的第二N型深阱区域(DNW2)422上，由此降低衬底410中的损耗分量。因此，电感器400C的Q因子可以增高。
尽管图4说明只有NMOS晶体管400N设置在衬底410的第一区域410-1上的例子，但是本公开内容并不限于此。例如，在某些实施例中，只有PMOS晶体管可设置在衬底410的第一区域410-1上，或是NMOS晶体管400N以及PMOS晶体管两者都可设置在衬底410的第一区域410-1上。
图5、图6及图7是说明制造图3中所示的RFIC 300的方法的截面图。参照图5，可在具有第一区域310-1以及第二区域310-2的衬底310中形成沟槽隔离层315。衬底310可以是P型衬底。可形成沟槽隔离层315以限定有源区域。然后，可分别在衬底310的第一区域310-1及第二区域310-2中形成第一N型深阱区域(DNW1)321以及第二N型深阱区域(DNW2)322。
可以利用离子注入工艺以及扩散工艺来形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322。尽管在图中未显示，但是可在衬底310上形成离子注入掩模，并且可以利用所述离子注入掩模来执行用于形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322的离子注入工艺。可以同时形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322以具有大体相同的结深度以及相同的杂质浓度。
在某些实施例中，用于形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322的离子注入工艺可以在约1×1013原子/cm2的剂量执行，并且利用特定能量级来执行，所述特定能量级使得至衬底的投射范围(RP)介于约1.2微米到约1.7微米之间。在此情形中，当从衬底的顶部测量时，当在后续的驱入工艺、即后续的扩散工艺之后测量时，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)321及322可以通常具有至少约1.5微米到约2微米的结深度。
如在图6中所示，然后可在第一N型深阱区域(DNW1)321中形成P型阱区域370。可在P型阱区域370中形成N型阱区域380。可分别在N型阱区域380的一部分上以及P型阱区域370的一部分上形成第一栅极结构以及第二栅极结构。
第一栅极结构可形成为包括顺序层叠的栅极绝缘层391P以及栅极电极392P。第二栅极结构可形成为包括顺序层叠的栅极绝缘层391N以及栅极电极392N。在形成第一栅极结构及第二栅极结构之前或之后，可将第一杂质离子注入N型阱区域380的上部区域中以形成沟道区域(图3的383)并且调整PMOS晶体管300P的阈值电压。可将第二杂质离子注入P型阱区域370的上部区域中，以形成沟道区域(图3的373)并且调整NMOS晶体管300N的阈值电压。
包括栅极绝缘层391P和栅极电极392P的第一栅极结构可形成为与在N型阱区域380中所形成的沟道区域383垂直地重叠。包括栅极绝缘层391N和栅极电极392N的第二栅极结构可形成为与在P型阱区域370中所形成的沟道区域373垂直地重叠。
然后，可以利用第二栅极结构391N+392N作为离子注入掩模而将N型杂质离子注入到P型阱区域370中，以形成N型源极区域371以及N型漏极区域372。此外，可以利用第一栅极结构391P+392P作为离子注入掩模而将P型杂质离子注入到N型阱区域380中，以形成P型源极区域381以及P型漏极区域382。因此，PMOS晶体管300P以及NMOS晶体管300N可形成在衬底310的第一区域310-1中以构成CMOS半导体器件。
如在图7中所示，可在形成在衬底310的第二区域310-2中的第二N型深阱区域(DNW2)322上形成电感器300C。具体地，可形成绝缘层330以覆盖在衬底310的第二区域310-2中所形成的第二N型深阱区域(DNW2)322。在某些实施例中，绝缘层330可以由氧化硅层所形成。
可在绝缘层330中形成下部金属层340。为了形成下部金属层340，可以通过多个工艺步骤来形成绝缘层330。例如，可在第二N型深阱区域(DNW2)322上形成绝缘层330的下部绝缘层，并且可在下部绝缘层的一部分上形成下部金属层340以与第二N型深阱区域(DNW2)322的一部分垂直地重叠。可在下部金属层340以及绝缘层330的下部绝缘层上形成绝缘层330的上部绝缘层。
可在绝缘层330的上部绝缘层中形成第一通孔361以及第二通孔362。可形成第一通孔361以及第二通孔362以贯穿绝缘层330的上部绝缘层。第一通孔361以及第二通孔362可以分别连接至下部金属层340的第一端部及第二端部。
可在绝缘层330的上部绝缘层上形成第一上部金属层351以及第二上部金属层352。第一上部金属层351可被形成为连接至第一通孔361，并且第二上部金属层352可被形成为连接至第二通孔362。下部金属层340、第一通孔361及第二通孔362、以及第一上部金属层351及第二上部金属层352可以构成电感器300C。如参考图2所述的，当从上方观察时，第一上部金属层351可被形成为具有螺旋的形状。
图8、图9、图10、图11及图12是说明制造图4中所示的RFIC 400的方法的截面图。首先，如在图8中所示，可在具有第一区域410-1以及第二区域410-2的衬底410中形成沟槽隔离层415。衬底410可以是P型衬底。沟槽隔离层415可被形成为限定有源区域。然后，可分别在衬底410的第一区域410-1及第二区域410-2中形成第一N型深阱区域(DNW1)421以及第二N型深阱区域(DNW2)422。第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422可以利用离子注入工艺以及扩散工艺来形成。尽管在图中未显示，但是可在衬底410上形成离子注入掩模，并且可以利用离子注入掩模来执行用于形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422的离子注入工艺。
可以同时形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422以具有大体相同的结深度以及相同的杂质浓度。在某些实施例中，用于形成第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422的离子注入工艺可以在约1×1013原子/cm2的剂量执行，并且利用特定能量级来执行，所述能量级足以使得在衬底410中设定介于约1.2微米到约1.7微米的至衬底的投射范围(RP)。
在此情形中，当在后续的驱入工艺、即后续的扩散工艺之后测量时，第一N型深阱区域及第二N型深阱区域(DNW1及DNW2)421及422可以通常具有至少约1.5微米到约2微米的结深度。
如在图9中所示，然后可在第一N型深阱区域(DNW1)421中形成N型阱区域425。N型阱区域425的侧壁以及底表面可以由第一N型深阱区域(DNW1)421所包围。在某些实施例中，N型阱区域425的上部侧壁可被形成为接触沟槽隔离层415的一部分。N型阱区域425可被形成为比第一N型深阱区域(DNW1)421更浅。即，用于形成N型阱区域425的离子注入工艺的投射范围(Rp)可以小于用于形成第一N型深阱区域(DNW1)421的离子注入工艺的投射范围(Rp)。
如在图10中所示，可在N型阱区域425中形成P型阱区域470。P型阱区域470的侧壁可以由N型阱区域425所包围，并且P型阱区域470的底表面可以接触第一N型深阱区域(DNW1)421。
然后，可在P型阱区域470的一部分上形成栅极结构。栅极结构可被形成为包括顺序层叠的栅极绝缘层491N以及栅极电极492N。
如在图11中所示，可以利用栅极电极492N以及沟槽隔离层415作为离子注入掩模而将N型杂质离子注入到第一区域410-1中的某些有源区域内，由此形成N型源极区域471、N型漏极区域472、以及N型阱接触区域427。
N型源极/漏极区域471及472可被形成在P型阱区域470的上部区域中，并且N型阱接触区域427可被形成在N型阱区域425的上部区域中。
此外，可以利用栅极电极以及沟槽隔离层415作为离子注入掩模而将P型杂质离子注入到其它有源区域内，由此形成P型阱接触区域474。P型阱接触区域474可被形成在P型阱区域470的上部区域中，并且与N型源极/漏极区域471及472间隔开。即，P型阱接触区域474可以通过沟槽隔离层415与N型源极/漏极区域471及472分开。因此，NMOS晶体管400N可形成在衬底410的第一区域410-1中。
NMOS晶体管400N可被形成为包括五个端子(未显示)，所述五个端子分别电连接至N型阱接触区域427、P型阱接触区域474、N型源极区域471、N型漏极区域472、以及栅极电极492N。
如在图12中所示，可在形成在衬底410的第二区域410-2中的第二N型深阱区域(DNW2)422上形成电感器400C。具体地，可形成绝缘层430以覆盖在衬底410的第二区域410-2中所形成的第二N型深阱区域(DNW2)422。在某些实施例中，绝缘层430可以由氧化硅层所形成。可在绝缘层430中形成下部金属层440。
为了形成下部金属层440，可以通过多个工艺步骤来形成绝缘层430。例如，可在第二N型深阱区域(DNW2)422上形成绝缘层430的下部绝缘层，并且可在绝缘层430的下部绝缘层上形成下部金属层440，以与第二N型深阱区域(DNW2)422垂直地重叠。
可在下部金属层440以及绝缘层430的下部绝缘层上形成绝缘层430的上部绝缘层。
可在绝缘层430的上部绝缘层中形成第一通孔461以及第二通孔462。第一通孔461以及第二通孔462可被形成为贯穿绝缘层430的上部绝缘层。第一通孔461以及第二通孔462可被形成为分别连接至下部金属层440的第一端部及第二端部。
可在绝缘层430的上部绝缘层上形成第一上部金属层451以及第二上部金属层452。第一上部金属层451可被形成为连接至第一通孔461，并且第二上部金属层452可被形成为连接至第二通孔462。下部金属层440、第一通孔461及第二通孔462、以及第一上部金属层451及第二上部金属层452组合起来可以构成电感器400C。如参考图2所述的，当从上方观察时，第一上部金属层451可被形成以具有螺旋的形状。
根据实施例，电感器可被形成在具有高电阻特性的N型深阱区域之上。因此，电感器的Q因子可以增高。
本公开内容的实施例用于举例说明的目的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种射频集成电路，包括：
衬底；
N型深阱区域，设置在所述衬底的上部区域中，并且具有与所述衬底的顶表面共面的顶表面；
电感器，设置在所述N型深阱区域之上；以及
绝缘层，设置在所述电感器与所述N型深阱区域之间，
其中，所述电感器通过所述绝缘层而与所述N型深阱区域电绝缘。
技术方案2.如技术方案1所述的射频集成电路，其中所述电感器包括：
下部金属层，设置在所述绝缘层中；
第一上部金属层，其经由第一通孔来电连接至所述下部金属层的第一端部；以及
第二上部金属层，其经由第二通孔来电连接至所述下部金属层的第二端部。
技术方案3.如技术方案2所述的射频集成电路，其中所述N型深阱区域直接接触所述绝缘层。
技术方案4.如技术方案3所述的射频集成电路，其中所述绝缘层直接接触所述第一上部金属层及所述第二上部金属层。
技术方案5.如技术方案1所述的射频集成电路，其中当从所述N型深阱区域的顶端测量时，所述N型深阱区域具有约1.5微米到约2微米的结深度。
技术方案6.如技术方案1所述的射频集成电路，其中所述整个电感器与所述N型深阱区域的一部分重叠。
技术方案7.一种射频集成电路，包括：
衬底，具有第一区域以及第二区域；
第一N型深阱区域以及第二N型深阱区域，分别设置在所述衬底的第一区域以及第二区域中；
有源元件，设置在所述第一N型深阱区域中；以及
电感器，设置在所述第二N型深阱区域之上，
其中所述电感器通过设置在所述电感器与所述第二N型深阱区域之间的绝缘层而与所述第二N型深阱区域电绝缘。
技术方案8.如技术方案7所述的射频集成电路，其中所述第二N型深阱区域的顶表面与所述衬底的所述第二区域的顶表面共面。
技术方案9.如技术方案8所述的射频集成电路，其中所述电感器包括：
下部金属层，设置在所述绝缘层中；
第一上部金属层，其经由第一通孔电连接至所述下部金属层的第一端部；以及
第二上部金属层，其经由第二通孔电连接至所述下部金属层的第二端部。
技术方案10.如技术方案9所述的射频集成电路，其中所述第二N型深阱区域直接接触所述绝缘层。
技术方案11.如技术方案10所述的射频集成电路，其中所述绝缘层直接接触所述第一上部金属层及所述第二上部金属层。
技术方案12.如技术方案7所述的射频集成电路，其中所述整个电感器与所述第二N型深阱区域的一部分重叠。
技术方案13.如技术方案7所述的射频集成电路，其中所述第一N型深阱区域及所述第二N型深阱区域具有大体相同的结深度。
技术方案14.如技术方案13所述的射频集成电路，其中所述结深度形成在所述衬底中，并且形成为当从所述衬底的顶表面测量时约1.5微米到约2.0微米的深度。
技术方案15.如技术方案13所述的射频集成电路，其中所述有源元件包括：
P型阱区域，设置在所述第一N型深阱区域中；
N型阱区域，设置在所述P型阱区域中；以及
PMOS晶体管，设置在所述N型阱区域中。
技术方案16.如技术方案13所述的射频集成电路，其中所述有源元件包括：
P型阱区域，设置在所述第一N型深阱区域中；以及
NMOS晶体管，设置在所述P型阱区域中。
技术方案17.如技术方案13所述的射频集成电路，其中所述有源元件包括：
P型阱区域，设置在所述第一N型深阱区域中；
N型阱区域，设置在所述P型阱区域中；
PMOS晶体管，设置在所述N型阱区域中；以及
NMOS晶体管，设置在所述P型阱区域中，
其中所述PMOS晶体管以及所述NMOS晶体管横向地设置并且彼此间隔开。
技术方案18.如技术方案13所述的射频集成电路，其中所述半导体器件包括：
P型阱区域，设置在所述第一N型深阱区域中；
N型阱区域，设置在所述第一N型深阱区域中并且包围所述P型阱区域的侧壁；以及
NMOS晶体管，设置在所述P型阱区域中。

Claims (10)

1.一种射频集成电路，包括：
衬底；
N型深阱区域，设置在所述衬底的上部区域中，并且具有与所述衬底的顶表面共面的顶表面；
电感器，设置在所述N型深阱区域之上；以及
绝缘层，设置在所述电感器与所述N型深阱区域之间，
其中，所述电感器通过所述绝缘层而与所述N型深阱区域电绝缘。
2.如权利要求1所述的射频集成电路，其中所述电感器包括：
下部金属层，设置在所述绝缘层中；
第一上部金属层，其经由第一通孔来电连接至所述下部金属层的第一端部；以及
第二上部金属层，其经由第二通孔来电连接至所述下部金属层的第二端部。
3.如权利要求2所述的射频集成电路，其中所述N型深阱区域直接接触所述绝缘层。
4.如权利要求3所述的射频集成电路，其中所述绝缘层直接接触所述第一上部金属层及所述第二上部金属层。
5.如权利要求1所述的射频集成电路，其中当从所述N型深阱区域的顶端测量时，所述N型深阱区域具有约1.5微米到约2微米的结深度。
6.如权利要求1所述的射频集成电路，其中所述整个电感器与所述N型深阱区域的一部分重叠。
7.一种射频集成电路，包括：
衬底，具有第一区域以及第二区域；
第一N型深阱区域以及第二N型深阱区域，分别设置在所述衬底的第一区域以及第二区域中；
有源元件，设置在所述第一N型深阱区域中；以及
电感器，设置在所述第二N型深阱区域之上，
其中所述电感器通过设置在所述电感器与所述第二N型深阱区域之间的绝缘层而与所述第二N型深阱区域电绝缘。
8.如权利要求7所述的射频集成电路，其中所述第二N型深阱区域的顶表面与所述衬底的所述第二区域的顶表面共面。
9.如权利要求8所述的射频集成电路，其中所述电感器包括：
下部金属层，设置在所述绝缘层中；
第一上部金属层，其经由第一通孔电连接至所述下部金属层的第一端部；以及
第二上部金属层，其经由第二通孔电连接至所述下部金属层的第二端部。
10.如权利要求9所述的射频集成电路，其中所述第二N型深阱区域直接接触所述绝缘层。
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