CN203950810U - 基于6英寸硅片工艺的静电防护功率mos器件 - Google Patents
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Abstract
基于6英寸硅片工艺的静电防护功率MOS器件，包括硅片本体和硅片本体上的栅极，栅极与硅片本体之间具有绝缘层，位于绝缘层下方两侧的源极和漏极，及位于源极和漏极周围及下方的外延层，靠近源极的漏极外侧及漏极下方设置有漂移区，所述漂移区掺杂浓度低于漏极，所述漂移区上方未覆盖有栅极，所述漏极靠近栅极一端设置有覆盖在漏极表面的硅化金属层。本实用新型通过在漏极部分或全部覆盖硅化金属层，减小漏极表面的电阻率，增大了栅极到漏极的电容，在作为静电防护器件时有利于MOS管的导通，同时由于漏极接触电阻减小，泄放静电的能力进一步得到增强。
Description
技术领域
本实用新型属于半导体制造领域，涉及一种基于6英寸硅片工艺的静电防护功率MOS器件。
背景技术
随着超大规模集成电路工艺技术的不断提高,目前CMOS集成电路已经进入了超深亚微米阶段,MOS器件的尺寸不断缩小,栅氧化层厚度越来越薄,其栅耐压能力显著下降,集成电路失效的产品中有大约三分之一是由于 ESD 问题所引起的.因此CMOS 集成电路的静电放电 ( Electro Static Discharge，ESD)问题是半导体设计和制造工艺中无法回避的重要问题。
现有的在芯片引脚处的静电防护电路通常采用功率器件，例如二极管、三极管、CMOS及SCR器件组成，其中采用CMOS或三极管的典型实施方式如图1所示，P或NMOS管的栅极、源极和衬底连接在一起与静电泄放线，通常是集成电路芯片中最主要使用的电源线或地线连接，漏极与被防护的引脚连接，当静电来临时，由于静电脉冲通常是高频高压脉冲，通过MOS管栅极和漏极之间的寄生电容CGD，高压脉冲耦合到MOS管栅极，使MOS管栅电压发生变化，MOS管导通，从而将静电从漏端泄放到源端。
对于高压工艺中的DMOS，由于需要采用漂移区设计以增大源漏之间的耐压，使栅极的多晶硅引线距离漏极距离增加，寄生电容CGD电容值很小，在上述静电防护过程中，漏极ESD电压难以耦合到栅极，静电防护效果变差。
实用新型内容
为克服现有技术中高压DMOS管由于漂移区导致栅漏间电容CGD大幅减小，不利于静电防护的技术缺陷，本实用新型公开了一种基于6英寸硅片工艺的静电防护功率MOS器件。
本实用新型所述基于6英寸硅片工艺的静电防护功率MOS器件，包括硅片本体和硅片本体上的栅极，栅极与硅片本体之间具有绝缘层，位于绝缘层下方两侧的源极和漏极，及位于源极和漏极周围及下方的外延层，靠近源极的漏极外侧及漏极下方设置有漂移区，所述漂移区掺杂浓度低于漏极，所述漂移区上方未覆盖有栅极，所述漏极靠近栅极一端设置有覆盖在漏极表面的硅化金属层。
具体的，所述硅化金属层为硅化钨。
优选的，所述硅化金属层覆盖漏极全部表面。
具体的，所述硅化金属层的覆盖长度在漏极长度的二分之一至三分之二之间。
优选的，所述硅化金属层上设置有金属连接孔。
优选的，所述外延层上设置有衬底保护环，所述衬底保护环的掺杂类型与外延层相同，所述衬底保护环包围源极和漏极。
具体的，所述栅极为多晶硅，所述绝缘层为二氧化硅。
采用本实用新型所述的基于6英寸硅片工艺的静电防护功率MOS器件，通过在漏极部分或全部覆盖硅化金属层，减小漏极表面的电阻率，增大了栅极到漏极的电容，在作为静电防护器件时有利于MOS管的导通，同时由于漏极接触电阻减小，泄放静电的能力进一步得到增强。
附图说明
图1为利用MOS管作为静电防护电路时的典型应用示意图；
图2为本实用新型一种具体实施方式结构示意图；
图中附图标记名称为：1-漏极，2-源极，3-漂移区，4-外延层，5-衬底保护环，6-栅极，7-绝缘层，8-硅化金属层，CGD-栅漏电容。
具体实施方式
下面结合附图，对本实用新型的具体实施方式作进一步的详细说明。
本实用新型所述基于6英寸硅片工艺的静电防护功率MOS器件，包括硅片本体和硅片本体上的栅极6，栅极与硅片本体之间具有绝缘层，位于绝缘层下方两侧的源极和漏极，及位于源极和漏极周围及下方的外延层，靠近源极的漏极外侧及漏极下方设置有漂移区3，所述漂移区掺杂浓度低于漏极1，所述漂移区上方未覆盖有栅极，所述漏极靠近栅极一端设置有覆盖在漏极表面的硅化金属层8。
如图1所示，位于上方的多晶硅作为栅极，栅极下方有绝缘层7，即俗称的栅氧，通常是二氧化硅，DMOS的漏极1与源极2之间的外延层4作为衬底，在漏极右侧靠近源极及 漏极下方设置有漂移区，漂移区上方没有栅极及绝缘层覆盖，在栅源电压大于MOS管的阈值电压时，漂移区的掺杂浓度由于较低，不能形成沟道，从而形成高阻带，承受高压。
由于漂移区的存在，使得DMOS的栅极到漏极间距相对常规低压MOS管的增大，使栅极到漏极间的寄生电容CGD大幅减小，虽然CGD的减小有利于防止漏极高频杂波信号耦合到栅极，避免MOS管误开启，但在作为ESD静电防护器件时，不利于MOS管的开启。
在漏极表面通过淀积或其他方式生成硅化金属层，例如硅化钨等，由于硅化金属的电阻率极低，在10E-7欧/米，相对原有的掺杂半导体表面，改善了漏极表面电场分布，提高了栅极到漏极之间的寄生电容CGD，从而在图1所示的电路中，漏极高频静电可以经过CGD耦合到栅极，加快MOS管导通。
为尽量减少成本，可以将硅化金属层覆盖全部漏极表面，从而可以使用漏极的掩模版作为硅化金属的淀积掩模板，也可以单独设置掩模板，通过调节硅化金属的覆盖长度，调节寄生电容，寄生电容过大，如前所述可能导致MOS管的误开启，通常的优选设计为将硅化金属层的覆盖长度设置在漏极长度的二分之一至三分之二之间。
由于金属与硅化金属层的连接效果通常更好，在为漏极做金属连接孔时，优选直接在硅化金属层8上设置金属连接孔，从而进一步减少漏端部分的连接电阻。
为进一步增强作为静电防护器件时的静电泄放能力，所述外延层上设置有衬底保护环，所述衬底保护环5的掺杂类型与外延层4相同，所述衬底保护环包围源极2和漏极1，衬底保护环与静电泄放线连接，衬底保护环的设置大幅增大了静电泄放电流的导通路径，环绕源极和漏极的设置提高了泄放电流的分布均匀性，避免静电电流集中于一处释放，造成该处电流过大，烧毁金属连接线或金属接触孔。
前文所述的为本实用新型的各个优选实施例，各个优选实施例中的优选实施方式如果不是明显自相矛盾或以某一优选实施方式为前提，各个优选实施方式都可以任意叠加组合使用，所述实施例以及实施例中的具体参数仅是为了清楚表述实用新型人的实用新型验证过程，并非用以限制本实用新型的专利保护范围，本实用新型的专利保护范围仍然以其权利要求书为准，凡是运用本实用新型的说明书及附图内容所作的等同结构变化，同理均应包含在本实用新型的保护范围内。
Claims (7)
1.基于6英寸硅片工艺的静电防护功率MOS器件，包括硅片本体和硅片本体上的栅极（6），栅极与硅片本体之间具有绝缘层（7），位于绝缘层下方两侧的源极（2）和漏极（1），及位于源极（2）和漏极（1）周围及下方的外延层（4），其特征在于，靠近源极的漏极外侧及漏极下方设置有漂移区（3），所述漂移区掺杂浓度低于漏极，所述漂移区上方未覆盖有栅极，所述漏极靠近栅极一端设置有覆盖在漏极表面的硅化金属层（8）。
2. 如权利要求1所述的基于6英寸硅片工艺的静电防护功率MOS器件，其特征在于，所述硅化金属层（8）为硅化钨。
3. 如权利要求1所述的基于6英寸硅片工艺的静电防护功率MOS器件，其特征在于，所述硅化金属层（8）覆盖漏极（1）全部表面。
4. 如权利要求1所述的基于6英寸硅片工艺的静电防护功率MOS器件，其特征在于，所述硅化金属层的覆盖长度在漏极长度的二分之一至三分之二之间。
5. 如权利要求1所述的基于6英寸硅片工艺的静电防护功率MOS器件，其特征在于，所述硅化金属层上设置有金属连接孔。
6. 如权利要求1所述的基于6英寸硅片工艺的静电防护功率MOS器件，其特征在于，所述外延层（4）上设置有衬底保护环（5），所述衬底保护环的掺杂类型与外延层相同，所述衬底保护环（5）包围源极（2）和漏极（1）。
7. 如权利要求1所述的基于6英寸硅片工艺的静电防护功率MOS器件，其特征在于，所述栅极为多晶硅，所述绝缘层为二氧化硅。
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| CN201420348654.9U CN203950810U (zh) | 2014-06-27 | 2014-06-27 | 基于6英寸硅片工艺的静电防护功率mos器件 |
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Publications (1)
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| CN201420348654.9U Active CN203950810U (zh) | 2014-06-27 | 2014-06-27 | 基于6英寸硅片工艺的静电防护功率mos器件 |
Country Status (1)
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2014
- 2014-06-27 CN CN201420348654.9U patent/CN203950810U/zh active Active
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