CN105390491B - 一种具有源端内嵌叉指nmos的ldmos‑scr器件 - Google Patents
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Abstract
一种具有源端内嵌叉指NMOS的LDMOS‑SCR器件，可用于提高片上IC的ESD保护可靠性。主要由P衬底、P外延、P阱、N阱、第一N+注入区、第二N+注入区、第一P+注入区、第三N+注入区、第四N+注入区、第二P+注入区、第五N+注入区、若干多晶硅栅、若干薄栅氧化层和若干场氧隔离区构成。该器件一方面由第二P+注入区、第三多晶硅栅、第五N+注入区、N阱、P阱、第一P+注入区、第一N+注入区形成寄生的LDMOS‑SCR电流路径，可增强器件的ESD鲁棒性；另一方面由第一N+注入区、第一多晶硅栅、第一薄栅氧化层、第二N+注入区、第一P+注入区、第三N+注入区、第二多晶硅栅、第二薄栅氧化层和第四N+注入区构成的叉指NMOS和寄生电阻，可形成阻容耦合效应，提高维持电压。
Description
技术领域
本发明属于集成电路的静电放电保护领域，涉及一种ESD保护器件，具体涉及一种具有源端内嵌叉指NMOS的LDMOS-SCR的ESD保护器件，可用于提高片上IC的ESD保护的可靠性。
背景技术
ESD(electrostatic discharge)是影响当今IC可靠性的重要因素之一。ESD对IC造成的电路功能紊乱或栅氧击穿损坏已引起业内人员的广泛关注。ESD在IC中造成的损坏现象主要表现在以下几个方面：在半导体器件中因ESD造成介质击穿，导致氧化物薄膜发生破裂；在IC中因EOS(electrical overstress)或ESD引起内部电路局部过热，导致金属导线熔化；在ESD防护器件中，因寄生的PNPN结构电压钳制能力低，导致IC产生闩锁效应；或者因ESD使IC内部的器件结构存在隐性缺陷，IC虽不立即失效但会引起断续的故障以及长期可靠性问题，所以这种损伤非常微弱，不易发现，有潜在损伤的风险。IC工业因ESD导致的国民经济损失是一个非常严重的问题。
近年来，因为LDMOS器件具有结构简单、耐高压、工艺成本低等特点，常用作高压ESD保护器件。然而，实践证明，LDMOS器件的ESD保护性能较差，ESD鲁棒性较弱，达不到国际电工委员会规定的电子产品要求人体模型不低于2000V的静电防护标准(IEC6000-4-2)。SCR因具有较高的ESD电流鲁棒性被认为是ESD保护效率较高的器件之一，但是其维持电压相对较低，难以满足被保护IC对ESD保护器件的诸多要求。与传统的LDMOS器件相比，LDMOS-SCR器件在ESD应力作用下，因具有内部寄生的SCR结构，具有很高的电流泄放能力，但维持电压较低，开启速度较慢。本发明提供了一种具有源端内嵌叉指NMOS的LDMOS-SCR器件的ESD防护技术方案，该器件可在SCR路径开启之前，通过增强器件源端的电容耦合效应，一方面提高器件的触发电流，降低器件的触发电压，提高器件的开启速度，增强器件的ESD鲁棒性；另一方面，可在源端内嵌叉指NMOS延长器件的电流导通路径，增大LDMOS-SCR的导通电阻，提高器件维持电压的前提下，因内嵌叉指NMOS的阻容耦合效应，提高了器件内部电流导通均性性，避免削弱器件的ESD鲁棒性。
发明内容
针对现有SCR结构的ESD保护器件普遍存在维持电压过低、抗闩锁能力不足等问题，本发明实例设计了一种具有源端内嵌叉指NMOS的LDMOS-SCR器件，既充分利用了SCR器件强鲁棒性的特点，又利用了器件源端增加的N+注入区、多晶硅栅和薄栅氧化层形成的阻容耦合效应，以提高ESD防护设计方案的维持电压、增强器件的ESD鲁棒性。该设计器件在ESD脉冲作用下，可通过综合权衡及合理控制NMOS的沟道长度及相关版图参数，可得到低触发电压、高维持电压、强ESD鲁棒性的可适用于IC电路的ESD保护器件。
本发明通过以下技术方案实现：
一种具有源端内嵌叉指NMOS的LDMOS-SCR器件，其包括LDMOS-SCR结构的ESD电流泄放路径和源端内嵌叉指NMOS的阻容耦合电流泄放路径，以提高器件的电流导通均匀性和开启速度，增强器件的ESD鲁棒性，提高维持电压，其特征在于：主要由P衬底、P外延、P阱、N阱、第一N+注入区、第二N+注入区、第一P+注入区、第三N+注入区、第四N+注入区、第二P+注入区、第五N+注入区、第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第一多晶硅栅、第二多晶硅栅、第三多晶硅栅、第一薄栅氧化层、第二薄栅氧化层和第三薄栅氧化层构成；
所述P外延在所述P衬底的表面区域；
在所述P外延的表面区域从左到右依次设有所述P阱和所述N阱，所述P阱的左侧边缘与所述P外延的左侧边缘相连，所述P阱的右侧与所述N阱的左侧相连，所述N阱的右侧与所述P外延的右侧边缘相连；
在所述P阱的表面区域从左到右依次设有所述第一场氧隔离区、所述第一N+注入区、所述第一多晶硅栅、所述第一薄栅氧化层、所述第二N+注入区、所述第一P+注入区、所述第三N+注入区、所述第二多晶硅栅、所述第二薄栅氧化层和所述第四N+注入区，所述第一多晶硅栅在所述第一薄栅氧化层的上方，所述第二多晶硅栅在所述第二薄栅氧化层的上方；
所述第一场氧隔离区的左侧与所述P阱的左侧边缘相连，所述第一场氧隔离区的右侧与所述第一N+注入区的左侧相连，所述第一N+注入区的右侧与所述第一薄栅氧化层的左侧相连，所述第一薄栅氧化层的右侧与所述第二N+注入区的左侧相连，所述第二N+注入区的右侧与所述第一P+注入区的左侧相连，所述第一P+注入区的右侧与所述第三N+注入区的左侧相连，所述第三N+注入区的右侧与所述第二薄栅氧化层的左侧相连，所述第二薄栅氧化层的右侧与所述第四N+注入区的左侧相连；
在所述N阱的表面区域从左到右依次设有所述第三场氧隔离区、所述第二P+注入区、所述第二场氧隔离区、所述第五N+注入区和所述第四场氧隔离区；
所述第三多晶硅栅在所述第三薄栅氧化层的上方，所述第三薄栅氧化层横跨在所述P阱和所述N阱的表面部分区域，所述第三薄栅氧化层的左侧与所述第四N+注入区的右侧相连，所述第三薄栅氧化层的右侧与所述第三场氧隔离区的左侧相连；
所述第三场氧隔离区的右侧与所述第二P+注入区的左侧相连，所述第二P+注入区的右侧与所述第二场氧隔离区的左侧相连，所述第二场氧隔离区的右侧与所述第五N+注入区的左侧相连，所述第五N+注入区的右侧与所述第四场氧隔离区的左侧相连，所述第四场氧隔离区的右侧与所述N阱的右侧边缘相连；
所述第一N+注入区与第一金属1相连，所述第一多晶硅栅与第二金属1相连，所述第二N+注入区与第三金属1相连，所述第一P+注入区与第四金属1相连，所述第三N+注入区与第五金属1相连，所述第二多晶硅栅与第六金属1相连，所述第三多晶硅栅与第七金属1相连，所述第二P+注入区与第八金属1相连，所述第五N+注入区与第九金属1相连，所述第二金属1、所述第三金属1、所述第四金属1、所述第五金属1、所述第六金属1和所述第七金属1均与第二金属2相连；
所述第一金属1与第一金属2相连，用作器件的阴极端；
所述第八金属1和所述第九金属1均与第三金属2相连，用作器件的阳极端。
本发明的有益技术效果为：
(1)在本发明实例器件中，设计了由所述第二P+注入区、所述第五N+注入区、所述第三场氧隔离区、所述第三多晶硅栅、所述第三薄栅氧化层、所述第四N+注入区、所述第一P+注入区、所述第一N+注入区、所述N阱和所述P阱构成的一条LDMOS-SCR的ESD电流泄放路径，以提高器件的ESD鲁棒性。
(2)本发明实例器件中，设计了由所述第一N+注入区、所述第二N+注入区、所述第一多晶硅栅、所述第一薄栅氧化层、所述第一P+注入区、所述第三N+注入区、所述第四N+注入区、所述第二多晶硅栅、所述第二薄栅氧化层构成的内嵌叉指NMOS和衬底寄生电阻Rp的阻容耦合电路，以增强器件源端的电容耦合效应，降低LDMOS-SCR器件内部ESD电流泄放路径中的电流密度，提高维持电压。
(3)本发明实例器件内部可形成两条ESD电流路径，当ESD脉冲较小时，电流主要通过路径1；当ESD脉冲增大到一定值时，电流主要通过路径2，随着ESD脉冲不断增大，所述衬底寄生电阻Rp上的电压继续增大，可增强所述阻容耦合效应，提高表面电流导通均匀性，增大器件的ESD电流泄放能力，提高器件的ESD鲁棒性。
附图说明
图1是本发明实例器件的结构剖面图；
图2是本发明实例器件用于ESD保护的金属连接图；
图3是本发明实例器件在ESD脉冲作用下的内部电路等效图；
图4是本发明实例器件在ESD脉冲作用下的电流泄放路径图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明：
本发明实例设计了一种具有源端内嵌叉指NMOS的LDMOS-SCR器件，既利用了LDMOS耐高压的特性，又利用了SCR强ESD电流鲁棒性特点，通过在LDMOS-SCR器件的源端设计内嵌叉指NMOS结构，借助源端衬底寄生电阻，形成阻容耦合效应，以提高器件的电流导通均匀性和开启速度，增强器件的ESD鲁棒性，同时也可以增大器件的维持电压。
如图1所示的本发明实例器件内部结构的剖面图，其主要特征在于：主要由P衬底101、P外延102、P阱103、N阱104、第一N+注入区106、第二N+注入区107、第一P+注入区108、第三N+注入区109、第四N+注入区110、第二P+注入区111、第五N+注入区113、第一场氧隔离区105、第二场氧隔离区112、第三场氧隔离区121、第四场氧隔离区114、第一多晶硅栅116、第二多晶硅栅118、第三多晶硅栅120、第一薄栅氧化层115、第二薄栅氧化层117和第三薄栅氧化层119构成；
所述P外延102在所述P衬底101的表面区域；
在所述P外延102的表面区域从左到右依次设有所述P阱103和所述N阱104，所述P阱103的左侧边缘与所述P外延102的左侧边缘相连，所述P阱103的右侧与所述N阱104的左侧相连，所述N阱104的右侧与所述P外延102的右侧边缘相连；
在所述P阱103的表面区域从左到右依次设有所述第一场氧隔离区105、所述第一N+注入区106、所述第一多晶硅栅116、所述第一薄栅氧化层115、所述第二N+注入区107、所述第一P+注入区108、所述第三N+注入区109、所述第二多晶硅栅118、所述第二薄栅氧化层117和所述第四N+注入区110，所述第一多晶硅栅116在所述第一薄栅氧化层115的上方，所述第二多晶硅栅118在所述第二薄栅氧化层117的上方；
所述第一场氧隔离区105的左侧与所述P阱103的左侧边缘相连，所述第一场氧隔离区105的右侧与所述第一N+注入区106的左侧相连，所述第一N+注入区106的右侧与所述第一薄栅氧化层115的左侧相连，所述第一薄栅氧化层115的右侧与所述第二N+注入区107的左侧相连，所述第二N+注入区107的右侧与所述第一P+注入区108的左侧相连，所述第一P+注入区108的右侧与所述第三N+注入区109的左侧相连，所述第三N+注入区109的右侧与所述第二薄栅氧化层117的左侧相连，所述第二薄栅氧化层117的右侧与所述第四N+注入区110的左侧相连；
在所述N阱104的表面区域从左到右依次设有所述第三场氧隔离区121、所述第二P+注入区111、所述第二场氧隔离区112、所述第五N+注入区113和所述第四场氧隔离区114；
所述第三多晶硅栅120在所述第三薄栅氧化层119的上方，所述第三薄栅氧化层119横跨在所述P阱103和所述N阱104的表面部分区域，所述第三薄栅氧化层119的左侧与所述第四N+注入区110的右侧相连，所述第三薄栅氧化层119的右侧与所述第三场氧隔离区121的左侧相连；
所述第三场氧隔离区121的右侧与所述第二P+注入区111的左侧相连，所述第二P+注入区111的右侧与所述第二场氧隔离区112的左侧相连，所述第二场氧隔离区112的右侧与所述第五N+注入区113的左侧相连，所述第五N+注入区113的右侧与所述第四场氧隔离区114的左侧相连，所述第四场氧隔离区114的右侧与所述N阱104的右侧边缘相连；
如图2所示，所述第一N+注入区106与第一金属1 122相连，所述第一多晶硅栅116与第二金属1 123相连，所述第二N+注入区107与第三金属1 124相连，所述第一P+注入区108与第四金属1 125相连，所述第三N+注入区109与第五金属1 126相连，所述第二多晶硅栅118与第六金属1 127相连，所述第三多晶硅栅120与第七金属1 128相连，所述第二P+注入区111与第八金属1 129相连，所述第五N+注入区113与第九金属1 130相连，所述第二金属1 123、所述第三金属1 124、所述第四金属1 125、所述第五金属1 126、所述第六金属1127和所述第七金属1 128均与第二金属2 132相连；
所述第一金属1 122与第一金属2 131相连，用作器件的阴极端；
所述第八金属1 129和所述第九金属1 130均与第三金属2 133相连，用作器件的阳极端。
如图3所示，当ESD脉冲作用于本发明实例器件，所述金属阳极接ESD脉冲高电位，所述金属阴极接ESD脉冲低电位时，ESD脉冲在纳秒级时间内快速上升，由所述P阱103寄生电阻Rp和由所述第三N+注入区109、所述第二多晶硅栅118、所述第二薄栅氧化层117、所述第四N+注入区110构成的NMOSM2管形成阻容耦合效应，在所述第二多晶硅栅118与所述第三N+注入区109之间存在寄生电容Cgs，在所述第二多晶硅栅118与所述第四N+注入区110之间存在寄生电容Cgd，在所述第二多晶硅栅118与所述P阱103之间存在寄生电容Cox，所述N阱104与所述P阱103之间的反偏PN结可等效为寄生电容CD，其中所述寄生电容Cox与所述寄生电容Cgs并联之后可得到等效电容C1，所述等效电容C1与所述寄生电容Cgd串联，可得到等效电容C2，所述等效电容C2再与所述寄生电容CD并联，最后可得到一个总的等效电容Ceq，因为所述第二多晶硅栅118与所述P阱103相连，所以可以把所述等效电容Ceq和所述寄生电阻Rp看作是一个阻容耦合电路，可降低器件的触发电压，提高导通速度，增强电流的导通均匀性。随着ESD脉冲的不断增大，所述寄生电阻Rp上的压降不断升高，导致由所述第一N+注入区106、所述第一多晶硅栅116、所述第一薄栅氧化层115、所述第二N+注入区107构成的NMOS即M1管的栅压不断增大，从而使所述P阱103中的少数载流子电子不断地向所述第一薄栅氧化层115的下方沟道区域聚集，形成导电沟道，同时又可降低LDMOS-SCR电流泄放路径中的电流密度，增大导通电阻，提高维持电压，可避免器件进入闩锁状态。
如图4所示，所述第二P+注入区111、所述N阱104、所述P阱103、所述第一N+注入区106构成PNPN结构，所述第二P+注入区111与所述第五N+注入区113，相连共同接在所述金属阳极，所述第一N+注入区106连接在所述金属阴极，当ESD脉冲作用于本发明实例器件，所述金属阳极接ESD脉冲高电位，所述金属阴极接ESD脉冲低电位时，本发明实例器件内部可形成两条ESD电流路径，当ESD脉冲较小时，电流主要通过路径1，漂移电流流经所述第五N+注入区113、电阻Rn、由所述N阱104与所述P阱103形成的空间耗尽区、所述寄生电阻Rp，最后经过所述第一N+注入区106到达地；当ESD脉冲增大到一定值时，电流主要通过路径2，导通电流从所述第二P+注入区111流入，经过所述空间耗尽区，所述寄生电阻Rp，从所述第一N+注入区106流出，此时，所述寄生电阻Rp上的电压继续增大，可增强所述阻容耦合效应，提高表面电流导通均匀性，增大器件的ESD电流泄放能力，提高器件的ESD鲁棒性。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (3)
1.一种具有源端内嵌叉指NMOS的LDMOS-SCR器件，其包括LDMOS-SCR结构的ESD电流泄放路径和源端内嵌叉指NMOS的阻容耦合电流泄放路径，以提高器件的电流导通均匀性和开启速度，增强器件的ESD鲁棒性，提高维持电压，其特征在于：主要由P衬底(101)、P外延(102)、P阱(103)、N阱(104)、第一N+注入区(106)、第二N+注入区(107)、第一P+注入区(108)、第三N+注入区(109)、第四N+注入区(110)、第二P+注入区(111)、第五N+注入区(113)、第一场氧隔离区(105)、第二场氧隔离区(112)、第三场氧隔离区(121)、第四场氧隔离区(114)、第一多晶硅栅(116)、第二多晶硅栅(118)、第三多晶硅栅(120)、第一薄栅氧化层(115)、第二薄栅氧化层(117)和第三薄栅氧化层(119)构成；
所述P外延(102)在所述P衬底(101)的表面区域；
在所述P外延(102)的表面区域从左到右依次设有所述P阱(103)和所述N阱(104)，所述P阱(103)的左侧边缘与所述P外延(102)的左侧边缘相连，所述P阱(103)的右侧与所述N阱(104)的左侧相连，所述N阱(104)的右侧与所述P外延(102)的右侧边缘相连；
在所述P阱(103)的表面区域从左到右依次设有所述第一场氧隔离区(105)、所述第一N+注入区(106)、所述第一多晶硅栅(116)、所述第一薄栅氧化层(115)、所述第二N+注入区(107)、所述第一P+注入区(108)、所述第三N+注入区(109)、所述第二多晶硅栅(118)、所述第二薄栅氧化层(117)和所述第四N+注入区(110)，所述第一多晶硅栅(116)在所述第一薄栅氧化层(115)的上方，所述第二多晶硅栅(118)在所述第二薄栅氧化层(117)的上方；
所述第一场氧隔离区(105)的左侧与所述P阱(103)的左侧边缘相连，所述第一场氧隔离区(105)的右侧与所述第一N+注入区(106)的左侧相连，所述第一N+注入区(106)的右侧与所述第一薄栅氧化层(115)的左侧相连，所述第一薄栅氧化层(115)的右侧与所述第二N+注入区(107)的左侧相连，所述第二N+注入区(107)的右侧与所述第一P+注入区(108)的左侧相连，所述第一P+注入区(108)的右侧与所述第三N+注入区(109)的左侧相连，所述第三N+注入区(109)的右侧与所述第二薄栅氧化层(117)的左侧相连，所述第二薄栅氧化层(117)的右侧与所述第四N+注入区(110)的左侧相连；
在所述N阱(104)的表面区域从左到右依次设有所述第三场氧隔离区(121)、所述第二P+注入区(111)、所述第二场氧隔离区(112)、所述第五N+注入区(113)和所述第四场氧隔离区(114)；
所述第三多晶硅栅(120)在所述第三薄栅氧化层(119)的上方，所述第三薄栅氧化层(119)横跨在所述P阱(103)和所述N阱(104)的表面部分区域，所述第三薄栅氧化层(119)的左侧与所述第四N+注入区(110)的右侧相连，所述第三薄栅氧化层(119)的右侧与所述第三场氧隔离区(121)的左侧相连；
所述第三场氧隔离区(121)的右侧与所述第二P+注入区(111)的左侧相连，所述第二P+注入区(111)的右侧与所述第二场氧隔离区(112)的左侧相连，所述第二场氧隔离区(112)的右侧与所述第五N+注入区(113)的左侧相连，所述第五N+注入区(113)的右侧与所述第四场氧隔离区(114)的左侧相连，所述第四场氧隔离区(114)的右侧与所述N阱(104)的右侧边缘相连；
所述第一N+注入区(106)与第一金属1(122)相连，所述第一多晶硅栅(116)与第二金属1(123)相连，所述第二N+注入区(107)与第三金属1(124)相连，所述第一P+注入区(108)与第四金属1(125)相连，所述第三N+注入区(109)与第五金属1(126)相连，所述第二多晶硅栅(118)与第六金属1(127)相连，所述第三多晶硅栅(120)与第七金属1(128)相连，所述第二P+注入区(111)与第八金属1(129)相连，所述第五N+注入区(113)与第九金属1(130)相连，所述第二金属1(123)、所述第三金属1(124)、所述第四金属1(125)、所述第五金属1(126)、所述第六金属1(127)和所述第七金属1(128)均与第二金属2(132)相连；
所述第一金属1(122)与第一金属2(131)相连，用作器件的阴极端；
所述第八金属1(129)和所述第九金属1(130)均与第三金属2(133)相连，用作器件的阳极端。
2.如权利要求1所述的一种具有源端内嵌叉指NMOS的LDMOS-SCR器件，其特征在于：由所述第二P+注入区(111)、所述第五N+注入区(113)、所述第三场氧隔离区(121)、所述第三多晶硅栅(120)、所述第三薄栅氧化层(119)、所述第四N+注入区(110)、所述第一P+注入区(108)、所述第一N+注入区(106)、所述N阱(104)和所述P阱(103)构成一条LDMOS-SCR的ESD电流泄放路径，以提高器件的ESD鲁棒性。
3.如权利要求1所述的一种具有源端内嵌叉指NMOS的LDMOS-SCR器件，其特征在于：由所述第一N+注入区(106)、所述第二N+注入区(107)、所述第一多晶硅栅(116)、所述第一薄栅氧化层(115)、所述第一P+注入区(108)、所述第三N+注入区(109)、所述第四N+注入区(110)、所述第二多晶硅栅(118)、所述第二薄栅氧化层(117)构成内嵌叉指NMOS和衬底寄生电阻Rp的阻容耦合电路，以增强器件源端的电容耦合效应，降低LDMOS-SCR器件内部ESD电流泄放路径中的电流密度，提高维持电压。
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