KR20210099947A - 칩 고주파 패키지 및 고주파 모듈 - Google Patents

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김학구
허영식
박진선
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Abstract

본 발명의 일 실시 예에 따른 칩 고주파 패키지는, 코어 절연층과, 코어 절연층을 관통하도록 배치된 코어 비아를 포함하고 관통홀(through hole)을 포함하는 코어 부재; 관통홀에 배치된 FEIC(Front End IC); 적어도 하나의 제1 절연층과, 적어도 하나의 제1 배선층이 서로 교대로 적층된 제1 적층 구조를 가지고, 코어 비아에 전기적으로 연결되고, 코어 부재의 하면 상에 배치된 제1 연결 부재; 적어도 하나의 제2 절연층과, 적어도 하나의 제2 배선층이 서로 교대로 적층된 제2 적층 구조를 가지고, 코어 비아에 전기적으로 연결되고, 코어 부재의 상면 상에 배치된 제2 연결 부재; 및 제2 연결 부재의 상면 상에 배치되고, 적어도 하나의 제2 배선층을 통해 베이스(base) 신호와 베이스 신호의 주파수보다 더 높은 주파수를 가지는 제1 RF(Radio Frequency) 신호를 입력 또는 출력하는 RFIC(Radio Frequency IC); 를 포함하고, FEIC는 제1 RF 신호와 제1 RF 신호의 파워와 다른 파워를 가지는 제2 RF 신호를 입력 또는 출력할 수 있다.

Description

칩 고주파 패키지 및 고주파 모듈{Chip radio frequency package and radio frequency module}
본 발명은 칩 고주파 패키지 및 고주파 모듈에 관한 것이다.
이동통신의 데이터 트래픽(Data Traffic)은 매년 비약적으로 증가하는 추세이다. 이러한 비약적인 데이터를 무선망에서 실시간으로 지원해 주고자 활발한 기술 개발이 진행 중에 있다. 예를 들어, IoT(Internet of Thing) 기반 데이터의 컨텐츠화, AR(Augmented Reality), VR(Virtual Reality), SNS와 결합한 라이브 VR/AR, 자율 주행, 싱크뷰 (Sync View, 초소형 카메라 이용해 사용자 시점 실시간 영상 전송) 등의 애플리케이션(Application)들은 대용량의 데이터를 주고 받을 수 있게 지원하는 통신(예: 5G 통신, mmWave 통신 등)을 필요로 한다.
따라서, 최근 5세대(5G) 통신을 포함하는 밀리미터웨이브(mmWave) 통신이 활발하게 연구되고 있으며, 이를 원활히 구현하는 고주파 모듈의 상용화/표준화를 위한 연구도 활발히 진행되고 있다.
미국 등록특허공보 10,453,804
본 발명은 칩 고주파 패키지 및 고주파 모듈을 제공한다.
본 발명의 일 실시 예에 따른 칩 고주파 패키지는, 코어 절연층과, 상기 코어 절연층을 관통하도록 배치된 코어 비아를 포함하고 관통홀(through hole)을 포함하는 코어 부재; 상기 관통홀에 배치된 FEIC(Front End IC); 적어도 하나의 제1 절연층과, 적어도 하나의 제1 배선층이 서로 교대로 적층된 제1 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 하면 상에 배치된 제1 연결 부재; 적어도 하나의 제2 절연층과, 적어도 하나의 제2 배선층이 서로 교대로 적층된 제2 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 상면 상에 배치된 제2 연결 부재; 및 상기 제2 연결 부재의 상면 상에 배치되고, 상기 적어도 하나의 제2 배선층을 통해 베이스(base) 신호와 상기 베이스 신호의 주파수보다 더 높은 주파수를 가지는 제1 RF(Radio Frequency) 신호를 입력 또는 출력하는 RFIC(Radio Frequency IC); 를 포함하고, 상기 FEIC는 상기 제1 RF 신호와 상기 제1 RF 신호의 파워와 다른 파워를 가지는 제2 RF 신호를 입력 또는 출력할 수 있다.
본 발명의 일 실시 예에 따른 고주파 모듈은, 코어 절연층과, 상기 코어 절연층을 관통하도록 배치된 코어 비아를 포함하고 관통홀(through hole)을 포함하는 코어 부재; 상기 관통홀에 배치된 FEIC(Front End IC); 적어도 하나의 제1 절연층과, 적어도 하나의 제1 배선층이 서로 교대로 적층된 제1 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 하면 상에 배치된 제1 연결 부재; 적어도 하나의 제2 절연층과, 적어도 하나의 제2 배선층이 서로 교대로 적층된 제2 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 상면 상에 배치된 제2 연결 부재; 상기 제2 연결 부재의 상면 상에 배치되고, 상기 적어도 하나의 제2 배선층을 통해 베이스(base) 신호와 상기 베이스 신호의 주파수보다 더 높은 주파수를 가지는 제1 RF(Radio Frequency) 신호를 입력 또는 출력하는 RFIC(Radio Frequency IC); 상기 제1 연결 부재의 하면 상에 배치된 기판; 및 상기 제1 연결 부재와 상기 기판을 전기적으로 연결시키는 전기연결구조체; 를 포함하고, 상기 FEIC는 상기 제1 RF 신호와 상기 제1 RF 신호의 파워와 다른 파워를 가지는 제2 RF 신호를 입력 또는 출력할 수 있다.
본 발명의 일 실시 예에 따른 칩 고주파 패키지 및 고주파 모듈은, 고주파 신호에 대한 향상된 처리 성능(예: 전력효율, 증폭효율, 주파수 변환 효율, 방열효율, 잡음 강건성 등)을 가지거나 축소된 사이즈를 가질 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 칩 고주파 패키지를 나타낸 측면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 칩 고주파 패키지를 나타낸 측면도이다.
도 3은 본 발명의 일 실시 예에 따른 칩 고주파 패키지를 나타낸 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 칩 고주파 패키지의 제조 과정을 예시한 측면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 고주파 모듈을 나타낸 평면도이다.
도 6은 본 발명의 일 실시 예에 따른 고주파 모듈의 전자기기에서의 배치를 예시한 평면도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a은 본 발명의 일 실시 예에 따른 칩 고주파 패키지를 나타낸 측면도이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)는 RFIC(Radio Frequency IC)(110) 및 FEIC(Front End IC)(120)를 포함할 수 있다.
RFIC(110)는 베이스(base) 신호와 상기 베이스 신호의 주파수보다 더 높은 주파수를 가지는 제1 RF(Radio Frequency) 신호를 입력 및/또는 출력할 수 있다.
예를 들어, RFIC(110)는 베이스 신호를 처리(예: 주파수 변환, 필터링, 위상 제어 등)하여 제1 RF 신호를 생성할 수 있으며, 제1 RF 신호를 처리하여 베이스 신호를 생성할 수 있다.
FEIC(120)는 상기 제1 RF 신호와 상기 제1 RF 신호의 파워와 다른 파워를 가지는 제2 RF 신호를 입력 및/또는 출력할 수 있다.
예를 들어, FEIC(120)는 제1 RF 신호를 증폭하여 제2 RF 신호를 생성할 수 있으며, 제2 RF 신호를 증폭하여 제1 RF 신호를 생성할 수 있다. 증폭된 제2 RF 신호는 안테나에 의해 원격 송신될 수 있으며, 안테나로부터 원격 수신된 제2 RF 신호는 FEIC(120)에 의해 증폭될 수 있다.
예를 들어, FEIC(120)는 전력증폭기(Power amplifier), 저잡음증폭기(Low Noise Amplifier) 및 송수신 전환 스위치 중 적어도 일부를 포함할 수 있다. 전력증폭기, 저잡음증폭기 및 송수신 전환 스위치는 반도체 트랜지스터 소자와 임피던스 소자의 조합 구조로 구현될 수 있으나, 이에 한정되지 않는다.
FEIC(120)가 제1 RF 신호 및/또는 제2 RF 신호를 증폭할 수 있으므로, RFIC(110)는 전단(front end) 증폭회로(예: 전력증폭기, 저잡음증폭기)를 포함하지 않을 수 있다.
상기 전단 증폭회로의 성능(예: 전력소모, 선형성 특성, 노이즈 특성, 사이즈, 이득 등) 확보는 RFIC(110) 내의 증폭 이외의 다른 동작을 수행하는 회로의 성능 확보에 비해 더 어려울 수 있으므로, RFIC(110) 내의 증폭 이외의 다른 동작을 수행하는 회로에 대한 호환성이 상대적으로 낮을 수 있다.
예를 들어, 상기 전단 증폭회로는 일반적인 CMOS 기반 IC가 아닌 다른 유형(예: 화합물반도체)의 IC로 구현되거나, 수동소자의 임피던스 제공을 받기 효율적인 구조를 가지도록 구성되거나, 특정 요구 성능에 최적화되어 별도로 구현됨으로써, 성능을 확보할 수 있다.
따라서, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)는, 전단 증폭 동작을 수행하는 FEIC(120)와 전단 증폭 이외의 동작을 수행하는 RFIC(110)가 분리 구현된 구조를 가짐으로써, 증폭회로의 성능과 RFIC(110)의 전단 증폭 이외의 동작을 수행하는 회로의 성능을 함께 확보할 수 있다.
또한, 상기 전단 증폭회로의 전력소모 및/또는 발열은 RFIC(110)의 전단 증폭 이외의 동작을 수행하는 회로의 전력소모 및/또는 발열에 비해 더 클 수 있다.
본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)는, 전단 증폭 동작을 수행하는 FEIC(120)와 전단 증폭 이외의 동작을 수행하는 RFIC(110)가 분리 구현된 구조를 가짐으로써, 전력소모 효율을 높일 수 있으며, 발열경로를 더욱 효율적으로 분산시킬 수 있다.
제1 RF 신호 및/또는 제2 RF 신호의 전송시 에너지 손실은 제1 RF 신호 및/또는 제2 RF 신호의 파워가 클수록 클 수 있다. 전단 증폭 동작을 수행하는 FEIC(120)과 전단 증폭 이외의 동작을 수행하는 RFIC(110)의 분리 구현에 따라, FEIC(120)는 안테나에 전기적으로 더 가까이 연결될 수 있으므로, 최종 증폭된 제2 RF 신호의 안테나까지의 전송경로의 전기적 길이는 더욱 쉽게 짧아질 수 있으며, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)의 에너지 효율은 더욱 향상될 수 있다.
비록 RFIC(110)와 FEIC(120)의 총 사이즈는 전단 증폭 회로까지 통합된 RFIC의 사이즈(size)에 비해 클 수 있으나, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)는, RFIC(110)와 FEIC(120)가 압축적으로 배치될 수 있는 구조를 가질 수 있다.
도 1a를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)는 코어 부재(160), 제1 연결 부재(190) 및 제2 연결 부재(180)를 포함할 수 있다.
코어 부재(160)는 코어 절연층(165)과, 코어 절연층(165)을 관통하도록 배치된 코어 비아(163)를 포함할 수 있다.
제1 연결 부재(190)는 적어도 하나의 제1 절연층(191)과, 적어도 하나의 제1 배선층(192)이 서로 교대로 적층된 제1 적층 구조를 가지고, 코어 비아(163)에 전기적으로 연결되고, 코어 부재(160)의 하면 상에 배치될 수 있다.
예를 들어, 제1 연결 부재(190)는 코어 부재(160)의 하측으로 빌드업(build-up)된 구조를 가질 수 있다. 따라서, 제1 연결 부재(190)에 포함될 수 있는 제1 비아(193)는 하단의 폭이 상단의 폭보다 더 긴 구조를 가질 수 있다.
제2 연결 부재(180)는 적어도 하나의 제2 절연층(181)과, 적어도 하나의 제2 배선층(182)이 서로 교대로 적층된 제2 적층 구조를 가지고, 코어 비아(163)에 전기적으로 연결되고, 코어 부재(160)의 상면 상에 배치될 수 있다.
예를 들어, 제2 연결 부재(180)는 코어 부재(160)의 상측으로 빌드업된 구조를 가질 수 있다. 따라서, 제2 연결 부재(180)에 포함될 수 있는 제2 비아(183)는 상단의 폭이 하단의 폭보다 더 긴 구조를 가질 수 있다.
RFIC(110)는 제2 연결 부재(180)의 상면 상에 배치될 수 있으며, 적어도 하나의 제2 배선층(182)을 통해 베이스 신호 및 제1 RF 신호를 입력 및/또는 출력할 수 있다.
코어 부재(160)는 FEIC(120)가 배치될 수 있는 관통홀(through hole)을 수평방향(예: x방향, y방향)으로 둘러쌀 수 있으며, 제1 및 제2 연결 부재(190, 180)는 상기 관통홀에 상하방향(예: z방향)으로 오버랩(overlap)되도록 배치될 수 있다.
이에 따라, RFIC(110)와 FEIC(120)가 서로 압축적으로 배치될 수 있으므로, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)의 실질적인 사이즈는 축소될 수 있으며, 전단 증폭 회로까지 통합된 RFIC로 구현된 칩 고주파 패키지의 사이즈 이하일 수 있다.
또한, 제2 연결 부재(180)가 RFIC(110)와 FEIC(120)의 사이에 배치될 수 있으므로, RFIC(110)와 FEIC(120) 간의 전자기적 격리도도 향상될 수 있다.
RFIC(110)와 FEIC(120)는 서로 상하방향(예: z방향)으로 오버랩될 수 있다. 이에 따라, RFIC(110)와 FEIC(120)는 더욱 압축적으로 배치될 수 있다.
복수의 전기연결구조체(130)는 제1 연결 부재(190)의 하면 상에 배치될 수 있다. 예를 들어, 복수의 전기연결구조체(130)는 솔더볼(solder ball)이나 패드(pad)나 랜드(land)로 구현될 수 있다.
예를 들어, FEIC(120)는 하측으로 제1 및 제2 RF 신호를 입력 또는 출력할 수 있다. 이에 따라, 제2 연결 부재(180)의 배선 복잡도는 줄어들 수 있으므로, 제2 연결 부재(180)는 RFIC(110)에 전기적으로 연결된 배선의 배치공간을 안정적으로 제공할 수 있다. 또한, RFIC(110)와 FEIC(120) 간의 전자기적 격리도도 더욱 향상될 수 있다.
예를 들어, 관통홀의 측면은 코어 부재(160)의 상면에 대해 수직일 수 있다. 즉, 코어 부재(160)에서 FEIC(120)를 향하는 내벽은 코어 부재(160)의 상면에 대해 수직일 수 있다. 관통홀의 수직 측면은 코어 부재(160)에서의 관통홀의 상하방향 대칭 구조에 기인하여 형성될 수 있다.
예를 들어, 제1 봉합재(141)는 관통홀에서 FEIC(120)가 위치하지 않는 부분에 채워질 수 있다. 제1 봉합재(141)는 제1 및 제2 연결 부재(190, 180)의 빌드업시 제1 및 제2 연결 부재(190, 180)를 지지할 수 있다.
예를 들어, 제2 봉합재(142a)는 제2 연결 부재(180)의 상면 상에서 RFIC(110)의 적어도 일부분을 봉합(encapsulate)할 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)는 표준화된 전자부품으로 양산, 유통, 사용되기 용이한 구조를 가질 수 있으며, RFIC(110)는 외부로부터 보호될 수 있다.
예를 들어, 코어 부재(160)는 관통홀의 측면에 배치된 제1 도금층(166)을 더 포함할 수 있다. 이에 따라, FEIC(120)의 외부에 대한 전자기적 격리도는 향상될 수 있다.
예를 들어, 코어 부재(160)는 코어 부재(160)의 외벽에 배치된 제2 도금층(167)을 더 포함할 수 있다.
도 1b 내지 도 1d는 본 발명의 일 실시 예에 따른 칩 고주파 패키지를 나타낸 측면도이다.
도 1b를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100b)는, 도 1b에 도시된 제2 봉합재에 비해 더욱 짧은 두께를 가지는 제2 봉합재(142b)를 포함할 수 있다.
도 1c를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100c)는, 도 1a 및 도 1b에 도시된 제2 봉합재가 생략된 구조를 가질 수 있다.
도 1d를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100d)는, 복수의 제3 전기연결구조체(133)를 봉합하는 제3 봉합재(143)를 포함할 수 있다. 복수의 제3 전기연결구조체(133)는 RFIC(110)의 제2 연결 부재(180)의 상면 상에서의 실장을 지원할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 칩 고주파 패키지를 나타낸 측면도이다.
도 2a를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100e)는, 도 1a에 도시된 적어도 하나의 제1 배선층의 구조에서 변형된 제1 배선층(192)을 가질 수 있으며, 도 1a에 도시된 적어도 하나의 제2 배선층의 구조에서 변형된 제2 배선층(182)을 가질 수 있다.
도 2b를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100f)는, 도 1a에 도시된 제1 및 제2 도금층이 생략된 구조를 가질 수 있다.
도 2c를 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100g)는, FEIC(120)와 제1 도금층(166) 사이를 전기적으로 연결시키는 방열 부재(151)를 더 포함할 수 있다. 이에 따라, FEIC(120)의 방열성능은 더욱 향상될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 칩 고주파 패키지를 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 칩 고주파 패키지(100a)의 코어 절연층(165)은 FEIC(120)를 둘러쌀 수 있으며, 복수의 코어 비아(163)를 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 칩 고주파 패키지의 제조 과정을 예시한 측면도이다.
도 4a를 참조하면, 제1 단계(1001)에서, 코어 절연층(1165a)에서 코어 비아가 배치될 부분은 제거될 수 있다.
도 4a를 참조하면, 제2 단계(1002)에서, 코어 비아(1163)는 코어 절연층(1165a)을 관통하도록 형성될 수 있으며, 코어 배선층(1162)는 코어 절연층(1165a)의 상면 및/또는 하면 상에 배치될 수 있으며, 제2 도금층(1167)은 코어 절연층(1165a)의 외벽에 배치될 수 있다.
도 4a를 참조하면, 제3 단계(1003)에서, 관통홀은 코어 절연층(1165b)에 형성될 수 있으며, 제1 도금층(1166)은 코어 절연층(1165a)의 내벽에 배치될 수 있다.
도 4a를 참조하면, 제4 단계(1004)에서, 지지부(1155)는 코어 절연층(1165b)의 하면 상에 배치될 수 있다.
도 4b를 참조하면, 제5 단계(1005)에서, FEIC(1120)는 관통홀 내에 배치될 수 있다.
도 4b를 참조하면, 제6 단계(1006)에서, 제1 봉합재(1141)는 관통홀에서 FEIC(1120)가 위치하지 않는 부분에 채워질 수 있다.
도 4c를 참조하면, 제7 단계(1007)에서, 제1 연결 부재(1190)는 코어 절연층(1165b)의 하면 상에 배치될 수 있으며, 제2 연결 부재(1180)는 코어 절연층(1165b)의 상면 상에 배치될 수 있다.
제1 연결 부재(1190)는 제1 절연층(1191), 제1 배선층(1192) 및 제1 비아(1193)를 포함할 수 있으며, 제2 연결 부재(1180)는 제2 절연층(1181), 제2 배선층(1182) 및 제2 비아(1183)를 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 고주파 모듈을 나타낸 평면도이다.
도 5a를 참조하면, 본 발명의 일 실시 예에 따른 고주파 모듈은, 칩 고주파 패키지(100a) 및 기판(200a)을 포함할 수 있다.
기판(200a)은 제3 절연층(201), 제3 배선층(202) 및 제3 비아(203)가 조합된 구조를 가질 수 있으며, 인쇄회로기판(PCB)과 유사한 구조를 가질 수 있다.
칩 고주파 패키지(100a)의 연결 부재의 적층 수가 많을수록, 기판(200a)의 제3 절연층(201) 및 제3 배선층(202)의 개수는 감소할 수 있으므로, 기판(200a)의 두께는 얇아질 수 있다.
칩 고주파 패키지(100a)는 기판(200a)의 상면 상에서 전기연결구조체를 통해 실장될 수 있으며, 제3 배선층(202) 및 제3 비아(203)에 전기적으로 연결될 수 있다.
칩 고주파 패키지(100a)의 수평방향 넓이는 기판(200a)의 상면의 넓이보다 작을 수 있다. 따라서, 칩 고주파 패키지(100a)는 기판(200a)의 관점에서 하나의 전자부품으로 사용될 수 있다.
복수의 제3 전기연결구조체(230)는 기판(200a)의 하면 상에 배치될 수 있으며, 제3 배선층(202) 및 제3 비아(203)에 전기적으로 연결될 수 있다.
복수의 제3 전기연결구조체(230)는 칩 안테나의 실장을 지원할 수 있으며, 칩 안테나는 제2 RF 신호를 원격 송신 및/또는 수신할 수 있다. 또한, 복수의 제3 전기연결구조체(230)의 일부는 베이스 신호의 입력 및/또는 출력 경로로 사용될 수 있다.
도 5b를 참조하면, 기판(200b)은 복수의 패치 안테나 패턴(210) 및 복수의 피드비아(220)를 더 포함할 수 있다.
복수의 패치 안테나 패턴(210)은 기판(200b)의 배선층과 함께 형성될 수 있으며, 제2 RF 신호를 원격 송신 및/또는 수신할 수 있으며, 복수의 피드비아(220)로부터 급전될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 고주파 모듈의 전자기기에서의 배치를 예시한 평면도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 고주파 모듈(100a-1, 100a-2)은 전자기기(700)의 서로 다른 복수의 가장자리에 각각 인접하여 배치될 수 있다.
전자기기(700)는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있으나, 이에 한정되지 않는다.
전자기기(700)는 베이스 기판(600)을 포함할 수 있으며, 베이스 기판(600)은 통신모뎀(610) 및 기저대역 IC(620)를 더 포함할 수 있다.
통신모뎀(610)은 디지털 신호처리를 수행하도록 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 중 적어도 일부를 포함할 수 있다.
기저대역 IC(620)는 아날로그-디지털 변환, 아날로그 신호에 대한 증폭, 필터링 및 주파수 변환을 수행하여 베이스 신호를 생성할 수 있다. 기저대역 IC(620)로부터 입출력되는 베이스 신호는 동축케이블을 통해 고주파 모듈(100a-1, 100a-2)로 전달될 수 있으며, 동축케이블은 고주파 모듈(100a-1, 100a-2)의 전기연결구조체에 전기적으로 연결될 수 있다.
예를 들어, 상기 베이스 신호의 주파수는 기저대역일 수 있으며, IF(Intermediate Frequency)에 대응되는 주파수(예: 수GHz)일 수 있다. RF 신호의 주파수(예: 28GHz, 39GHz)는 IF보다 높을 수 있으며, 밀리미터파(mmWave)에 대응될 수 있다.
한편, 본 명세서에 개진된 배선층, 비아, 패턴은, 금속 재료(예: 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질)를 포함할 수 있으며, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 도금 방법에 따라 형성될 수 있으나, 이에 한정되지 않는다.
한편, 본 명세서에 개진된 절연층은 프리프레그(prepreg), FR4, 에폭시 수지와 같은 열경화성 수지와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, ABF(Ajinomoto Build-up Film), BT(Bismaleimide Triazine), 감광성 절연(Photo Imagable Dielectric: PID) 수지, 일반 동박 적층판(Copper Clad Laminate, CCL) 또는 세라믹 (ceramic) 계열의 절연재 등으로 구현될 수도 있다.
한편, 본 명세서에 개진된 RF 신호는 Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들에 따른 형식을 가질 수 있으나, 이에 한정되지 않는다. 또한, RF 신호의 주파수(예: 24GHz, 28GHz, 36GHz, 39GHz, 60GHz)는 IF 신호(예: 2GHz, 5GHz, 10GHz 등)의 주파수보다 크다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
100a: 칩 고주파 패키지(chip radio frequency package)
110: RFIC(Radio Frequency Integrated Circuit)
120: FEIC(Front End Integrated Circuit)
141: 제1 봉합재(encapsulant)
142: 제2 봉합재
160: 코어 부재(core member)
163: 코어 비아(core via)
165: 코어 절연층
180: 제2 연결 부재(connection member)
181: 제2 절연층
182: 제2 배선층
183: 제2 비아
190: 제1 연결 부재
191: 제1 절연층
192: 제1 배선층
193: 제1 비아
200a, 200b: 기판
210: 패치 안테나 패턴(patch antenna pattern)
220: 피드비아(feed via)

Claims (16)

  1. 코어 절연층과, 상기 코어 절연층을 관통하도록 배치된 코어 비아를 포함하고 관통홀(through hole)을 포함하는 코어 부재;
    상기 관통홀에 배치된 FEIC(Front End IC);
    적어도 하나의 제1 절연층과, 적어도 하나의 제1 배선층이 서로 교대로 적층된 제1 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 하면 상에 배치된 제1 연결 부재;
    적어도 하나의 제2 절연층과, 적어도 하나의 제2 배선층이 서로 교대로 적층된 제2 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 상면 상에 배치된 제2 연결 부재; 및
    상기 제2 연결 부재의 상면 상에 배치되고, 상기 적어도 하나의 제2 배선층을 통해 베이스(base) 신호와 상기 베이스 신호의 주파수보다 더 높은 주파수를 가지는 제1 RF(Radio Frequency) 신호를 입력 또는 출력하는 RFIC(Radio Frequency IC); 를 포함하고,
    상기 FEIC는 상기 제1 RF 신호와 상기 제1 RF 신호의 파워와 다른 파워를 가지는 제2 RF 신호를 입력 또는 출력하는 칩 고주파 패키지.
  2. 제1항에 있어서,
    상기 FEIC는 하측으로 상기 제1 및 제2 RF 신호를 입력 또는 출력하는 칩 고주파 패키지.
  3. 제1항에 있어서,
    상기 제1 연결 부재는 상기 코어 부재의 하측으로 빌드업(build-up)된 구조를 가지고,
    상기 제2 연결 부재는 상기 코어 부재의 상측으로 빌드업된 구조를 가지는 칩 고주파 패키지.
  4. 제3항에 있어서,
    상기 관통홀에서 상기 FEIC를 봉합하는 제1 봉합재를 더 포함하는 칩 고주파 패키지.
  5. 제1항에 있어서,
    상기 FEIC는 상기 제1 연결 부재와 상기 제2 연결 부재의 사이에 배치된 칩 고주파 패키지.
  6. 제1항에 있어서,
    상기 관통홀의 측면은 상기 코어 부재의 상면에 대해 수직인 칩 고주파 패키지.
  7. 제1항에 있어서,
    상기 코어 부재는 상기 관통홀의 측면에 배치된 도금층을 더 포함하는 칩 고주파 패키지.
  8. 제7항에 있어서,
    상기 FEIC는 상기 도금층에 전기적으로 연결된 칩 고주파 패키지.
  9. 제1항에 있어서,
    상기 FEIC의 적어도 일부분은 상기 RFIC에 상하방향으로 오버랩되는 칩 고주파 패키지.
  10. 제1항에 있어서,
    상기 제2 연결 부재의 상면 상에서 상기 RFIC의 적어도 일부분을 봉합하는 봉합재; 를 더 포함하는 칩 고주파 패키지.
  11. 코어 절연층과, 상기 코어 절연층을 관통하도록 배치된 코어 비아를 포함하고 관통홀(through hole)을 포함하는 코어 부재;
    상기 관통홀에 배치된 FEIC(Front End IC);
    적어도 하나의 제1 절연층과, 적어도 하나의 제1 배선층이 서로 교대로 적층된 제1 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 하면 상에 배치된 제1 연결 부재;
    적어도 하나의 제2 절연층과, 적어도 하나의 제2 배선층이 서로 교대로 적층된 제2 적층 구조를 가지고, 상기 코어 비아에 전기적으로 연결되고, 상기 코어 부재의 상면 상에 배치된 제2 연결 부재;
    상기 제2 연결 부재의 상면 상에 배치되고, 상기 적어도 하나의 제2 배선층을 통해 베이스(base) 신호와 상기 베이스 신호의 주파수보다 더 높은 주파수를 가지는 제1 RF(Radio Frequency) 신호를 입력 또는 출력하는 RFIC(Radio Frequency IC);
    상기 제1 연결 부재의 하면 상에 배치된 기판; 및
    상기 제1 연결 부재와 상기 기판을 전기적으로 연결시키는 전기연결구조체; 를 포함하고,
    상기 FEIC는 상기 제1 RF 신호와 상기 제1 RF 신호의 파워와 다른 파워를 가지는 제2 RF 신호를 입력 또는 출력하는 고주파 모듈.
  12. 제11항에 있어서,
    상기 기판은 상기 제1 및 제2 RF 신호가 송신 또는 수신되도록 구성된 패치 안테나 패턴; 및
    상기 패치 안테나 패턴으로 급전하도록 구성된 피드비아; 를 포함하는 고주파 모듈.
  13. 제11항에 있어서,
    상기 제1 연결 부재는 상기 코어 부재의 하측으로 빌드업(build-up)된 구조를 가지고,
    상기 제2 연결 부재는 상기 코어 부재의 상측으로 빌드업된 구조를 가지는 고주파 모듈.
  14. 제11항에 있어서,
    상기 FEIC는 상기 제1 연결 부재와 상기 제2 연결 부재의 사이에 배치된 고주파 모듈.
  15. 제11항에 있어서,
    상기 코어 부재는 상기 관통홀의 측면에 배치된 도금층을 더 포함하는 고주파 모듈.
  16. 제11항에 있어서,
    상기 제1 연결 부재의 하면은 상기 기판의 상면보다 작은 고주파 모듈.
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