CN101312186A - 集成电路内电感及其制造方法 - Google Patents

Abstract

本发明公开了一种集成电路内电感及其制造方法，该电感包括衬底、隔离层、位于所述隔离层表面的下层金属层和层间介质层、位于所述层间介质层表面的螺旋形的上层金属层，且在所述层间介质层内还具有用于连接所述下层金属层和上层金属层的通孔；此外，其还包括掺杂类型与所述衬底的掺杂类型相反的位于所述衬底内的阱层，这一阱层使得集成电路内电感的衬底内在纵向形成了PN结，有效提高了电感的Q值。本发明还提供了对应的集成电路内电感的制造方法，其可以与集成电路的工艺结合实现，不需要增加额外的工艺，实现起来简单方便。

Description

集成电路内电感及其制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种集成电路内电感及其制造方法。

背景技术

电感是无线射频通信的一个关键元件，被广泛用在放大器、混频器、振荡器以及功率放大器等电路当中。随着半导体工艺的迅速发展，原来通常在集成电路片外制作的电感元件也可以在片内实现了。目前，如何在集成电路内制作高质量的电感已成为集成电路制造中研究的热点内容之一。

图1为现有的集成电路内电感的俯视图，如图1所示，集成电路内电感的上层金属层101为螺旋形，其与下层金属层之间通过通孔103相连，图1中填充有斜线的方框102表示的是下层金属层。

图2为沿图1中AA’线的器件剖面示意图，结合图2说明现有的集成电路内电感的制造流程：首先，提供衬底200，通常为P型硅衬底；然后，利用离子注入的方法在该P型衬底内形成掺杂类型相同的P型阱层211；接着，在P型阱层211表面形成隔离层212，该隔离层可以由多种结构组成，如通常将集成电路内电感制作在两个MOS器件间的浅沟槽隔离(STI，Shallow Trench Isolation)结构处，此时的STI结构可以作为隔离层212的一部分。在进行MOS器件制作工艺时，常需沉积各种薄膜，在集成电路内电感的对应位置也可以同时利用所沉积的各种薄膜形成集成电路内电感隔离层的另一部分，其与STI结构一起形成集成电路内电感中的隔离层212。再接着，在隔离层212表面形成电感的下层金属层102，再生长层间介质层213，在层间介质层213内形成用于连接上、下金属层101和102的通孔103，最后，在通孔103内填充金属，并在层间介质层213表面形成螺旋状的第一金属层101，完成集成电路内电感的制造。

图3为现有的集成电路内电感的等效电路图，如图3所示，图中的301、302、303分别代表了由上层金属层101、层间介质层213和下层金属层102组成的螺旋形电感内存在的等效电感、等效电阻及等效电容，304代表了隔离层212内的等效电容，305和306则分别代表了阱层211与衬底200内存在的等效电容及等效电阻。

评价电感的一个重要指标是品质因子Q，其定义为电感在一个周期内存储的能量和损耗的能量的比值，电感的Q值越大，表示该电感的质量越好。然而，如图3所示，现有的集成电路内电感的衬底阻抗较低，易在衬底内产生电场的镜像电流和磁场涡流，并通过衬底内电阻产生楞次-焦耳热，以热量的形式损耗掉部分电磁能，这就使得集成电路内电感的Q值很难提高，限制了其的应用。

为了提高集成电路内电感的Q值，于2004年11月17日公告的中国专利CN1176492C提出了一种利用P-N元件阻断寄生电流的结构，该结构在集成电路内电感的下方的隔离层内形成了多个纵向的P-N结，以阻断在衬底内产生的横向的寄生损失电流。但是，该专利中的结构一方面不能阻断纵向的寄生损失电流，另一方面，其实现时还需要增加工艺步骤，导致了生产周期的延长。此外，由于该结构中需要进行小尺寸、深层的掺杂，对工艺提出了更高的要求，增加了工艺的复杂性。

发明内容

本发明提供一种集成电路内电感及其制造方法，方便有效地提高了现有的集成电路内电感的品质因子。

本发明提供的一种集成电路内电感，包括衬底、隔离层、位于所述隔离层表面的下层金属层和层间介质层、位于所述层间介质层表面的螺旋形的上层金属层，且在所述层间介质层内还具有用于连接所述下层金属层和上层金属层的通孔；此外，其还包括掺杂类型与所述衬底的掺杂类型相反的位于所述衬底内的阱层，且所述隔离层位于阱层和下层金属层之间。

其中，当所述衬底的掺杂类型为P型时，所述阱层的掺杂类型为N型。

其中，所述阱层与所述隔离层之间还可以具有至少一层位于所述衬底内的上阱层，且每一层上阱层的掺杂类型与相邻的下层材料的掺杂类型相反。

本发明具有相同或相应技术特征的一种集成电路内电感的制造方法，包括步骤：

提供衬底；

在所述衬底内形成与所述衬底的掺杂类型相反的阱层；

在所述阱层表面形成隔离层；

在所述隔离层表面形成下层金属层；

在所述隔离层和所述下层金属层表面形成层间介质层；

在所述层间介质层内形成与所述下层金属层相连接的通孔；

在通孔内填充金属，并在所述层间介质层表面形成螺旋形的上层金属层。

其中，当所述衬底的掺杂类型为P型时，所述阱层的掺杂类型为N型。

其中，形成与所述衬底的掺杂类型相反的阱层，由以下步骤实现：

在所述衬底上保护将要形成NMOS器件的区域，暴露将要形成PMOS器件与电感的区域；

在所述衬底内注入与所述衬底的掺杂类型相反的杂质，形成阱层。

本发明具有相同或相应技术特征的另一种集成电路内电感的制造方法，包括步骤：

提供衬底；

在所述衬底内形成与所述衬底的掺杂类型相反的阱层；

在所述阱层表面形成至少一层位于所述衬底内的上阱层，且每一层上阱层的掺杂类型与相邻的下层材料的掺杂类型相反；

在所述上阱层表面形成隔离层；

在所述隔离层表面形成下层金属层；

在所述隔离层和所述下层金属层表面形成层间介质层；

在所述层间介质层内形成与所述下层金属层相连接的通孔；

在通孔内填充金属，并在所述层间介质层表面形成螺旋形的上层金属层。

其中，当所述衬底的掺杂类型为P型时，所述阱层的掺杂类型为N型。

其中，形成与所述衬底的掺杂类型相反的阱层，由以下步骤实现：

在所述衬底上保护将要形成NMOS器件的区域，暴露将要形成PMOS器件与电感的区域；

在所述衬底内注入与所述衬底的掺杂类型相反的杂质，形成阱层。

其中，在所述阱层表面形成至少一层位于所述衬底内的上阱层，至少包括以下步骤：

在所述衬底上保护将要形成PMOS器件的区域，暴露将要形成NMOS器件与电感的区域。

在所述衬底内注入与所述阱层掺杂类型相反的杂质，形成上阱层。

与现有技术相比，本发明具有以下优点：

本发明的集成电路内电感，在集成电路的衬底与隔离层间具有掺杂类型与衬底掺杂类型相反的阱层，使得本发明的集成电路内电感在衬底内纵向形成了PN结，有效隔断了集成电路内电感的纵向的镜像电流，减少了衬底的损耗，提高了电感的品质因子。

本发明的集成电路内电感，还可以阱层表面再形成至少一层位于衬底内的上阱层，且每一上阱层与其相邻的下层材料的掺杂类型相反，以组成更多的PN结，更有效地减少衬底内的镜像电流，提高集成电路内电感的品质因子。

本发明的集成电路内电感的制造方法中，利用集成电路本身的工艺实现了阱层(包括上阱层)的形成，不需要增加额外的工艺，且对各步工艺也没有额外的要求，实现起来简单方便。

附图说明

图1为现有的集成电路内电感的俯视图；

图2为沿图1中AA’线的器件剖面示意图；

图3为现有的集成电路内电感的等效电路图；

图4为本发明第一实施例的集成电路内电感的剖面示意图；

图5为本发明第一实施例的集成电路内电感与现有的集成电路内电感的品质因子对比图；

图6为本发明第二实施例的集成电路内电感的剖面示意图；

图7为本发明第三实施例的集成电路内电感的制造方法的流程图；

图8为本发明第三实施例中进行N型阱区掺杂时的掩膜图形；

图9为本发明第四实施例的集成电路内电感的制造方法的流程图；

图10为本发明第四实施例中进行P型阱区掺杂时的掩膜图形。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明的处理方法可被广泛地应用到许多场合中，并且可利用许多适当的材料制作，下面是通过较佳的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

图4为本发明第一实施例的集成电路内电感的剖面示意图，如图4所示，本发明第一实施例中的集成电路内电感包括衬底200、位于所述衬底内的掺杂类型与衬底200相反的阱层401、位于所述阱层表面的隔离层212、位于所述隔离层表面的下层金属层102和层间介质层213、位于所述层间介质层表面的螺旋形的上层金属层101，且在所述层间介质层213内还具有用于连接所述下层金属层102和上层金属层101的通孔103。

本实施例中，衬底200为P型掺杂的硅衬底，阱层401采用的是N型掺杂。由于将原来的P型衬底200内同型的P型掺杂改为了不同型的N型掺杂，在集成电路内电感的衬底200内形成了一个纵向的PN结，其增大了图3中的等效电容305与等效电阻306，减小了衬底内的镜像电流和磁场涡流，有效降低了衬底内的损耗，提高了集成电路内电感的Q值。

图5为本发明第一实施例的集成电路内电感与现有的集成电路内电感的品质因子对比图，如图5所示，其中的横坐标代表的是频率的变化，纵坐标代表的是品质因子Q值。图5中的501为采用传统的P型衬底和P型阱区时的数据点，502为采用本发明第一实施中的P型衬底和N型阱区时的数据点，由图5可以看出，采用本发明第一实施例结构的集成电路内电感的品质因子Q得到了提高。

本实施例中，通过在衬底内形成与衬底的掺杂类型相反的阱层而组成的PN结，可以有效提高集成电路内电感的Q值，在本发明的其他实施例中，还可以在该阱层表面再形成至少一层位于衬底内的上阱层，且每一上阱层与相邻的下层材料的掺杂类型相反，组成了更多的PN结，更有效地减少了衬底内的镜像电流，提高了集成电路内电感的Q值。

图6为本发明第二实施例的集成电路内电感的剖面示意图，如图6所示，本发明第二实施例中的集成电路内电感包括衬底200、位于所述衬底内的掺杂类型与衬底200相反的阱层401、位于所述阱层401表面的掺杂类型与阱层401的掺杂类型相反的上阱层601、位于所述上阱层表面的隔离层212、位于所述隔离层表面的下层金属层103和层间介质层213、位于所述层间介质层表面的螺旋形的上层金属层101，且在所述层间介质层213内还具有用于连接所述下层金属层103和上层金属层101的通孔102。

本实施例中，衬底200掺杂类型为P型，阱层401掺杂类型为N型，上阱层601的掺杂类型为P型，其在衬底内形成了两个串联的方向相反的PN结。这两个反向串联的PN结的存在进一步增大了图3中的等效电容305与等效电阻306，使得衬底内的损耗减少得更多，实现了集成电路内电感的Q值的进一步提高。

本发明的第一和第二实施例中，均是在P型的衬底内形成阱层(或阱层与上阱层)，在本发明的其他实施例中，还可以在N型的衬底内形成P型的阱层(或P型的阱层及至少一层与其相邻的下层材料的掺杂类型相反的上阱层)，在本发明第一和第二实施例的启示下，这一应用的延伸对于本领域普通技术人员而言是易于理解和实现的，在此不再赘述。

本发明的第一和第二实施例中，分别在衬底内形成了PN结和P-N-P结，在本发明的其他实施例中，还可以在衬底内先形成至少一层掺杂类型与衬底相同的下阱层，再在该下阱层表面形成一层掺杂类型与该下阱层(衬底)相反的阱层，其同样可以在衬底内形成一个PN结，起到阻断纵向镜像电流的作用。甚至还可以在该阱层表面再形成至少一层与其相邻的下层材料的掺杂类型相反的上阱层，在衬底内形成多个PN结。在本发明第一和第二实施例的启示下，这一应用的延伸对于本领域普通技术人员而言也是易于理解和实现的，在此不再赘述。

本发明的集成电路内电感的制造可以结合集成电路的工艺进行，不需要增加额外的工艺步骤，实现起来简单方便。图7为本发明第三实施例的集成电路内电感的制造方法的流程图，下面结合图7对本发明的第三实施例进行详细介绍。

本发明第三实施例中制造的是对应于第一实施例中的集成电路内电感，如图7所示，首先，提供衬底(S701)，本实施例中，提供的是P型硅衬底。

接着，在衬底内形成与该衬底的掺杂类型相反的阱层(S702)，本实施例中，形成的是N型阱层。该阱层的实现既可以利用集成电路形成各PMOS器件的N型阱区时需要进行的掺杂处理实现，也可以单独为其进行一次掺杂处理而实现。本实施例中采用的是前者，此时，要对集成电路制造过程中，进行N型阱区图形化的光刻掩膜版进行改进，以便可以利用光刻技术在所述衬底上保护将要形成NMOS器件的区域，暴露将要形成PMOS器件与电感的区域。然后再利用离子注入技术在所述衬底内注入与所述衬底的掺杂类型相反的杂质，形成阱层。

图8为本发明第三实施例中进行N型阱区掺杂时的掩膜图形，如图8所示，图8中的阴影部分800为有掩膜(通常为光刻胶)保护的区域，空白部分为没有掩膜保护的区域，其中，801为集成电路内电感所在的区域(通常会位于要形成STI结构的区域)，802为集成电路内PMOS器件要形成N型阱区的区域。这样，在随后进行N型掺杂处理时，只会在未被保护的图中的801和802区域实现N型掺杂，分别形成PMOS器件的N型阱区和集成电路内电感的N型阱层。本实施例中本步阱区(阱层)的掺杂处理是利用离子注入工艺实现的，其注入的离子可以为As或P，注入的能量可以在400Kev至500Kev之间，注入的剂量可以在1E+4至1E+5之间。

再接着，在阱层表面形成隔离层(S703)。本实施例中，该步隔离层的实现也不需要专门的工艺，可以直接利用现有的集成电路工艺实现。如可以将集成电路内电感形成于集成电路的STI结构处，将STI结构作为隔离层的一部分；另外，在进行MOS器件的各种薄膜生长时，也可以在集成电路内电感的对应位置形成各种薄膜层等，最终形成由STI结构和各种薄膜层组成的集成电路内电感的隔离层。该隔离层可以将电感的上、下两层金属层与下面的衬底等结构隔离开，减少衬底等结构对集成电路内电感的特性的影响。

形成隔离层后，再在其表面形成下层金属层(S704)。通常集成电路内电感的上、下金属层的沉积是与集成电路内的最上面的两层金属层一起实现的，先沉积下面的一层金属层，再光刻、刻蚀出集成电路内电感的下层金属层的图形，使得此时集成电路内电感所在区域的表面由隔离层和下层金属层组成。

然后，再在该隔离层和下层金属层表面沉积层间介质层(S705)，该层间介质层通常为氧化硅层，其可以由化学气相沉积的方法形成。

接着，在层间介质层内形成与下层金属层相连接的通孔(S706)。利用光刻、刻蚀的方法，在层间介质层内形成通孔，该通孔是用于连接集成电路内电感的上、下层金属层的，因此，在形成时，其位置必然要与下层金属层相连接。

再接着，就可以在通孔内填充金属，并在层间介质层表面形成螺旋形的上层金属层(S707)，形成集成电路内电感。

本实施例中阱层的形成是利用集成电路中现有的工艺实现，只需要改变一下相应的掩膜版图形，在不需要增加额外的工艺步骤、对离子注入工艺没有额外要求的情况下，就可以形成集成电路内电感的阱层。本发明的集成电路内电感的制造方法实现起来简单方便，且对生产周期、生产成本及产品的成品率均没有影响。

图9为本发明第四实施例的集成电路内电感的制造方法的流程图，下面结合图9对本发明的第四实施例进行详细介绍。本发明第四实施例中制造的是对应于第二实施例中的集成电路内电感，如图9所示，首先，提供衬底(S901)，本实施例中，提供的是P型的硅衬底。

接着，在衬底内形成与该衬底的掺杂类型相反的阱层(S902)，本实施例中，该阱层的实现是利用形成集成电路中的各PMOS器件的N型阱区时需要进行的掺杂处理实现的。只需要对集成电路制造过程中，N型阱区图形化的光刻掩膜版进行改变，以便光刻后保留下来的光刻胶仅保护所述衬底上将要形成NMOS器件的区域，而暴露将要形成PMOS器件与电感的区域(此时的掩膜图形与图8中所示的相同)。然后再利用离子注入技术在所述衬底内注入与所述衬底的掺杂类型相反的N型杂质，形成阱层。

再接着，在所述衬底内，在所述阱层表面形成与所述阱层的掺杂类型相反的上阱层(S903)。集成电路制造过程中，不仅需要形成PMOS器件的N型阱区，还需要形成NMOS器件的P型阱区，本实施例中，可以利用这一点在N型阱层表面再形成一层P型上阱层，其同样只需要改变集成电路制造过程中，P型阱区图形化时的光刻掩膜版。光刻后，仅在所述衬底上将要形成PMOS器件的区域保留光刻胶，而将要形成NMOS器件与电感的区域则要曝露出来。然后再利用离子注入技术在所述衬底内注入与P型的杂质，形成上阱层。

图10为本发明第四实施例中进行P型阱区掺杂时的掩膜图形，如图10所示，图10中的阴影部分1000为有掩膜(通常为光刻胶)保护的区域，空白部分为没有掩膜保护的区域，其中，1001为集成电路内电感所在的区域(通常会位于要形成STI结构的区域)，1002为集成电路内NMOS器件要形成P型阱区的区域。这样，在随后进行P型掺杂处理时，只会在未被保护的图中的1001和1002区域实现P型掺杂，分别形成NMOS器件的P型阱区和集成电路内电感的P型上阱层。本实施例中本步上阱层的掺杂处理也是利用离子注入工艺实现的，其注入的离子可以为B，注入的能量可以在10Kev至100Kev之间，如为50Kev、80Kev等，注入的剂量可以在1E+3至1E+4之间，如为4E+3、8E+3等。

形成上阱层后，需在其表面形成隔离层(S904)。该步隔离层的实现同样也可以直接利用现有的集成电路工艺中的多步薄膜生长工艺实现。

形成隔离层后，再在其表面形成下层金属层(S905)。先在隔离层表面沉积一层金属层，再光刻、刻蚀出集成电路内电感的下层金属的图形，使得此时集成电路内电感所在区域的表面由隔离层和下层金属层组成。

然后，再在该隔离层和下层金属层表面沉积层间介质层(S906)，该层间介质层通常为氧化硅层，其可以由化学气相沉积的方法形成。

接着，在层间介质层内形成与下层金属层相连接的通孔(S907)。利用光刻、刻蚀的方法，在层间介质层内形成通孔，该通孔的位置要与下层金属层相连接。

再接着，就可以在通孔内填充金属，并在层间介质层表面形成螺旋形的上层金属层(S908)，形成集成电路内电感。

本发明的第三和第四实施例中介绍的是利用集成电路的现有工艺实现具有一层掺杂类型与衬底相反的阱层，或具有一层掺杂类型与衬底相反的阱层和一层掺杂类型与阱层相反的上阱层的集成电路内电感的制造方法，在本发明的其他实施例中，还可以利用本发明的思路，利用集成电路内现有的掺杂工艺或专门进行的掺杂工艺，制造除具有一层掺杂类型与衬底相反的阱层外，还具有多层上阱层，且其中的每一上阱层与相邻的下层材料的掺杂类型相反的集成电路内电感。在本发明第三和第四实施例的启示下，对于该种具有多层上阱层的集成电路内电感的制造方法，本领域普通技术人员可以轻易理解及实现，在此不再赘述。

本发明的第三和第四实施例中，均是在P型的衬底内形成阱层(或阱层与上阱层)，在本发明的其他实施例中，还可以在N型的衬底内形成P型的阱层(或P型的阱层及至少一层与其相邻的下层材料的掺杂类型相反的上阱层)，其具体的思路与实施步骤均和上述实施例相似，在本发明第三和第四实施例的启示下，这一应用的延伸对于本领域普通技术人员而言是易于理解和实现的，在此也不再赘述。

本发明的第三和第四实施例介绍的是对具有阱层或阱层及上阱层的集成电路内电感，在本发明的其他实施例中，还可以先用类似的方法制造具有与衬底掺杂类型相同的下阱层，和与衬底掺杂类型相反的阱层(或阱层及至少一层与其相邻的下层材料的掺杂类型相反的上阱层)的集成电路内电感。如，可以先采用图10的图形，在P型衬底的电感处形成P型下阱层，再采用图8中的图形，在P型阱层上形成N型阱层，同样可以在衬底内形成一个PN结，阻断纵向的镜像电流，提高集集成电路内电感的Q值。

注意到，只要是在集成电路内电感的衬底内形成至少一个横向的PN结，以减少电感在衬底内产生的镜像电流和磁场涡流，提高电感Q值的集成电路内电感的结构和制造方法，都应落入本发明的保护范围内。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1、一种集成电路内电感，包括衬底、隔离层、位于所述隔离层表面的下层金属层和层间介质层、位于所述层间介质层表面的螺旋形的上层金属层，且在所述层间介质层内还具有用于连接所述下层金属层和上层金属层的通孔；其特征在于：还包括掺杂类型与所述衬底的掺杂类型相反的位于所述衬底内的阱层，且所述隔离层位于阱层和下层金属层之间。

2、如权利要求1所述的电感，其特征在于：当所述衬底的掺杂类型为P型时，所述阱层的掺杂类型为N型。

3、如权利要求1所述的电感，其特征在于：所述阱层与所述隔离层之间还具有至少一层位于所述衬底内的上阱层，且每一层上阱层的掺杂类型与相邻的下层材料的掺杂类型相反。

4、一种集成电路内电感的制造方法，其特征在于，包括步骤：

提供衬底；

在所述衬底内形成与所述衬底的掺杂类型相反的阱层；

在所述阱层表面形成隔离层；

在所述隔离层表面形成下层金属层；

在所述隔离层和所述下层金属层表面形成层间介质层；

在所述层间介质层内形成与所述下层金属层相连接的通孔；

在通孔内填充金属，并在所述层间介质层表面形成螺旋形的上层金属层。

5、如权利要求4所述的制造方法，其特征在于：当所述衬底的掺杂类型为P型时，所述阱层的掺杂类型为N型。

6、如权利要求5所述的制造方法，其特征在于，形成与所述衬底的掺杂类型相反的阱层，由以下步骤实现：

在所述衬底上保护将要形成NMOS器件的区域，暴露将要形成PMOS器件与电感的区域；

在所述衬底内注入与所述衬底的掺杂类型相反的杂质，形成阱层。

7、一种集成电路内电感的制造方法，其特征在于，包括步骤：

提供衬底；

在所述衬底内形成与所述衬底的掺杂类型相反的阱层；

在所述阱层表面形成至少一层位于所述衬底内的上阱层，且每一层上阱层的掺杂类型与相邻的下层材料的掺杂类型相反；

在所述上阱层表面形成隔离层；

在所述隔离层表面形成下层金属层；

在所述隔离层和所述下层金属层表面形成层间介质层；

在所述层间介质层内形成与所述下层金属层相连接的通孔；

在通孔内填充金属，并在所述层间介质层表面形成螺旋形的上层金属层。

8、如权利要求7所述的制造方法，其特征在于：当所述衬底的掺杂类型为P型时，所述阱层的掺杂类型为N型。

9、如权利要求8所述的制造方法，其特征在于，形成与所述衬底的掺杂类型相反的阱层，由以下步骤实现：

在所述衬底上保护将要形成NMOS器件的区域，暴露将要形成PMOS器件与电感的区域；

在所述衬底内注入与所述衬底的掺杂类型相反的杂质，形成阱层。

10、如权利要求8所述的制造方法，其特征在于，在所述阱层表面形成至少一层位于所述衬底内的上阱层，至少包括以下步骤：

在所述衬底上保护将要形成PMOS器件的区域，暴露将要形成NMOS器件与电感的区域。

在所述衬底内注入与所述阱层掺杂类型相反的杂质，形成上阱层。

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