CN103531499B - 监控电子束扫描仪间匹配度的方法 - Google Patents

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Abstract

本发明涉及一种监控电子束扫描仪间匹配度的方法，用于监测第一电子束扫描仪与第二电子束扫描仪之间的匹配度，包括如下步骤：在不同枚CMOS晶圆的第一区域分别定义至少一测试单元；在各测试单元上分别形成导电层、介电层以及多个连接孔阻断缺陷；第一、第二电子束扫描仪分别以正负载模式扫描不同枚CMOS晶圆上的测试单元，以检测阻断缺陷；根据对阻断缺陷的检测结果计算第一电子束扫描仪与第二电子束扫描仪之间的匹配度；更换CMOS晶圆，重复进行上述步骤。该方法使得电子束扫描仪间的匹配度更贴近真实情况，其实施简单便利、有利于在半导体行业领域内推广。

Description

监控电子束扫描仪间匹配度的方法
技术领域
本发明涉及半导体加工制造领域，更具体地说，涉及一种监控电子束扫描仪间匹配度的方法。
背景技术
随着集成电路工艺的发展以及关键尺寸的按比例缩小，以及半导体工艺制造复杂性的逐步提高，电子束扫描仪(E-beam)在半导体生产中得到越来越多的应用，比如55纳米及以下技术节点的钨连接孔和铜连接孔的蚀刻不足缺陷，以及位错漏电缺陷和镍管道漏电缺陷等均需要利用E-beam进行检测，而且在目前的工艺中是无可替代的。半导体晶圆生成线上往往装配有多台同型号的电子束扫描仪，为了使得不同工位的E-beam扫描得到的数据之间具有可比性，需要长期对多个机台之间的匹配度进行监控。
目前常用的监控E-beam间匹配度的手段为，以不同E-beam分别扫描设有一定缺陷的标准晶圆，比较所得到的缺陷扫描结果，若结果相近，则认为两台E-beam匹配度良好；若结果相差较大，则认为两台E-beam匹配度较差。此方法的问题在于，由于E-beam是通过电子束扫描成像，电子束会对标准晶圆具有一定程度的破坏作用，使得该枚标准晶圆上长期被扫描区域的灰度会明显低于其他区域，所以重复扫描会影响E-beam缺陷扫描结果的准确性，进而使E-beam间的匹配度偏移甚至远离真实情况。
因此，提供一种准确有效地监控相同型号的多台电子束扫描仪间匹配度的方法，是本发明需要解决的技术问题。
发明内容
本发明的目的在于提供一种监控相同型号的多台电子束扫描仪间匹配度的方法。
为实现上述目的，本发明的技术方案如下：
一种监控电子束扫描仪间匹配度的方法，用于监测第一电子束扫描仪与第二电子束扫描仪之间的匹配度，包括如下步骤：a)、在不同枚CMOS晶圆的第一区域分别定义至少一测试单元；其中，CMOS晶圆包括多个芯片单元，各芯片单元上垂直分布有导电层与介电层，介电层中贯通形成有多个连接孔，连接孔中填充有金属以越过介电层向下连接导电层；b)、在各测试单元上分别形成导电层、介电层以及多个连接孔阻断缺陷；c)、第一、第二电子束扫描仪分别以正负载模式扫描不同枚CMOS晶圆上的测试单元，以检测阻断缺陷；d)、根据对阻断缺陷的检测结果计算第一电子束扫描仪与第二电子束扫描仪之间的匹配度；e)、更换CMOS晶圆，重复步骤a)至步骤d)。
优选地，芯片单元的导电层至少包括第一N肼区、第二N肼区、第一P肼区与浅沟道隔离区，第一、第二N肼区分别具有P型掺杂以分别形成第一、第二PMOS区，第一P肼区具有N型掺杂以形成第一NMOS区，各第一、第二PMOS区上方介电层中分别贯通形成有第一、第二连接孔，各第一NMOS区有源区及相应栅极区上方介电层中分别贯通形成有第三、第四连接孔；步骤b)具体包括：b1)、依照芯片单元的工艺参数，在各测试单元的导电层分别形成第三N肼区、第二P肼区与浅沟道隔离区，对第三N肼区进行P型掺杂以形成第三PMOS区，对第二P肼区进行N型掺杂以形成第二NMOS区；其中，工艺参数至少包括关键尺寸；b2)、在各测试单元表面沉积一介电层；b3)、对各第三PMOS区上方介电层刻蚀形成第五连接孔，对各浅沟道隔离区上方介电层刻蚀形成第六连接孔，对各第二NMOS区有源区及相应栅极区上方介电层分别刻蚀以形成第七、第八连接孔；b4)、在第五、第六、第七和第八连接孔中填充金属；其中，第六连接孔作为连接孔阻断缺陷。
优选地，在电子束扫描仪以正负载模式扫描芯片单元时，第一、第二连接孔呈第一灰度阶，第三连接孔呈第二灰度阶，第四连接孔呈第三灰度阶；在电子束扫描仪以正负载模式扫描测试单元时，第五连接孔呈第一灰度阶，第七连接孔呈第二灰度阶，第六、第八连接孔呈第三灰度阶；其中，第一灰度阶高于第二灰度阶，第二灰度阶高于第三灰度阶。
优选地，步骤c)具体包括：电子束扫描仪以正负载模式扫描测试单元上各第六连接孔，若一第六连接孔呈第三灰度阶，则判断该阻断缺陷被检出，否则，则判断该阻断缺陷未被检出。
优选地，第一区域位于CMOS晶圆的切割道上。
本发明提供的监控电子束扫描仪间匹配度的方法，可监控相同型号的多台电子束扫描仪之间的匹配度，尤其是，其对不同枚晶圆或在线晶圆进行电子束扫描，进而在统计缺陷检出率等E-Beam参数时，更加准确可靠，从而使得电子束扫描仪间匹配度更贴近真实情况。该监控方法实施简单便利、有利于在半导体行业领域内推广。
附图说明
图1示出本发明一实施例的监控电子束扫描仪间匹配度的方法；
图2A示出本发明一实施例中芯片单元结构示意图；
图2B示出本发明一实施例中电子束扫描仪扫描芯片单元所得图像示意图；
图3A示出本发明一实施例中测试单元结构示意图；
图3B示出本发明一实施例中电子束扫描仪扫描测试单元所得图像示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，本发明实施例提供的监控电子束扫描仪间匹配度的方法，适用于监控在晶圆生产线上配置的两台或多台、同型号的E-Beam间的匹配情况，该两台或多台E-Beam应具有完全相同的配置参数，如登陆电压值、电流值等。
如图1所示，本发明一实施例提供的一种监控电子束扫描仪间匹配度的方法，用于监测第一电子束扫描仪与第二电子束扫描仪之间的匹配度，其包括如下步骤：
步骤S10、在不同枚CMOS晶圆的第一区域分别定义至少一测试单元。
其中，CMOS晶圆包括多个芯片单元，各芯片单元上垂直分布有导电层与介电层，导电层形成于半导体衬底上，介电层形成于导电层上方；介电层中贯通形成有多个连接孔，连接孔中填充有金属以越过介电层向下连接导电层。
具体地，如图2A所示，芯片单元的导电层110至少包括第一N肼区1100、第二N肼区1110、第一P肼区120与浅沟道隔离区1130，第一、第二N肼区1100、1110分别具有P型掺杂以分别形成第一、第二PMOS区，第一N肼区1100以栅极区1101形成第一PMOS区的栅极，第一P肼区1120具有N型掺杂以形成第一NMOS区，第一P肼区1120以栅极区1121形成第一NMOS区的栅极，各第一、第二PMOS区上方介电层120中分别贯通形成有第一、第二连接孔1201、1202，各第一NMOS区有源区(即第一P肼区1120)及栅极区1121上方介电层120中分别贯通形成有第三、第四连接孔1203、1204。
较佳实施方式中，第一区域位于晶圆的切割道上。在晶圆的切割道上建立测试单元，不占用晶圆上有效芯片单元的位置，不会造成浪费。在后续的工艺中，对晶圆进行切割时，测试单元即被销毁。
步骤S11、在各测试单元上分别形成导电层、介电层以及多个连接孔阻断缺陷。
具体地，该步骤S11具体又包括如下分步骤：
b1)、依照芯片单元的工艺参数，在各测试单元的导电层210分别形成第三N肼区2100、第二P肼区2120与浅沟道隔离区2130，对第三N肼区2100进行P型掺杂以形成第三PMOS区，第三N肼区2100以栅极区2101形成第三PMOS区的栅极，对第二P肼区2120进行N型掺杂以形成第二NMOS区，第二P肼区2120以栅极区2121形成第二NMOS区的栅极。如图3A所示。
其中，测试单元采用的关键尺寸、掺杂系数等工艺参数与芯片单元相同。测试单元的结构与同片晶圆上芯片单元的结构近乎相同或类似，从而使测试单元上的无缺陷区域与芯片单元上的无缺陷区域在E-beam的观测下具有极为相近的灰度，从而，扫描测试单元获得的缺陷检出率即可体现出扫描芯片单元获得的缺陷检出率，而这又完全不会对芯片单元有任何损害。
b2)、在各测试单元表面沉积一介电层220。
其中，测试单元介电层220的材料、厚度与芯片单元中一致。
b3)、对各第三PMOS区上方介电层220刻蚀形成第五连接孔2201，对各浅沟道隔离区2130上方介电层220刻蚀形成第六连接孔2202，对各第二NMOS区有源区(即第二P肼区2120)及相应栅极区2121上方介电层220分别刻蚀以形成第七、第八连接孔2203、2204。
其中，各连接孔可通过光刻形成，在连接孔光刻过程中，对测试单元光刻所用的掩膜板可与在芯片单元上形成连接孔所用的掩膜板相同，从而，第一连接孔1201与第五连接孔2201位置对应，第二、第三和第四连接孔1202、1203、1204的位置分别与第六、第七和第八连接孔2202、2203、2204的位置一一对应。
b4)、在第五、第六、第七和第八连接孔中填充金属。
其中，第六连接孔2202下方不存在P肼区，也不能形成NMOS区，即无法通过电荷，从而使得第六连接孔作为连接孔阻断缺陷。
步骤S12、第一、第二电子束扫描仪分别以正负载模式扫描不同枚CMOS晶圆上的测试单元，以检测阻断缺陷。
本领域技术人员理解，在E-Beam以正负载模式扫描芯片单元时，第一、第二连接孔1201、1202呈第一灰度阶，第三连接孔1203呈第二灰度阶，第四连接孔1204呈第三灰度阶。其中，第一灰度阶高于第二灰度阶，第二灰度阶高于第三灰度阶，如图2B所示。
根据本发明的实施例，在E-Beam以正负载模式扫描测试单元时，第五连接孔2201呈第一灰度阶，第七连接孔2203呈第二灰度阶，第六、第八连接孔2202、2204呈第三灰度阶，如图3B所示。
具体地，在该步骤S12中，电子束扫描仪以正负载模式扫描测试单元上各第六连接孔2202，若某一第六连接孔呈第三灰度阶，则判断该阻断缺陷被检出，否则，则判断该阻断缺陷未被检出。
进一步地，第一、第二电子束扫描仪的着陆电压为500-1800eV，电流为80-120nA。
步骤S13、根据对阻断缺陷的检测结果计算第一电子束扫描仪与第二电子束扫描仪之间的匹配度。
具体地，例如，若第一电子束扫描仪扫描阻断缺陷得到的检测结果与第二电子束扫描仪得到的检测结果完全相同，即认为两者具有很高的匹配度，若检测结果中有任何的不一致情况，即认为两E-Beam之间具有匹配度差异，根据对多个阻断缺陷的具体检测结果，可进行匹配度量化计算。
步骤S14、更换CMOS晶圆，回到步骤S10继续进行。
根据本发明上述实施例，对两台E-beam间匹配度的监控为在线进行。在线晶圆的流转将会使得E-beam机台方便地扫描下一枚晶圆上的测试单元，为长期监控两台E-beam间的匹配度提供了便利条件。
其中，每个测试单元仅经一次电子束扫描，避免了给被扫描区域带来的破坏与随之产生的阻断缺陷检测失准的情况，使得计算出的电子束扫描仪间匹配度更贴近真实情况，该方法准确、可靠，利于在半导体行业领域内推广。
操作人员可逐日记录不同E-beam对连接孔阻断缺陷的检测结果，形成一变化趋势图，以便跟踪不同E-beam间的匹配度变化趋势，分析其成因，以对工艺或设备进行优化或更换。
进一步地，上述CMOS晶圆用于制备SRAM器件。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (7)

1.一种监控电子束扫描仪间匹配度的方法，用于监测第一电子束扫描仪与第二电子束扫描仪之间的匹配度，包括如下步骤：
a)、在不同枚CMOS晶圆的第一区域分别定义至少一测试单元；其中，所述CMOS晶圆包括多个芯片单元，各所述芯片单元上垂直分布有导电层与介电层，所述介电层中贯通形成有多个连接孔，所述连接孔中填充有金属以越过所述介电层向下连接所述导电层；
b)、在各所述测试单元上分别形成所述导电层、介电层以及多个连接孔阻断缺陷；
c)、所述第一、第二电子束扫描仪分别以正负载模式扫描所述不同枚CMOS晶圆上的测试单元，以检测所述阻断缺陷；
d)、根据对所述阻断缺陷的检测结果计算所述第一电子束扫描仪与第二电子束扫描仪之间的匹配度；
e)、更换所述CMOS晶圆，重复步骤a)至步骤d)。
2.如权利要求1所述的方法，其特征在于，所述芯片单元的导电层至少包括第一N肼区、第二N肼区、第一P肼区与浅沟道隔离区，所述第一、第二N肼区分别具有P型掺杂以分别形成第一、第二PMOS区，所述第一P肼区具有N型掺杂以形成第一NMOS区，各所述第一、第二PMOS区上方介电层中分别贯通形成有第一、第二连接孔，各所述第一NMOS区有源区及相应栅极区上方介电层中分别贯通形成有第三、第四连接孔；
所述步骤b)具体包括：
b1)、依照所述芯片单元的工艺参数，在各所述测试单元的导电层分别形成第三N肼区、第二P肼区与浅沟道隔离区，对所述第三N肼区进行P型掺杂以形成第三PMOS区，对所述第二P肼区进行N型掺杂以形成第二NMOS区；其中，所述工艺参数至少包括关键尺寸；
b2)、在各所述测试单元表面沉积一介电层；
b3)、对各所述第三PMOS区上方介电层刻蚀形成第五连接孔，对各所述浅沟道隔离区上方介电层刻蚀形成第六连接孔，对各所述第二NMOS区有源区及相应栅极区上方介电层分别刻蚀以形成第七、第八连接孔；
b4)、在所述第五、第六、第七和第八连接孔中填充金属；
其中，所述第六连接孔作为所述连接孔阻断缺陷。
3.如权利要求2所述的方法，其特征在于，在所述电子束扫描仪以正负载模式扫描所述芯片单元时，所述第一、第二连接孔呈第一灰度阶，所述第三连接孔呈第二灰度阶，所述第四连接孔呈第三灰度阶；在所述电子束扫描仪以正负载模式扫描所述测试单元时，所述第五连接孔呈所述第一灰度阶，所述第七连接孔呈所述第二灰度阶，所述第六、第八连接孔呈所述第三灰度阶；其中，所述第一灰度阶高于所述第二灰度阶，所述第二灰度阶高于所述第三灰度阶。
4.如权利要求3所述的方法，其特征在于，所述步骤c)具体包括：所述电子束扫描仪以正负载模式扫描所述测试单元上各第六连接孔，若一所述第六连接孔呈所述第三灰度阶，则判断该阻断缺陷被检出，否则，则判断该阻断缺陷未被检出。
5.如权利要求4所述的方法，其特征在于，所述电子束扫描仪的着陆电压为500-1800eV，电流为80-120nA。
6.如权利要求1至5中任一项所述的方法，其特征在于，所述第一区域位于所述CMOS晶圆的切割道上。
7.如权利要求6所述的方法，其特征在于，所述CMOS晶圆为任一在线晶圆，用于制备SRAM器件。
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