CN114721455B - 一种Bypass开关偏置电压产生电路 - Google Patents

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Abstract

本发明涉及一种Bypass开关偏置电压产生电路。其中第一增强型FET晶体管的栅极与控制电压和第二增强型FET晶体管栅极相连，第一增强型FET晶体管的源极接地，漏极与第二电阻相连。第二增强型FET晶体管的栅极与控制电压和第一增强型FET晶体管的栅极相连，漏极与自身栅极相连，源极与第三电阻相连。第一电阻上端与电源电压VDD相连，下端与偏置电压相连。第二电阻上端与第三电阻和偏置电压相连，下端与第一增强型FET晶体管的漏极相连。第三电阻的下端与第二电阻相连，上端与第二增强型FET晶体管的源极相连。控制电压Vctrl控制第一增强型FET晶体管的通断，第二增强型FET晶体管和第三电阻组成单向电压跟随器。

Description

一种Bypass开关偏置电压产生电路
技术领域
本发明属于现代无线通信技术领域，具体而言，涉及一种Bypass开关偏置电压产生电路。
背景技术
在现代无线通信系统接收机中，为了能够抵抗大信号输入可能造成的通道饱和或信号压缩甚至器件损坏等不利影响，要求低噪声放大器芯片必须能够将输入端的大信号直接通向输出端，即Bypass功能，如图1所示。如图2所示，包括一个耗尽型(D-mode)FET晶体管，第一第二电阻以及第一第二电容，信号的输入输出端，控制电压和偏置电压。其中第一耗尽型FET晶体管的栅极与第一电阻相连，源极与第一电容第二电阻相连，漏极与第二电容相连。第一电阻上端与控制电压相连，下端与第一耗尽型FET晶体管的栅极连接，第二电阻上端与第一电容和第一耗尽型FET晶体管的源极相连，下端与偏置电压相连。第一电容左端与信号输入连接，右端与第一耗尽型FET晶体管的源极相连。第二电容的左端与第一耗尽型FET晶体管漏极相连，其右端与信号输出连接。在GaAs工艺下，Bypass方案通常采用耗尽型FET管(Depleted FET)以实现超低损耗的射频开关，该耗尽型FET管需要两个偏置电压(Vctrl、Vbias)，以确定其工作状态(开启或关断)，Vctrl偏置在第一耗尽型FET晶体管的栅极，偏置电压Vbias偏置在第一耗尽型FET晶体管的源极或漏极。当Vctrl-Vbias大于第一耗尽型FET晶体管的开启电压Vt时，开关闭合，低噪声放大器工作在信号Bypass状态；当Vctrl-Vbias小于Vt时，开关断开，低噪声放大器正常工作。
通常情况下，Vctrl是由芯片外部提供的逻辑电平，Vbias则由低噪声放大器芯片内部产生。Vctrl的高电平(如1.8V、2.5V、3.3V)与低噪声放大器芯片的电源电压VDD(如5V)并不一致，而传统的Vbias产生电路(如图3所示，传统的Vbias产生电路，包括第一增强型(E-mode)FET晶体管，第一第二电阻，电源电压VDD，偏置电压Vbias，控制电压Vctrl。第一增强型FET晶体管的栅极与控制电压连接，源极接地，漏极与第二电阻相连。第一电阻上端与电源电压连接，下端与第二电阻和偏置电压连接，第二电阻上端与第一电阻和偏置电压连接，其下端与第一增强型FET晶体管的漏极连接。)借助于电源电压VDD，并且Vbias跟随VDD变化而变化，因此Vctrl-Vbias也跟随VDD变化而变化，其值可能会出现不可预测的情况，从而导致FET晶体管的开关状态出现异常。当Vctrl为逻辑低电平时(以0V为例)，第一增强型FET管关闭，Vbias＝VDD，Vctrl-Vbias＝-VDD；当Vctrl为逻辑高电平时(以2.5V为例)，第一增强型FET晶体管导通，Vbias＝第二电阻/(第一电阻+第二电阻)*VDD，Vctrl-Vbias＝Vctrl-第二电阻/(第一电阻+第二电阻)*VDD，正常情况下，Vctrl-Vbias应当大于开启电压Vt，如果VDD出现较大波动或者Vctrl降低，都有可能导致Vctrl-Vbias小于开启电压Vt，从而关断开关管，产生错误的工作状态。
发明内容
针对现有技术中存在的上述技术问题，本发明提供一种Bypass开关偏置电压产生电路。
本发明是这样实现的，
一种Bypass开关偏置电压产生电路，包括两个增强型(E-mode)FET晶体管：第一增强型FET晶体管和第二增强型FET晶体管，以及第一电阻、第二电阻、第三电阻、控制电压与偏置电压，其中，第一增强型FET晶体管的栅极与控制电压和第二增强型FET晶体管栅极相连，第一增强型FET晶体管的源极接地，第一增强型FET晶体管的漏极与第二电阻相连，第二电阻连接第三电阻，通过第三电阻的另一端连接第二增强型FET晶体管的源极；所述第二增强型FET晶体管的栅极与控制电压和第一增强型FET晶体管的栅极相连，漏极与自身栅极相连；第一电阻一端与电源电压VDD相连，另一端与偏置电压相连；第二电阻与第三电阻之间的公共连接端与偏置电压相连，控制电压Vctrl控制第一增强型FET晶体管的通断，第二增强型FET晶体管和第三电阻组成单向电压跟随器。
进一步地，在进入Bypass模式时，偏置电压Vbias不随电源电压VDD波动而变化，只跟随输入控制电压Vctrl变化。
本发明与现有技术相比，有益效果在于：
1、本发明采用了创新的单向电压跟随器，能够产生灵活的Bypass开关偏置电压Vbias。
2、在进入Bypass模式时，偏置电压Vbias不随电源电压VDD波动而变化，而只跟随输入控制电压Vctrl变化，并且能够使Bypass开关的状态控制电压(Vctrl-Vbias)保持恒定。
3、当偏置电压Vctrl为逻辑低电平时(以0V为例)，第一增强型FET晶体管关闭，同时第二增强型FET晶体管也关闭，Vbias＝VDD，Vctrl-Vbias＝-VDD；当Vctrl为逻辑高电平时(以2.5V为例)，第一增强型FET晶体管导通，同时第二增强型FET晶体管也导通，设定第一电阻远大于第三电阻，则Vbias与VDD的通路隔断，Vbias通过第二增强型FET晶体管和第三电阻的通路跟随Vctrl电压。设定合适的第一增强型FET晶体管尺寸和第二、第三电阻的电阻值，可以使得Vctrl-Vbias不会出现小于开启电压Vt的情况。
本发明的附加方面和优点将在下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1示出了一种Bypass功能示意图；
图2示出了一种Bypass开关的实现方案；
图3示出了一种传统的Vbias产生电路；
图4示出了本发明所述的一种Bypass开关偏置电压产生电路；
图5示出了本发明的Bypass开关状态控制电压(Vctrl-Vbias)随电源电压VDD的变化曲线；
图6示出了本发明的Bypass开关状态控制电压(Vctrl-Vbias)随输入控制电压Vctrl的变化曲线。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互结合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不限于下面公开的具体实施例的限制。
图4所示，本发明所述的一种Bypass开关偏置电压产生电路。包括第一增强型FET晶体管、第二增强型FET晶体管，第一电阻、第二电阻、第三电阻和控制电压与偏置电压。
其中第一增强型FET晶体管的栅极与控制电压和第二增强型FET晶体管栅极相连，第一增强型FET晶体管的源极接地，漏极与第二电阻相连。第二增强型FET晶体管的栅极与控制电压和第一增强型FET晶体管的栅极相连，漏极与自身栅极相连，源极与第三电阻相连。第一电阻上端与电源电压VDD相连，下端与偏置电压相连。第二电阻上端与第三电阻和偏置电压相连，下端与第一增强型FET晶体管的漏极相连。第三电阻的下端与第二电阻相连，上端与第二增强型FET晶体管的源极相连。控制电压Vctrl控制第一增强型FET晶体管的通断，第二增强型FET晶体管和第三电阻组成单向电压跟随器。
图5示出了本发明的Bypass开关状态控制电压(Vctrl-Vbias)随电源电压VDD的变化曲线，当电源电压VDD从3V增加到7V后，Vctrl-Vbias从0.3457V变化到0.3447V，变化量为1mV。
图6示出了本发明的Bypass开关状态控制电压(Vctrl-Vbias)随输入控制电压Vctrl的变化曲线。本发明产生的Bypass开关状态控制电压(Vctrl-Vbias)随输入控制电压Vctrl的变化，Vctrl从1.8V增加到3.3V，Vctrl-Vbias从0.32V变化到0.36V，变化量为40mV。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种Bypass开关偏置电压产生电路，其特征在于，包括两个增强型FET晶体管：第一增强型FET晶体管和第二增强型FET晶体管，以及第一电阻、第二电阻、第三电阻、控制电压与偏置电压，其中，第一增强型FET晶体管的栅极与控制电压和第二增强型FET晶体管栅极相连，第一增强型FET晶体管的源极接地，第一增强型FET晶体管的漏极与第二电阻相连，第二电阻连接第三电阻，通过第三电阻的另一端连接第二增强型FET晶体管的源极；所述第二增强型FET晶体管的栅极与控制电压和第一增强型FET晶体管的栅极相连，漏极与自身栅极相连；第一电阻一端与电源电压VDD相连，另一端与偏置电压相连；第二电阻与第三电阻之间的公共连接端与偏置电压相连，控制电压Vctrl控制第一增强型FET晶体管的通断，第二增强型FET晶体管和第三电阻组成单向电压跟随器。
2.按照权利要求1所述的Bypass开关偏置电压产生电路，其特征在于，
在进入Bypass模式时，偏置电压Vbias不随电源电压VDD波动而变化，只跟随输入控制电压Vctrl变化。
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